CN111697069B - 半导体装置 - Google Patents

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Abstract

有关实施方式的半导体装置具有第1电极、半导体层、第2电极、第3电极、半绝缘层和第1绝缘层。半导体层设于第1电极之上。半导体层具有第1导电型的第1半导体区域、第2导电型的第2半导体区域、第2导电型的第3半导体区域、第1导电型的第4半导体区域。第2半导体区域设于第1半导体区域之上，第3半导体区域设于第2半导体区域的周围。第4半导体区域设于第3半导体区域的周围。第2电极具有被设于第2半导体区域之上的第1电极部分和被设于第1电极部分的周围的第2电极部分。第3电极设于第2电极的周围，与第4半导体区域电连接。半绝缘层与第2电极及第3电极电连接。第1绝缘层的第1下表面的第1端部位于第3半导体区域之上。

Description

半导体装置
本申请主张以日本专利申请第2019－47140号(申请日：2019年3月14日)为基础申请的优先权。本申请通过引用该基础申请而包含了基础申请的全部内容。
技术领域
本发明的实施方式涉及半导体装置。
背景技术
二极管、MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)、IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极晶体管)等半导体装置被用于电力转换等用途中。在以室温或者高温伴随时间经过而施加电压来测定耐压的可靠性试验中，存在半导体装置的耐压降低的情况。
发明内容
本发明的实施方式提供一种半导体装置，可以抑制因电压的施加而导致的耐压的降低。
有关实施方式的半导体装置具有第1电极、半导体层、第2电极、第3电极、半绝缘层和第1绝缘层。
所述半导体层设于所述第1电极之上。所述半导体层具有第1导电型的第1半导体区域、第2导电型的第2半导体区域、第2导电型的第3半导体区域、第1导电型的第4半导体区域。所述第1半导体区域与所述第1电极电连接。所述第2半导体区域设于所述第1半导体区域之上。所述第3半导体区域沿着与从所述第1电极朝向所述半导体层的第1方向垂直的第1面设于所述第2半导体区域的周围，并与所述第2半导体区域相接触，具有比所述第2半导体区域低的第2导电型的杂质浓度。所述第4半导体区域沿着所述第1面设于所述第3半导体区域的周围，并与所述第3半导体区域分离，具有比所述第1半导体区域高的第1导电型的杂质浓度。所述第2电极具有被设于所述第2半导体区域之上的第1电极部分、和沿着所述第1面设于所述第1电极部分的周围的第2电极部分，并与所述第2半导体区域电连接。所述第3电极沿着所述第1面设于所述第2电极的周围，并与所述第2电极分离，与所述第4半导体区域电连接。所述半绝缘层具有在所述第2半导体区域和所述第4半导体区域之间与所述半导体层的所述第1半导体区域相接触的第1下表面，并与所述第2电极及所述第3电极电连接。所述第1绝缘层在所述第1方向上被设于所述半导体层和所述第2电极部分之间，具有至少一部分与所述半导体层相接触的第2下表面，从所述第2电极朝向所述第3电极的径向上的所述第2下表面的第1端部位于所述第3半导体区域之上。
附图说明
图1是表示有关实施方式的半导体装置的俯视图。
图2是图1中的II-II剖面图。
图3是将图2中的一部分放大的剖面图。
图4～图6是表示有关实施方式的半导体装置的制造工序的工序剖面图。
图7是表示有关参考例的半导体装置的一部分的剖面图。
图8是表示有关实施方式的变形例的半导体装置的剖面图。
图9是表示有关实施方式的变形例的半导体装置的剖面图。
具体实施方式
下面，参照附图对本发明的各实施方式进行说明。
附图是示意性或者概念性的图，各部分的厚度和宽度的关系、各部分之间的尺寸的比率等，不一定与实际的状况一样。即使是表示相同部分的情况下，也存在根据附图而不同地表示相互的尺寸或比率的情况。
在本申请说明书和各附图中，对与已经说明的内容相同的要素标注相同的标号，并适当省略详细的说明。
在下面的说明及附图中，n+、n、n-及p+、p、p-的表达表示杂质浓度的相对的高低。即，带有“+”的表达表示杂质浓度比“+”及“-”都没有的表达相对高，带有“-”的表达表示杂质浓度比什么都没有的表达相对低。当在各个区域包含p型杂质和n型杂质双方的情况下，这些表达表示这些杂质相互进行补偿后的实质的杂质浓度的相对的高低。
关于下面所说明的各实施方式，也可以使各半导体区域的p型和n型进行反转来实施各实施方式。
图1是表示有关实施方式的半导体装置的俯视图。
图2是图1中的II-II剖面图。
另外，在图1中省略了半绝缘层30、第1绝缘层31、第2绝缘层32、第3绝缘层33及密封部50。
图1及图2所示的半导体装置100是二极管。半导体装置100如图2所示具有半导体层10、下部电极21(第1电极)、上部电极22(第2电极)、EQPR(EQuivalent-Potential Ring，等电势环)电极23(第3电极)、半绝缘层30、第1绝缘层31、第2绝缘层32、第3绝缘层33及密封部50。
半导体层10具有n-型(第1导电型)半导体区域11(第1半导体区域)、p型(第2导电型)半导体区域12(第2半导体区域)、p-型RESURF区域13(第3半导体区域)、n+型半导体区域14(第4半导体区域)、p-型保护环区域15a(第5半导体区域)、p-型保护环区域15b及n+型半导体区域17。
在实施方式的说明中使用XYZ正交坐标系。在这里，将从下部电极21朝向半导体层10的方向设为Z方向(第1方向)。将与Z方向垂直、并相互正交的两个方向设为X方向(第2方向)及Y方向(第3方向)。并且，为了便于说明，将从下部电极21朝向半导体层10的方向称为“上”，将其相反方向称为“下”。这些方向依据于下部电极21和半导体层10的相对的位置关系，与重力的方向无关。
下部电极21设于半导体装置100的下表面。n+型半导体区域17设于下部电极21之上，并与下部电极21电连接。n-型半导体区域11设于n+型半导体区域17之上。n-型半导体区域11经由n+型半导体区域17与下部电极21电连接。n-型半导体区域11中的n型杂质浓度比n+型半导体区域17中的n型杂质浓度低。
p型半导体区域12设于n-型半导体区域11之上。p型半导体区域12例如设于半导体层10的X方向及Y方向的中央部分。p-型RESURF区域13沿着X-Y面(第1面)设于p型半导体区域12的周围。p-型RESURF区域13与p型半导体区域12相接触。p-型RESURF区域13中的p型杂质浓度比p型半导体区域12中的p型杂质浓度低。
n+型半导体区域14沿着X-Y面设于p-型RESURF区域13的周围。n+型半导体区域14与p-型RESURF区域13分离。n+型半导体区域14中的n型杂质浓度比n-型半导体区域11中的n型杂质浓度高。例如，n+型半导体区域14设于半导体层10的外周部分。
上部电极22与p型半导体区域12电连接。具体地，上部电极22具有第1电极部分22a及第2电极部分22b。第1电极部分22a设于p型半导体区域12之上。即，第1电极部分22a在从Z方向观察时与p型半导体区域12重叠。第2电极部分22b沿着X-Y面设于第1电极部分22a的周围。第2电极部分22b在Z方向上与半导体层10分离。在从Z方向观察时，第2电极部分22b与p-型RESURF区域13重叠，第2电极部分22b的外周缘位于比p-型RESURF区域13的外周缘靠内侧的位置。
EQPR电极23沿着X-Y面设于上部电极22的周围。EQPR电极23位于n+型半导体区域14之上，并与n+型半导体区域14电连接。EQPR电极23例如具有第3电极部分23c及第4电极部分23d。第3电极部分23c在从Z方向观察时与n+型半导体区域14重叠。第4电极部分23d在Z方向上与半导体层10分离。第3电极部分23c沿着X-Y面设于第4电极部分23d的周围。在从Z方向观察时，第4电极部分23d的内周缘位于n+型半导体区域14的内周缘的内侧。
p-型保护环区域15a沿着X-Y面设于p-型RESURF区域13的周围。p-型保护环区域15b沿着X-Y面设于p-型保护环区域15a的周围。p-型保护环区域15a及p-型保护环区域15b位于n+型半导体区域14的内侧。p-型保护环区域15a例如与p-型RESURF区域13相接触，并与n+型半导体区域14分离。p-型保护环区域15b与p-型保护环区域15a及n+型半导体区域14分离。
p-型保护环区域15a中的p型杂质浓度以及p-型保护环区域15b中的p型杂质浓度分别比p型半导体区域12中的p型杂质浓度低。p-型保护环区域15a中的p型杂质浓度以及p-型保护环区域15b中的p型杂质浓度可以分别与p-型RESURF区域13中的p型杂质浓度相同，还可以比p-型RESURF区域13中的p型杂质浓度低。多个p-型保护环区域15b可以在从上部电极22朝向EQPR电极23的径向上相互分离地设置。
半绝缘层30与上部电极22及EQPR电极23电连接。半绝缘层30在p型半导体区域12和n+型半导体区域14之间与半导体层10的上表面相接触。例如，半绝缘层30与n-型半导体区域11的上表面的一部分、p-型RESURF区域13的上表面的一部分、p-型保护环区域15a及p-型保护环区域15b各自的上表面相接触。
第1绝缘层31在Z方向上设于半导体层10和第2电极部分22b之间。换言之，第1绝缘层31设于p型半导体区域12的外周和上部电极22的外周之间。第2绝缘层32设于n+型半导体区域14的内周和EQPR电极23的内周之间。第1绝缘层31及第2绝缘层32比半绝缘层30厚。
第3绝缘层33覆盖半绝缘层30。第3绝缘层33例如作为保护半导体层10和半绝缘层30的保护层发挥作用。密封部50设于第3绝缘层33之上，将半导体装置100的上表面的一部分密封。
半绝缘层30的电阻比第3绝缘层33的电阻低。例如，半绝缘层30的电阻率是1.0×108以上且小于1.0×1013[Ω·cm]。第3绝缘层33的电阻率是1.0×1013以上[Ω·cm]。
图3是将图2中的一部分放大的剖面图。
如图3所示，半绝缘层30具有沿着X方向及Y方向的第1下表面S1。第1下表面S1与n-型半导体区域11相接触。在图3的例子中，第1下表面S1还与p-型保护环区域15a及p-型保护环区域15b相接触。第1绝缘层31具有沿着X方向及Y方向的第2下表面S2。第2下表面S2的至少一部分与半导体层10的p型半导体区域12及p-型RESURF区域13相接触。从上部电极22朝向EQPR电极23的径向上的第2下表面S2的第1端部E1，被设于p-型RESURF区域13之上。例如，第1端部E1在Z方向上与p-型RESURF区域13分离。在第1端部E1和p-型RESURF区域13之间设有半绝缘层30的一部分。
第1绝缘层31还具有侧面S3。侧面S3相对于第2下表面S2倾斜，并与径向相交。侧面S3在第1端部E1与第2下表面S2连接。第2下表面S2与半绝缘层30相接触。第2下表面S2和侧面S3之间的角度θ1例如是50度以上。
第2电极部分22b的径向上的第2端部E2在Z方向上与第1绝缘层31重叠。换言之，在从Z方向观察时，第2端部E2比第1端部E1靠半导体装置100的内侧设置。第1端部E1的径向上的位置和第2端部E2的径向上的位置之间的径向上的距离D1，例如是15μm以下。
半导体层10的上表面包括沿着X-Y面的第1区域R1及第2区域R2。第1区域R1与第2下表面S2相接触。第2区域R2位于比第1区域R1靠下方的位置。第2区域R2与第1下表面S1相接触。第1区域R1包括p型半导体区域12的上表面的一部分及p-型RESURF区域13的上表面的一部分。第2区域R2包括p-型RESURF区域13的上表面的另一部分、p-型保护环区域15a的上表面及p-型保护环区域15b的上表面。
第1下表面S1的Z方向上的位置和第2下表面S2的Z方向上的位置之间的Z方向上的距离，例如是50nm以上150nm以下。换言之，第1区域R1的Z方向上的位置和第2区域R2的Z方向上的位置之间的Z方向上的距离D2，例如是50nm以上150nm以下。
对各构成要素的材料的一例进行说明。
半导体层10包括硅、碳化硅、氮化镓或者砷化镓作为半导体材料。在使用硅作为半导体材料的情况下，作为n型杂质，能够使用砷、磷或者锑。作为p型杂质，能够使用硼。
下部电极21、上部电极22及EQPR电极23包括铝等金属。
半绝缘层30包括氮化硅。第1绝缘层31及第2绝缘层32包括氧化硅。第3绝缘层33包括氮化硅。
密封部50包括聚酰亚胺等绝缘性树脂。
为了提高第3绝缘层33作为保护膜的作用，优选第3绝缘层33中的硅的含量与氮的含量之比接近化学计量比。为了降低电阻，优选半绝缘层30包括比第3绝缘层33多的硅。即，半绝缘层30中的硅的含量相对于氮的含量的比率大于第3绝缘层33中的硅的含量相对于氮的含量的比率。
设半绝缘层30中的氮的含量为C1N。设半绝缘层30中的硅的含量为C1Si。设第3绝缘层33中的氮的含量为C2N。设第3绝缘层33中的硅的含量为C2Si。比率C1Si/C1N大于0.75(化学计量比)。由比率C1Si/C1N减去0.75得到的值，大于由比率C2Si/C2N减去0.75得到的值。为了实现上述的电阻率，优选比率C1Si/C1N为1.0以上1.5以下。优选比率C2Si/C2N为0.7以上0.95以下。
对半导体装置100的动作进行说明。
在相对于下部电极21对上部电极22施加内建电势以上的正的电压时，从上部电极22向下部电极21流过正向电流。在相对于上部电极22对下部电极21施加正的电压时，耗尽层从n-型半导体区域11和p型半导体区域12之间的界面扩展，抑制下部电极21和上部电极22之间的通电。
在相对于上部电极22对下部电极21施加正的电压的状态下(耐压时)，越远离p型半导体区域12，半导体层10内的各点处的电位越高。沿着X-Y面远离p型半导体区域12的n+型半导体区域14的电位实质上与下部电极21的电位相同。因此，在半绝缘层30，从EQPR电极23朝向上部电极22流过微小的电流。通过在半绝缘层30流过微小的电流，缓解比p型半导体区域12靠外侧的区域的电场的偏倚。并且，能够抑制密封部50包含的离子等流入半导体层10。基于这些作用，能够提高半导体装置100的耐压。
参照图4～图6对有关实施方式的半导体装置100的制造方法的一例进行说明。
图4～图6是表示有关实施方式的半导体装置的制造工序的工序剖面图。
准备半导体基板Sub。半导体基板Sub具有n+型半导体区域17和被设于n+型半导体区域17之上的n-型半导体区域11。在n-型半导体区域11的表面顺序地离子注入p型杂质及n型杂质，按照图4的(a)所示形成p型半导体区域12、p-型RESURF区域13、n+型半导体区域14、p-型保护环区域15a及p-型保护环区域15b。
在半导体基板Sub之上通过化学气相沉积(CVD)形成绝缘层31a。通过反应性离子蚀刻(RIE)将绝缘层31a的一部分去除，使p型半导体区域12的除外周部以外的部分以及n+型半导体区域14的外周部露出。通过溅射来形成覆盖绝缘层31a的金属层。通过湿式蚀刻将该金属层的一部分去除，按照图4的(b)所示形成与p型半导体区域12电连接的上部电极22、和与n+型半导体区域14电连接的EQPR电极23。
形成覆盖上部电极22及EQPR电极23的抗蚀部PR。抗蚀部PR具有开口OP。开口OP沿着X-Y面形成于上部电极22的周围，并位于EQPR电极23的内侧。绝缘层31a的表面的一部分通过开口OP而露出。
使用抗蚀部PR作为掩膜，按照图5的(a)所示，通过RIE将绝缘层31a的一部分去除。在该RIE中，例如使用含有氟类气体(例如CHF3)的气体。由此，绝缘层31a被分断成第1绝缘层31和第2绝缘层32。在进行了RIE时，在半导体基板Sub的表面形成有损伤层DL。
通过RIE将绝缘层31a的一部分去除，由此能够减小第1绝缘层31及第2绝缘层32的侧面的锥度。例如，与通过湿式蚀刻将绝缘层31a的一部分去除时相比，能够增大第1绝缘层31及第2绝缘层32的侧面与X-Y面之间的角度。
通过使用了氧气的灰化，将抗蚀部PR去除。通过化学干式蚀刻(CDE)将半导体基板Sub的损伤层DL去除。在CDE中，例如使用含有四氟化碳(CF4)及氧气(O2)的气体。此时，被暴露于气体中的半导体基板Sub的表面的一部分被各向同性蚀刻。使用DHF清洗半导体基板Sub，以便去除通过CDE而产生的残渣物和反应生成物。图5的(b)表示清洗后的状态。通过CDE对半导体基板Sub的表面实施各向同性蚀刻，由此在第1绝缘层31的径向上的端部和半导体基板Sub之间形成空隙。
通过CDV顺序地形成覆盖上部电极22、EQPR电极23、第1绝缘层31及第2绝缘层32的半绝缘层30及第3绝缘层33。如图6所示，在第3绝缘层33之上形成密封部50。对半导体基板Sub的下表面进行研磨，一直到n+型半导体区域17达到规定的厚度为止。在所研磨的半导体基板Sub的下表面，通过溅射来形成下部电极21。将密封部50的一部分、第3绝缘层33的一部分及半绝缘层30的一部分去除，以使上部电极22露出。通过以上的工序，制造有关实施方式的半导体装置100。
参考图7来说明实施方式的效果。
图7是表示有关参考例的半导体装置的一部分的剖面图。
对于图7所示的有关参考例的半导体装置100r，第2下表面S2的第1端部E1位于比p-型RESURF区域13靠外周侧的位置。第1端部E1在Z方向上与n-型半导体区域11直接对置，并与n-型半导体区域11的上表面相接触。
对于半导体装置100及100r，在耐压时，在n-型半导体区域11和p型半导体区域12的界面、n-型半导体区域11和p-型RESURF区域13的界面产生较强的电场。在半导体层10中的载流子因电场而被加速时，产生具有大的能量的载流子(热载流子)。
如果热载流子进入第1绝缘层31，则在第1绝缘层31被捕捉到。被捕捉到第1绝缘层31中的载流子的增加，对从p型半导体区域12朝向n+型半导体区域14的耗尽层的扩展方式产生影响。其结果是，半导体装置的耐压降低。
对于有关参考例的半导体装置100r，第1端部E1位于比p-型RESURF区域13靠外侧的位置。换言之，第1绝缘层31被设于p-型RESURF区域13的外周端部OE之上。对于半导体装置100r，在p-型RESURF区域13和n-型半导体区域11之间被加速的载流子容易进入第1绝缘层31。因此，由于电压的施加，半导体装置100r的耐压降低。
对于有关实施方式的半导体装置100，第1端部E1设于p-型RESURF区域13之上。换言之，第1绝缘层31不与p-型RESURF区域13的外周端部重叠。在p-型RESURF区域13和n-型半导体区域11之间被加速的载流子进入半绝缘层30。进入半绝缘层30的载流子根据极性而流向上部电极22或者EQPR电极23。因此，能够抑制载流子被捕捉到第1绝缘层31中。由此，能够抑制因电压的施加而导致的半导体装置100的耐压降低。
在半导体装置100，第2下表面S2的第1端部E1例如在Z方向上与半导体层10分离。在第1端部E1和半导体层10之间设有半绝缘层30的一部分。根据该结构，与第1端部E1和半导体层10分离、而且在第1端部E1和半导体层10之间形成有空隙的情况相比，在半导体层10产生的热载流子变得容易向上部电极22或者EQPR电极23排出。
在半导体装置100，图3所示的距离D1优选是15μm以下。通过将距离D1设为15μm以下，能够使第1端部E1进一步远离p-型RESURF区域13和n-型半导体区域11的界面。由此，可以进一步抑制第1绝缘层31中的载流子的捕捉。更优选的是，距离D1为10μm以下。
并且，优选第2下表面S2和侧面S3之间的角度θ1为50度以上。通过将角度θ1设为50度以上，能够使第1端部E1进一步远离p-型RESURF区域13和n-型半导体区域11的界面。由此，可以进一步抑制第1绝缘层31中的载流子的捕捉。
优选距离D2为50nm以上150nm以下。通过以使距离D2达到50nm以上150nm以下的方式制造半导体装置100，能够去除损伤层DL，而且能够降低由于p-型RESURF区域13、p-型保护环区域15a及p-型保护环区域15b被蚀刻而导致的耐压降低的影响。并且，能够抑制在形成半绝缘层30时的阶梯覆盖的降低，经由半绝缘层30将上部电极22和EQPR电极23更可靠地电连接。
图8及图9是表示有关实施方式的变形例的半导体装置的剖面图。
图8所示的半导体装置110是MOSFET。与半导体装置100相比，半导体装置110还具有栅极电极40、栅极绝缘层41及插头45。并且，半导体层10还具有n+型半导体区域16(第6半导体区域)。
n+型半导体区域16被有选择地设于p型半导体区域12之上。在图8所示的例子中，在栅极电极40彼此间，在Y方向上交替地设有n+型半导体区域16和未图示的p型半导体区域。
第2绝缘层32除设于p型半导体区域12的外周上外，还设于n+型半导体区域16及栅极电极40之上。上部电极22被设于第2绝缘层32之上，通过插头45与p型半导体区域12及n+型半导体区域16电连接。
对于半导体装置110，与半导体装置100一样，上部电极22具有第1电极部分22a及第2电极部分22b。第1电极部分22a被设于多个p型半导体区域12之上。在从Z方向观察时，第1电极部分22a与多个p型半导体区域12重叠。第2电极部分22b沿着X-Y面被设于第1电极部分22a的周围。在半导体层10和第2电极部分22b之间设有第2绝缘层32。
栅极电极40隔着栅极绝缘层41与n-型半导体区域11、p型半导体区域12及n+型半导体区域16对置。在上部电极22和栅极电极40之间设有第2绝缘层32，这些电极被电气分离。
图9是表示有关实施方式的第2变形例的半导体装置的剖面图。
图9所示的半导体装置120是IGBT。半导体装置120具有p+型集电极区域18及n型缓冲区域19来替代n+型半导体区域17，这一点与半导体装置110不同。
对于图8及图9所示的半导体装置，都将第2绝缘层32的下表面的第1端部设于p-型RESURF区域13之上，由此能够抑制第1绝缘层31中的载流子的捕捉。因此，能够抑制因电压的施加而导致的耐压的降低。
另外，图8及图9所示的半导体装置110及120具有将栅极电极40设于半导体层10中的沟槽栅型构造。也可以取而代之，半导体装置110及120具有将栅极电极40设于半导体层10之上的平面栅型构造。
以上示例了本发明的几个实施方式，但这些实施方式只是作为示例而提出的，并非旨在限定发明的范围。这些新的实施方式能够以其他各种方式进行实施，能够在不脱离发明的宗旨的范围内进行各种省略、替换、变更等。这些实施方式及其变形例被包括在发明的范围和宗旨中，同样地被包括在权利要求书所记载的发明及其均等的范围内。并且，前述的各实施能够相互组合实施。

Claims (6)

1.一种半导体装置，所述半导体装置具有：
第1电极；
半导体层，设于所述第1电极之上，所述半导体层具有：第1导电型的第1半导体区域，与所述第1电极电连接；第2导电型的第2半导体区域，设于所述第1半导体区域之上；第2导电型的第3半导体区域，沿着与从所述第1电极朝向所述半导体层的第1方向垂直的第1面设于所述第2半导体区域的周围，并与所述第2半导体区域相接触，具有比所述第2半导体区域低的第2导电型的杂质浓度；以及第1导电型的第4半导体区域，沿着所述第1面设于所述第3半导体区域的周围，并与所述第3半导体区域分离，具有比所述第1半导体区域高的第1导电型的杂质浓度；
第2电极，具有设于所述第2半导体区域之上的第1电极部分、和沿着所述第1面设于所述第1电极部分的周围的第2电极部分，并与所述第2半导体区域电连接；
第3电极，沿着所述第1面设于所述第2电极的周围，并与所述第2电极分离，与所述第4半导体区域电连接；
半绝缘层，具有在所述第2半导体区域和所述第4半导体区域之间与所述半导体层的所述第1半导体区域相接触的第1下表面，并与所述第2电极及所述第3电极电连接；以及
第1绝缘层，在所述第1方向上设于所述半导体层和所述第2电极部分之间，具有至少一部分与所述半导体层相接触的第2下表面，从所述第2电极朝向所述第3电极的径向上的所述第2下表面的第1端部位于所述第3半导体区域之上，
在所述第1端部和所述半导体层之间设有所述半绝缘层的一部分。
2.根据权利要求1所述的半导体装置，
所述半导体装置还具有第2导电型的第5半导体区域，该第5半导体区域沿着所述第1面设于所述第3半导体区域的周围，具有比所述第2半导体区域低的杂质浓度，
所述第5半导体区域位于所述第3半导体区域和所述第4半导体区域之间，并与所述第4半导体区域分离，与所述半绝缘层的所述第1下表面相接触。
3.根据权利要求1所述的半导体装置，
所述第2电极部分的所述径向上的第2端部在所述第1方向上与所述第1绝缘层重叠，
所述第1端部的所述径向上的位置和所述第2端部的所述径向上的位置之间的距离为15μm以下。
4.根据权利要求1所述的半导体装置，
所述第1绝缘层具有与所述径向相交、而且在所述第1端部与所述第2下表面连接的侧面，
所述第2下表面和所述侧面之间的角度为50度以上。
5.根据权利要求1所述的半导体装置，
所述第1下表面及所述第2下表面分别沿着与所述第1方向垂直的第2方向、和与所述第1方向及所述第2方向垂直的第3方向，
所述第1下表面的所述第1方向上的位置和所述第2下表面的所述第1方向上的位置之间的所述第1方向上的距离为50nm以上150nm以下。
6.根据权利要求1所述的半导体装置，
所述半导体装置还具有栅极电极，
所述半导体层还具有有选择地设于所述第2半导体区域之上的第1导电型的第6半导体区域，
所述第6半导体区域与所述第2电极电连接，
所述栅极电极隔着栅极绝缘层与所述第1半导体区域的一部分、所述第2半导体区域及所述第6半导体区域对置。
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