JP2017139262A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2017139262A JP2017139262A JP2016017344A JP2016017344A JP2017139262A JP 2017139262 A JP2017139262 A JP 2017139262A JP 2016017344 A JP2016017344 A JP 2016017344A JP 2016017344 A JP2016017344 A JP 2016017344A JP 2017139262 A JP2017139262 A JP 2017139262A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- region
- semiconductor device
- semiconductor
- insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 160
- 238000009413 insulation Methods 0.000 abstract 6
- 230000004048 modification Effects 0.000 description 17
- 238000012986 modification Methods 0.000 description 17
- 230000015556 catabolic process Effects 0.000 description 13
- 238000000034 method Methods 0.000 description 13
- 239000012535 impurity Substances 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 10
- 238000005530 etching Methods 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000001004 secondary ion mass spectrometry Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000036962 time dependent Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
前記第1半導体領域は、第1領域と、前記第1領域の周りに設けられた第2領域と、を有する。
前記第2半導体領域は、前記第1領域の上に設けられている。
前記第3半導体領域は、前記第2半導体領域の上に選択的に設けられている。
前記第1絶縁部は、前記第1領域の上に設けられている。
前記第1電極は、前記第1絶縁部に囲まれている。前記第1電極は、前記第1領域から前記第2領域に向かう第1方向において、前記第1半導体領域と並ぶ。
前記ゲート電極は、前記第1絶縁部に囲まれ、前記第1電極の上に位置している。前記ゲート電極は、前記第1方向において前記第2半導体領域と並ぶ。
前記第2絶縁部は、前記第2領域の上に設けられている。
前記第2電極は、前記第2絶縁部に囲まれている。前記第2電極は、前記第1方向において前記第1半導体領域と並ぶ。
前記第3電極は、前記第2絶縁部に囲まれ、前記第2電極の上に位置している。
前記第4電極は、前記第3半導体領域の上に設けられている。前記第4電極は、前記第3半導体領域、前記第2電極、および前記第3電極と電気的に接続されている。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、XYZ直交座標系を用いる。第1領域R1から第2領域R2に向かう方向であって相互に直交する2方向をX方向(第1方向)及びY方向とし、これらX方向及びY方向に対して直交する方向をZ方向(第2方向)とする。
以下の説明において、n+、n−及びp+、pの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「+」が付されている表記は、「+」および「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のp形とn形を反転させて各実施形態を実施してもよい。
図1〜図6を用いて、第1実施形態に係る半導体装置の一例について説明する。
図1〜図3は、第1実施形態に係る半導体装置100の平面図である。
図4は、図3のA−A’断面図である。
図5は、図3のB−B’断面図である。
図6は、図4の一部を拡大した断面図である。
また、図2では、n−形半導体領域1が有する第1領域R1および第2領域R2が、破線で表されている。
図1〜図6に表すように、半導体装置100は、n+形(第1導電形)ドレイン領域5、n−形半導体領域1(第1半導体領域)、p形(第2導電形)ベース領域2(第2半導体領域)、n+形ソース領域3(第3半導体領域)、p+形コンタクト領域4、電極10、フィールドプレート電極(以下、FP電極という)21、FP電極23(第5電極)、絶縁部31、絶縁部33(第3絶縁部)、ドレイン電極41、ソース電極42(第4電極)、およびゲートパッド43を有する。
ソース電極42およびゲートパッド43の下には、図2に表すように、電極10が設けられている。電極10は、X方向において複数設けられ、それぞれがY方向に延びている。
以降では、ゲート電極10Aおよび電極10Bに共通する性質については、これらの電極をまとめて「電極10」と称して説明する。
複数のFP電極21の一部は、ゲート電極10Aに対応して設けられたFP電極21A(第1電極)であり、他の一部は、電極10Bに対応して設けられたFP電極21B(第2電極)である。
電極10と同様に、以降では、FP電極21Aおよび21Bに共通する性質については、これらの電極をまとめて「FP電極21」と称して説明する。
n+形ドレイン領域5は、ドレイン電極41の上に設けられ、ドレイン電極41と電気的に接続されている。
n−形半導体領域1は、n+形ドレイン領域5の上に設けられている。
n+形ソース領域3は、第1領域R1の上において、それぞれのp形ベース領域2の上に選択的に設けられている。
p+形コンタクト領域4は、第1領域R1および第2領域R2の上において、それぞれのp形ベース領域2の上に選択的に設けられている。
また、複数の絶縁部31の一部は、ゲート電極10Aに対応して設けられた絶縁部31A(第1絶縁部)であり、他の一部は、電極10Bに対応して設けられた絶縁部31B(第2絶縁部)である。
以降では、絶縁部31Aおよび31Bに共通する性質については、これらの絶縁部をまとめて「絶縁部31」と称して説明する。
また、FP電極21とn−形半導体領域1との間の絶縁部31のX方向における厚みは、電極10とp形ベース領域2との間の絶縁部31のX方向における厚みよりも厚い。
FP電極23は、絶縁部33に囲まれ、X方向においてn−形半導体領域1と並んでいる。FP電極23のZ方向における長さは、FP電極21のZ方向における長さよりも長い。
ソース電極42とゲート電極10Aとの間には、絶縁部31Aの一部が設けられ、これらの電極は電気的に分離されている。
より具体的には、ゲート電極10Aは、第1部分101および第2部分102を有する。第1部分101および第2部分102は、X方向において部分的に離間し、それぞれがZ方向に延びている。
同様に、電極10Bは、第3部分103および第4部分104を有する。第3部分103および第4部分104は、X方向において部分的に離間し、それぞれがZ方向に延びている。第3部分103は、X方向において、ゲート電極10Aと第4部分104との間に設けられている。
ドレイン電極41に、ソース電極42に対して正の電圧が印加された状態で、ゲート電極10Aに閾値以上の電圧が印加されると、半導体装置がオン状態となる。このとき、p形ベース領域2の絶縁部31A近傍の領域にチャネル(反転層)が形成される。
その後、ゲート電極10Aに印加される電圧が閾値未満になると、半導体装置がオフ状態となる。
半導体装置がオフ状態であり、かつソース電極42の電位に対してドレイン電極41に正の電位が印加されているとき、FP電極21とドレイン電極41との間の電位差により、絶縁部31とn−形半導体領域1との間の界面からn−形半導体領域1に向けて空乏層が広がる。これにより、半導体装置の耐圧を高めることができる。あるいは、半導体装置の耐圧が向上した分、n−形半導体領域1におけるn形不純物濃度を高めることが可能となる。
n+形ドレイン領域5、n−形半導体領域1、p形ベース領域2、n+形ソース領域3、およびp+形コンタクト領域4は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、n形不純物としては、ヒ素、リン、またはアンチモンを用いることができる。p形不純物としては、ボロンを用いることができる。
電極10およびFP電極21は、ポリシリコンなどの導電材料を含む。
絶縁部31および33は、酸化シリコンや窒化シリコンなどの絶縁材料を含む。
ドレイン電極41、ソース電極42、およびゲートパッド43は、アルミニウムなどの金属を含む。
図7〜図9は、第1実施形態に係る半導体装置100の製造工程を表す工程断面図である。
なお、図7〜図9は、図3のA−A’線が付された位置における工程断面を表している。
なお、上述した半導体装置の製造方法において、絶縁層IL1、IL2、IL4、および導電層CLの形成には、例えば、CVD(Chemical Vapor Deposition)法が用いられる。
絶縁層IL3は、例えば、n−形半導体層1aの表面を熱酸化することで形成される。
FP電極21とn−形半導体領域1との間の絶縁部31の厚みは、半導体装置の耐圧を高め、ソース・ドレイン間容量を低減するためには、厚いことが望ましい。FP電極21とn−形半導体領域1との間の絶縁部31の厚みを厚くするためには、図7(a)に表す工程において、幅が広いトレンチTを形成し、トレンチT内部に絶縁層IL1を厚く形成する必要がある。
しかし、トレンチTの幅を広くした場合、その後の図8(b)に表す工程において、導電層CLによってトレンチTを埋め込むのに要する時間が長くなり、生産性が低下する。
このため、本実施形態では、トレンチTの内壁に沿って導電層CLを形成し、その後にマスクMを用いて等方性エッチングを行うことで、断面形状がU字型の電極10を形成している。
第4部分104の上端は、ゲート電極10Aの上端よりも上方に位置しているため、第4部分104とソース電極42との間の距離は、ゲート電極10Aとソース電極42との間の距離よりも短い。このため、電極10Bを、ゲート電極10Aと同様にゲートパッド43に接続した場合、ゲート電圧印加時に、電極10Bとソース電極42との間の絶縁部31Bには、ゲート電極10Aとソース電極42との間の絶縁部31Aよりも大きな電圧が加わる。この結果、絶縁部31Bにおける絶縁破壊や、電極10Bからソース電極42へのリーク電流などが生じる可能性がある。また、絶縁部31のうち電極10を覆っている部分は、典型的にはCVD法により形成された絶縁膜であるため、大きな電圧が繰り返し印加されることで、酸化膜経時破壊(TDDB:Time Dependent Dielectric Breakdown)が生じる可能性もある。
これに対して、本実施形態では、電極10Bをソース電極42と接続している。このため、ゲート電圧印加時においても、電極10Bとソース電極42との間には電位差が生じない。このため、絶縁部31Bにおける絶縁破壊やリーク電流などが生じる可能性を低減し、半導体装置の信頼性を向上させることが可能となる。
図10は、第1実施形態の第1変形例に係る半導体装置110の一部を拡大した断面図である。
半導体装置110は、第4部分104の形状について、半導体装置100と差異を有する。より具体的には、半導体装置110では、第4部分104の上端部が、半導体装置の外周(X方向)に向けて屈曲している。
このような電極10Bがゲートパッド43と接続された場合、ゲート電圧印加時に、屈曲した部分において電界集中が生じ、絶縁部31Bにおける絶縁破壊がより一層生じやすくなる。
しかし、本実施形態によれば、電極10Bはソース電極42と接続されているため、第4部分104の上端部が屈曲している場合であっても、ゲート電圧印加時に電界集中が生じない。このため、本実施形態に係る発明は、図10に表すように、第4部分104の上端部が屈曲した電極10Bを有する半導体装置に対して、特に有効である。
図11は、第1実施形態の第2変形例に係る半導体装置120の一部を拡大した断面図である。
半導体装置120では、半導体装置100と異なり、ゲート電極10AとFP電極21Aが一体に設けられ、電極10BとFP電極21Bが一体に設けられている。このため、電極10BおよびFP電極21Bが、ソース電極42と電気的に接続されているのに対し、FP電極21Aは、ゲートパッド43と電気的に接続されている。
また、本変形例においても、電極10Bがソース電極42と電気的に接続されているため、半導体装置100と同様に、絶縁部31Bにおける絶縁破壊やリーク電流などが生じる可能性を低減し、半導体装置の信頼性を向上させることが可能となる。
図12は、第1実施形態の第3変形例に係る半導体装置130の一部を拡大した断面図である。
半導体装置130では、FP電極23が設けられていない点で、半導体装置100と相違する。このため、FP電極21Bは、半導体装置130に設けられた複数のFP電極のうち、X方向における端に位置している。
また、半導体装置130では、電極10Bとn−形半導体領域1との間の絶縁部31BのX方向における厚みが、ゲート電極10Aとp形ベース領域2との間の絶縁部31のX方向における厚みよりも厚い。これは、半導体装置130では、電極10Bの一方の側にp形ベース領域2が設けられておらず、絶縁部31Bにおける電界強度が半導体装置100よりも高いためである。絶縁部31Bの厚みを厚くすることで、絶縁部31Bにおける絶縁破壊を抑制することができる。
図13は、第1実施形態の第4変形例に係る半導体装置140の一部を拡大した断面図である。
半導体装置140は、例えば、複数の電極10Bが設けられている点で、半導体装置130と相違する。すなわち、半導体装置140では、第2領域R2の上に設けられて互いに隣り合う複数の電極10が、ソース電極42と接続されている。
複数の電極10Bのそれぞれの上端の位置は、ゲート電極10Aの上端の位置よりも上方にある。また、電極10Bの上端の位置は、半導体装置の外周に向かうほど、高くなっている。
本変形例によれば、このような場合であっても、ソース電極42と接続された複数の電極10Bが設けられているため、絶縁部31Bにおける絶縁破壊やリーク電流などが生じる可能性を低減し、半導体装置の信頼性を向上させることが可能となる。
図14は、第2実施形態に係る半導体装置200の一部を拡大した断面図である。
半導体装置100では、それぞれの電極10が、Z方向に延びる複数の部分を有し、U字型であった。これに対して、半導体装置200では、それぞれの電極10の上面は、ほぼ平坦である。
また、電極10Bは、ソース電極42と電気的に接続されている。
図15は、第2実施形態に係る半導体装置200の製造工程を表す工程断面図である。
この結果、図14に表すように、X方向において端に位置する電極10の上端の位置が、他の電極10の上端の位置よりも高くなる。この場合、第1実施形態と同様に、絶縁部31における絶縁破壊などが生じる可能性がある。
この点について、本実施形態では、電極10Bをソース電極42と接続している。このため、第1実施形態と同様に、絶縁部31Bにおける絶縁破壊やリーク電流などが生じる可能性を低減し、半導体装置の信頼性を向上させることが可能となる。
例えば、第1実施形態の第2変形例と同様に、各FP電極21と各電極10とが一体に設けられていてもよい。
また、第1実施形態の第4変形例と同様に、第2領域R2の上に、複数の電極10Bが、互いに隣り合って設けられていてもよい。
また、各半導体領域における不純物濃度については、例えば、SIMS(二次イオン質量分析法)により測定することが可能である。
Claims (7)
- 第1領域と、前記第1領域の周りに設けられた第2領域と、を有する第1導電形の第1半導体領域と、
前記第1領域の上に設けられた第2導電形の第2半導体領域と、
前記第2半導体領域の上に選択的に設けられた第1導電形の第3半導体領域と、
前記第1領域の上に設けられた第1絶縁部と、
前記第1絶縁部に囲まれ、前記第1領域から前記第2領域に向かう第1方向において、前記第1半導体領域と並ぶ第1電極と、
前記第1絶縁部に囲まれ、前記第1電極の上に位置し、前記第1方向において前記第2半導体領域と並ぶゲート電極と、
前記第2領域の上に設けられた第2絶縁部と、
前記第2絶縁部に囲まれ、前記第1方向において前記第1半導体領域と並ぶ第2電極と、
前記第2絶縁部に囲まれ、前記第2電極の上に位置する第3電極と、
前記第3半導体領域の上に設けられ、前記第3半導体領域、前記第2電極、および前記第3電極と電気的に接続された第4電極と、
を備えた半導体装置。 - 前記第3電極の、前記第1方向に対して垂直な第2方向における長さは、前記ゲート電極の前記第2方向における長さよりも長い請求項1記載の半導体装置。
- 前記ゲート電極は、
前記第1方向に対して垂直な第2方向に延びる第1部分と、
前記第1部分と前記第1方向において離間し、前記第2方向に延びる第2部分と、
を有し、
前記第3電極は、
前記第2方向に延びる第3部分と、
前記第3部分と前記第1方向において離間し、前記第2方向に延びる第4部分と、
を有する請求項1記載の半導体装置。 - 前記第3部分は、前記第1方向において、前記1部分と前記第4部分との間に設けられ、
前記第4部分の前記第2方向における長さは、前記第3部分の前記第2方向における長さよりも長い請求項3記載の半導体装置。 - 前記第4部分の上端部は、前記第1方向に向かって屈曲している請求項4記載の半導体装置。
- 前記第2領域の上に設けられた第3絶縁部と、
前記第3絶縁部に囲まれ、前記第1方向において前記第1半導体領域と並び、前記第4電極と電気的に接続された第5電極と、
をさらに備え、
前記第2絶縁部は、前記第1方向において前記第1絶縁部と前記第3絶縁部との間に設けられた請求項1〜5のいずれか1つに記載の半導体装置。 - 前記第5電極の前記第2方向における長さは、前記第2電極の前記第2方向における長さよりも長い請求項6記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016017344A JP6378220B2 (ja) | 2016-02-01 | 2016-02-01 | 半導体装置 |
US15/247,913 US9842924B2 (en) | 2016-02-01 | 2016-08-25 | Semiconductor device having an electrode that is in a peripheral trench region and at a same potential as a source electrode |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016017344A JP6378220B2 (ja) | 2016-02-01 | 2016-02-01 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017139262A true JP2017139262A (ja) | 2017-08-10 |
JP6378220B2 JP6378220B2 (ja) | 2018-08-22 |
Family
ID=59386197
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016017344A Active JP6378220B2 (ja) | 2016-02-01 | 2016-02-01 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US9842924B2 (ja) |
JP (1) | JP6378220B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019057596A (ja) * | 2017-09-20 | 2019-04-11 | 株式会社東芝 | 半導体装置及びその製造方法 |
JP2019161190A (ja) * | 2018-03-16 | 2019-09-19 | 株式会社東芝 | 半導体装置 |
US11201240B2 (en) | 2020-03-19 | 2021-12-14 | Kabushiki Kaisha Toshiba | Semiconductor device |
JP2022009698A (ja) * | 2018-03-16 | 2022-01-14 | 株式会社東芝 | 半導体装置 |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107910267B (zh) * | 2017-11-17 | 2023-09-08 | 杭州士兰集成电路有限公司 | 功率半导体器件及其制造方法 |
JP6626929B1 (ja) * | 2018-06-29 | 2019-12-25 | 京セラ株式会社 | 半導体デバイス及び電気装置 |
US11289596B2 (en) * | 2019-02-25 | 2022-03-29 | Maxpower Semiconductor, Inc. | Split gate power device and its method of fabrication |
JP7224979B2 (ja) * | 2019-03-15 | 2023-02-20 | 株式会社東芝 | 半導体装置 |
JP7252860B2 (ja) * | 2019-08-20 | 2023-04-05 | 株式会社東芝 | 半導体装置 |
JP7249269B2 (ja) * | 2019-12-27 | 2023-03-30 | 株式会社東芝 | 半導体装置およびその製造方法 |
CN111403289B (zh) * | 2020-03-30 | 2022-08-09 | 捷捷微电(上海)科技有限公司 | 一种分离栅mosfet的制作方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013065774A (ja) * | 2011-09-20 | 2013-04-11 | Toshiba Corp | 半導体装置およびその製造方法 |
US8558308B1 (en) * | 2012-06-14 | 2013-10-15 | Infineon Technologies Austria Ag | Method of manufacturing a semiconductor device using a contact implant and a metallic recombination element and semiconductor |
JP2013258327A (ja) * | 2012-06-13 | 2013-12-26 | Toshiba Corp | 半導体装置及びその製造方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4150496B2 (ja) | 2000-12-28 | 2008-09-17 | 株式会社日立製作所 | 半導体装置及びその製造方法 |
JP4171268B2 (ja) * | 2001-09-25 | 2008-10-22 | 三洋電機株式会社 | 半導体装置およびその製造方法 |
US7183610B2 (en) | 2004-04-30 | 2007-02-27 | Siliconix Incorporated | Super trench MOSFET including buried source electrode and method of fabricating the same |
JP5627494B2 (ja) | 2011-02-09 | 2014-11-19 | 株式会社東芝 | 半導体装置およびその製造方法 |
US8530964B2 (en) * | 2011-12-08 | 2013-09-10 | Infineon Technologies Ag | Semiconductor device including first and second semiconductor elements |
-
2016
- 2016-02-01 JP JP2016017344A patent/JP6378220B2/ja active Active
- 2016-08-25 US US15/247,913 patent/US9842924B2/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013065774A (ja) * | 2011-09-20 | 2013-04-11 | Toshiba Corp | 半導体装置およびその製造方法 |
JP2013258327A (ja) * | 2012-06-13 | 2013-12-26 | Toshiba Corp | 半導体装置及びその製造方法 |
US8558308B1 (en) * | 2012-06-14 | 2013-10-15 | Infineon Technologies Austria Ag | Method of manufacturing a semiconductor device using a contact implant and a metallic recombination element and semiconductor |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019057596A (ja) * | 2017-09-20 | 2019-04-11 | 株式会社東芝 | 半導体装置及びその製造方法 |
US10319850B2 (en) | 2017-09-20 | 2019-06-11 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method of semiconductor device |
JP2019161190A (ja) * | 2018-03-16 | 2019-09-19 | 株式会社東芝 | 半導体装置 |
JP2022009698A (ja) * | 2018-03-16 | 2022-01-14 | 株式会社東芝 | 半導体装置 |
JP7284797B2 (ja) | 2018-03-16 | 2023-05-31 | 株式会社東芝 | 半導体装置 |
US11201240B2 (en) | 2020-03-19 | 2021-12-14 | Kabushiki Kaisha Toshiba | Semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
US9842924B2 (en) | 2017-12-12 |
US20170222038A1 (en) | 2017-08-03 |
JP6378220B2 (ja) | 2018-08-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6378220B2 (ja) | 半導体装置 | |
JP6426642B2 (ja) | 半導体装置 | |
JP6416142B2 (ja) | 半導体装置 | |
JP7077251B2 (ja) | 半導体装置 | |
JP6509673B2 (ja) | 半導体装置 | |
CN108962993B (zh) | 半导体装置及其制造方法 | |
JP2017038015A (ja) | 半導体装置 | |
JP2020025050A (ja) | 半導体装置 | |
JP2023106553A (ja) | 半導体装置 | |
JP2017162969A (ja) | 半導体装置 | |
JP2020150222A (ja) | 半導体装置及びその製造方法 | |
JP7337756B2 (ja) | 半導体装置 | |
JP2018046256A (ja) | 半導体装置 | |
JP2017034156A (ja) | 半導体装置およびその製造方法 | |
JP2017017145A (ja) | 半導体装置 | |
JP7352360B2 (ja) | 半導体装置 | |
JP6970068B2 (ja) | 半導体装置 | |
JP2022051160A (ja) | 半導体装置 | |
JP6450659B2 (ja) | 半導体装置 | |
JP7381425B2 (ja) | 半導体装置及びその製造方法 | |
JP7337767B2 (ja) | 半導体装置及びその製造方法 | |
US10522620B2 (en) | Semiconductor device having a varying length conductive portion between semiconductor regions | |
JP7123613B2 (ja) | 半導体装置 | |
JP2016174044A (ja) | 半導体装置の製造方法 | |
JP2017037965A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20170904 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20170911 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20170912 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20171031 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20180423 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20180426 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180606 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20180629 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20180726 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6378220 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |