JP2016174044A

JP2016174044A - 半導体装置の製造方法

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Publication number: JP2016174044A
Application number: JP2015052504A
Authority: JP
Inventors: 拓也野上; Takuya Nogami
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2015-03-16
Filing date: 2015-03-16
Publication date: 2016-09-29

Abstract

【課題】歩留まりを向上できる半導体装置の製造方法を提供する。
【解決手段】実施形態に係る半導体装置の製造方法は、第２層を形成する工程と、第３層を形成する工程と、第２層の一部を除去する工程と、第３層を除去する工程と、第２層の他の一部を除去する工程と、を含む。第２層は、第１方向に並ぶ複数の開口が設けられた第１領域を有する第１層の上と、それぞれの前記開口の内部の少なくとも一部と、に形成される。第３層は、第２層の上であって、第１方向において第１領域と離間した第１層の第２領域の上に形成される。第２層の一部は、第１領域と第２領域との間に位置する第１層の第３領域の上と、第１領域の上と、に形成された部分である。第２層の一部は、第３層をマスクとして用いて除去される。第２層の他の一部は、第１領域の上、第２領域の上、および第３領域の上、に設けられた部分である。
【選択図】図９

Description

本発明の実施形態は、半導体装置の製造方法に関する。

ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)などの半導体装置を製造する際、半導体層に開口を形成し、この開口の内部に層を形成することがある。この方法により、例えば、ゲート電極、あるいはゲート電極とソース電極との間に設けられた絶縁層が形成される。
これらの工程を含む半導体装置の製造方法において、歩留まりを向上できる技術が求められている。

特開２０１４−６０３８６号公報

本発明が解決しようとする課題は、歩留まりを向上できる半導体装置の製造方法を提供することである。

実施形態に係る半導体装置の製造方法は、第２層を形成する工程と、第３層を形成する工程と、第２層の一部を除去する工程と、第３層を除去する工程と、第２層の他の一部を除去する工程と、を含む。
第２層は、第１方向に並ぶ複数の開口が設けられた第１領域を有する第１層の上と、それぞれの前記開口の内部の少なくとも一部と、に形成される。
第３層は、第２層の上であって、第１方向において第１領域と離間した第１層の第２領域の上に形成される。
第２層の一部は、第１領域と第２領域との間に位置する第１層の第３領域の上と、第１領域の上と、に形成された部分である。第２層の一部は、第３層をマスクとして用いて除去される。
第２層の他の一部は、第１領域の上、第２領域の上、および第３領域の上、に設けられた部分である。

実施形態に係る半導体装置１００の平面図である。図１のＡ−Ａ´断面図である。実施形態に係る製造方法を表す工程断面図である。実施形態に係る製造方法を表す工程平面図である。実施形態に係る製造方法を表す工程断面図である。実施形態に係る製造方法を表す工程断面図である。実施形態に係る製造方法を表す工程断面図である。実施形態に係る製造方法を表す工程平面図である。実施形態に係る製造方法を表す工程断面図である。実施形態に係る製造方法を表す工程断面図である。実施形態に係る製造方法を表す工程断面図である。実施形態に係る製造方法を表す工程断面図である。実施形態の変形例に係る製造方法を表す工程断面図である。実施形態の変形例に係る製造方法を表す工程断面図である。

以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、ＸＹＺ直交座標系を用いる。半導体層Ｓの主面に対して平行な方向であって相互に直交する２方向をＸ方向（第１方向）及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。
以下の説明において、ｎ^＋およびｎ⁻の表記は、不純物濃度の相対的な高低を表す。すなわち、ｎ^＋はｎ⁻よりもｎ形の不純物濃度が相対的に高いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。

実施形態に係る半導体装置１００について、図１および図２を用いて説明する。
図１は、実施形態に係る半導体装置１００の平面図である。
図２は、図１のＡ−Ａ´断面図である。
なお、図１では、半導体層Ｓ、ソース電極３１、およびゲート電極パッド３３以外の要素は、省略されている。また、図１において、ゲート電極２０およびゲート配線２５は、破線で表している。

実施形態に係る半導体装置１００は、例えば、ＭＯＳＦＥＴである。
実施形態に係る半導体装置１００は、ｎ^＋形ドレイン領域１５と、ｎ⁻形半導体領域１１と、ｐ形ベース領域１２と、ｎ^＋形ソース領域１３と、ゲート電極２０と、ゲート絶縁層２１と、絶縁層２２と、ゲート配線２５と、絶縁層２７と、ドレイン電極３０と、ソース電極３１と、ゲート電極パッド３３と、を有する。

図１に表すように、半導体層Ｓの上には、ソース電極３１とゲート電極パッド３３とが設けられている。ゲート配線２５は、例えば環状に設けられている。一例として、ゲート配線２５は、Ｚ方向から見た場合にゲート配線２５とゲート電極パッド３３とが重なる位置において、不図示のビアを介してゲート電極パッド３３と接続されている。

図２に表すように、半導体層Ｓは、表面Ｓ１および裏面Ｓ２を有する。ソース電極３１は、半導体層Ｓの表面Ｓ１の側に設けられ、ドレイン電極３０は、半導体層Ｓの裏面Ｓ２の側に設けられている。

ｎ^＋形ドレイン領域１５は、半導体層Ｓ中の裏面Ｓ２側に設けられている。ｎ^＋形ドレイン領域１５は、ドレイン電極３０と電気的に接続されている。ｎ^＋形ドレイン領域１５の上には、ｎ⁻形半導体領域１１が設けられている。

ｎ⁻形半導体領域１１の一部の上には、ｐ形ベース領域１２が設けられている。ｐ形ベース領域１２は、例えば、Ｘ方向において複数設けられている。ｐ形ベース領域１２は、ゲート絶縁層２１によってＸ方向において互いに分離されている。

ｐ形ベース領域１２の上には、ｎ^＋形ソース領域１３が選択的に設けられている。一例として、Ｘ方向において隣り合うゲート電極２０の間には、複数のｎ^＋形ソース領域１３が設けられている。

ゲート電極２０は、ゲート絶縁層２１を介して、少なくともｐ形ベース領域１２と対向している。図２に表す例において、ゲート絶縁層２１は、ｎ⁻形半導体領域１１、ｐ形ベース領域１２、およびｎ^＋形ソース領域１３と、ゲート電極２０と、の間に設けられている。

ｎ^＋形ソース領域１３は、ソース電極３１と電気的に接続されている。ゲート電極２０とソース電極３１との間には絶縁層２２が設けられ、ゲート電極２０は、ソース電極３１と電気的に分離されている。

ソース電極３１は、ｐ形ベース領域１２、ｎ^＋形ソース領域１３、および絶縁層２２に接するバリアメタル層を有していてもよい。

ゲート配線２５および絶縁層２７は、表面Ｓ１の側に設けられている。ゲート配線２５は、複数のゲート電極２０と電気的に接続されている。すなわち、ゲート電極２０には、ゲート配線２５およびゲート電極パッド３３を介して電圧が印加される。図１および図２に表すように、ゲート配線２５の一部および絶縁層２７の一部は、複数のゲート電極２０および複数のゲート絶縁層２１と、Ｘ方向に離間して設けられている。

絶縁層２７は、例えば、ソース電極３１と接している。ゲート配線２５は、Ｚ方向において、絶縁層２７を介してソース電極３１と重なっていてもよい。また、ゲート配線２５は、Ｚ方向において、絶縁層２７を介してｐ形ベース領域１２と重なっていてもよい。

ドレイン電極３０に、ソース電極３１に対して正の電圧が印加された状態で、ゲート電極２０に閾値以上の電圧が加えられると、ＭＯＳＦＥＴがオン状態となる。このとき、ｐ形ベース領域１２のゲート絶縁層２１近傍の領域にチャネル（反転層）が形成される。

次に、実施形態に係る製造方法について説明する。
図３、図５〜図７、および図９〜図１２は、実施形態に係る製造方法を表す工程断面図である。図４および図８は、実施形態に係る製造方法を表す工程平面図である。
図３（ｂ）は、図４のＡ−Ａ´断面図である。図７（ｂ）は、図８のＡ−Ａ´断面図である。図５〜図７および図９〜図１２は、図４および図８のＡ−Ａ´線に対応する位置における工程断面図である。
なお、図８では、開口ＯＰ１およびゲート配線２５を破線で表している。

まず、ｎ^＋形の半導体基板（以下、基板という）１５ａを用意する。基板１５ａの主成分は、例えば、シリコン（Ｓｉ）である。基板１５ａの主成分は、ガリウムヒ素、炭化シリコン、または窒化ガリウムであってもよい。基板１５ａはｎ形不純物を含んでいる。ｎ形不純物としては、例えば、ヒ素またはリンを用いることができる。

次に、図３（ａ）に表すように、基板１５ａの上に、ｎ形不純物を添加しながらＳｉをエピタキシャル成長させることで、ｎ⁻形半導体層１１ａを形成する。ｎ⁻形半導体層１１ａは、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いて形成される。

次に、図３（ｂ）に表すように、開口ＯＰ１を形成する。開口ＯＰ１は、例えば、ＲＩＥ（Reactive Ion Etching）法を用いて形成される。開口ＯＰ１を形成した後、ＲＩＥによって開口ＯＰ１の内壁に生じたダメージ層を、ウェットエッチングやＣＤＥ(Chemical Dry Etching)によって除去してもよい。

開口ＯＰ１は、Ｘ方向において複数形成される。また、それぞれの開口ＯＰ１は、Ｙ方向に延びている。ｎ⁻形半導体層１１ａは、図４に表すように、例えば、第１領域Ｒ１と、第２領域Ｒ２と、第３領域Ｒ３と、第４領域Ｒ４と、第５領域Ｒ５と、を有する。複数の開口ＯＰ１は、第１領域Ｒ１に形成される。第２領域Ｒ２および第４領域Ｒ４は、第１領域Ｒ１とＸ方向において離間している。第３領域Ｒ３は、第１領域Ｒ１と第２領域Ｒ２との間に位置する。第５領域Ｒ５は、第１領域Ｒ１と第４領域Ｒ４との間に位置する。

次に、図５（ａ）に表すように、ｎ⁻形半導体層１１ａの表面に絶縁層ＩＬ１を形成する。絶縁層ＩＬ１は、例えば、熱酸化法を用いてｎ⁻形半導体層１１ａの表面を酸化することで形成される。

次に、図５（ｂ）に表すように、絶縁層ＩＬ１の上に導電層ＣＬ１を形成する。このとき、導電層ＣＬ１は、第１領域Ｒ１〜第５領域Ｒ５の上に位置する。また、導電層ＣＬ１の一部は、開口ＯＰ１の内部に形成される。導電層ＣＬ１は、例えば、ＣＶＤ法を用いて形成される。導電層ＣＬ１は、例えば、ポリシリコンを含む。

次に、図６（ａ）に表すように、導電層ＣＬ１の一部の上にマスクＭ１を形成する。このとき、例えば、マスクＭ１の一部は、第２領域Ｒ２の上に位置し、マスクＭ１の他の一部は、第４領域Ｒ４の上に位置する。さらに、マスクＭ１の一部が、第３領域Ｒ３の少なくとも一部の上および第５領域Ｒ５の少なくとも一部の上に位置していてもよい。

マスクＭ１は、例えば、フォトレジストおよび酸化シリコンを含む。マスクＭ１は、例えば、導電層ＣＬ１の表面を熱酸化することでシリコン酸化層を形成し、レジストマスクを用いてこのシリコン酸化層をパターニングすることで形成される。

次に、図６（ｂ）に表すように、マスクＭ１を用いて導電層ＣＬ１の一部をエッチングする。導電層ＣＬ１の一部は、例えば、ウェットエッチング法、ＲＩＥ法、またはＣＤＥ法を用いてエッチングされる。エッチング液としては、例えば、アルカリ性の溶液を用いることができる。ＲＩＥ法またはＣＤＥ法を用いて導電層ＣＬ１を加工する場合、例えば、ＣＦ_４などのフッ素含有ガスまたはＨＣｌなどの塩素含有ガスを用いることができる。

この工程により、導電層ＣＬ１の上面が後退し、それぞれの開口ＯＰ１の内部に互いに分離して設けられた複数のゲート電極２０（第５層）が形成される。また、導電層ＣＬ１のうちマスクＭ１の下に位置する部分の少なくとも一部が残り、ゲート配線２５が形成される。ゲート配線２５は、第２領域Ｒ２の一部の上に位置している。

次に、マスクＭ１を除去する。続いて、図７（ａ）に表すように、ｎ⁻形半導体層１１ａ（第１層）の上に絶縁層ＩＬ２（第２層）を形成する。具体的には、絶縁層ＩＬ２は、絶縁層ＩＬ１の上、ゲート配線２５の上、および複数のゲート電極２０の上に形成される。絶縁層ＩＬ２は、例えば、ＣＶＤ法により形成され、酸化シリコンを含む。絶縁層ＩＬ２の形成後に、例えば、ＣＭＰ（Chemical Mechanical Polishing）法などにより、絶縁層ＩＬ２の表面を平坦化してもよい。

次に、図７（ｂ）に表すように、絶縁層ＩＬ２の上にマスクＭ２（第３層）を形成する。このとき、図８に表すように、マスクＭ２は、Ｘ−Ｙ面に沿って環状に設けられる。マスクＭ２の一部は、第２領域Ｒ２の上に位置し、マスクＭ２の他の一部は、第４領域Ｒ４の上に位置している。すなわち、マスクＭ２の一部は、第１領域Ｒ１とＸ方向において離間して設けられる。マスクＭ２は、例えば、フォトレジストを含む。または、マスクＭ２は、絶縁層ＩＬ２に対して選択的に除去可能な材料を含むハードマスク、あるいはフォトレジストを含むマスクとハードマスクとが積層されたものであってもよい。

図７（ｂ）に表すように、マスクＭ２のＸ方向における長さＬ１は、例えば、ゲート配線２５のＸ方向における長さＬ２よりも長い。より具体的には、長さＬ２は、ゲート配線２５のうちＹ方向に延びる部分のＸ方向における長さである。長さＬ１は、マスクＭ２のうちＹ方向に延びる部分のＸ方向における長さである。

続いて、図９（ａ）に表すように、マスクＭ２を用いて、第１領域Ｒ１の上、第３領域Ｒ３の上、および第５領域Ｒ５の上に位置する絶縁層ＩＬ２の一部をエッチングする。絶縁層ＩＬ２の一部は、例えば、ＲＩＥ法により、反応性ガスの活性種を用いてエッチングされる。絶縁層ＩＬ２の一部は、ＣＤＥ法を用いてエッチングされてもよい。反応性ガスとしては、例えば、ＣＦ_４などのフッ化炭素系ガス、またはＳＦ_６などのフッ化硫黄系ガスを用いることができる。

このとき、第１領域Ｒ１の上、第３領域Ｒ３の上、および第５領域Ｒ５の上に位置する絶縁層ＩＬ２の一部が完全にエッチングされないように、絶縁層ＩＬ２をエッチングする。

次に、図９（ｂ）に表すように、マスクＭ２を除去する。続いて、図１０（ａ）に表すように、再度、絶縁層ＩＬ２の一部をエッチングする。絶縁層ＩＬ２の当該一部のエッチングには、例えば、ＲＩＥ法またはＣＶＤ法が用いられる。このとき、絶縁層ＩＬ２のうちマスクＭ２の下に位置していた部分、および開口ＯＰ１内部に設けられた部分の少なくとも一部が残るように、絶縁層ＩＬ２の一部のエッチングが行われる。

この工程により、絶縁層ＩＬ２の上面が後退し、絶縁層ＩＬ２が複数に分離されて絶縁層２２（第４層）が形成される。それぞれの絶縁層２２は、それぞれの開口ＯＰ１の内部に設けられている。同時に、ゲート配線２５と、少なくともＸ方向およびＺ方向において重なる絶縁層２７が形成される。また、絶縁層ＩＬ１も複数に分離され、ゲート絶縁層２１が形成されうる。このとき、例えば、開口ＯＰ１の内壁の一部、ゲート絶縁層２１の上面、および絶縁層２２の上面から構成される開口ＯＰ２が形成される。

次に、図１０（ｂ）に表すように、ｎ⁻形半導体層１１ａの表面にｐ形ベース領域１２およびｎ^＋形ソース領域１３を形成する。ｎ⁻形半導体層１１ａのうち、ｐ形ベース領域１２およびｎ^＋形ソース領域１３以外の領域が、図２に表すｎ⁻形半導体領域１１に対応する。なお、ｐ形ベース領域１２およびｎ^＋形ソース領域１３は、開口ＯＰ１の前に形成されていてもよい。

次に、図１１（ａ）に表すように、ｎ⁻形半導体層１１ａの上、開口ＯＰ１の内壁、および絶縁層２７の上に、バリアメタル層３１ａを形成する。バリアメタル層３１ａは、例えば、チタン、窒化チタン、窒化タングステン、またはチタンタングステンを含む。

次に、バリアメタル層３１ａの上に導電層を形成し、この導電層をパターニングすることで、図１１（ｂ）に表すように、導電層３１ｂが形成される。導電層３１ｂは、例えば、アルミニウム、ニッケル、タングステン、または銅などの金属材料を含む。バリアメタル層３１ａと導電層３１ｂとにより、図２に表すソース電極３１が構成される。この工程で、同時にゲート電極パッド３３も形成される。

なお、バリアメタル層３１ａの形成工程を行わずに、導電層３１ｂを形成してもよい。この場合、ソース電極３１は、導電層３１ｂのみから構成されうる。または、バリアメタル層３１ａと導電層３１ｂとの間に、さらに他の導電層が形成されていてもよい。

次に、図１２（ａ）に表すように、基板１５ａが所定の厚さになるまで、基板１５ａの裏面を研磨する。続いて、図１２（ｂ）に表すように、基板の裏面にドレイン電極３０を形成することで、半導体装置１００が得られる。

次に、本実施形態に係る製造方法による作用および効果について説明する。
本実施形態に係る製造方法によれば、歩留まりを向上させることが可能である。

絶縁層ＩＬ２が加工されて絶縁層２２が形成される過程で、ｎ⁻形半導体層１１ａの一部の上に設けられた絶縁層ＩＬ２が除去され、ｎ⁻形半導体層１１ａの当該一部の上面が露出する。この状態になると、ｎ⁻形半導体層１１ａの当該一部の上にはエッチング対象となる材料が存在しないため、ｎ⁻形半導体層１１ａの当該一部近傍の空間における活性種の量が、他の空間における活性種の量よりも多くなる。

図４に表される、複数の開口ＯＰ１が設けられた第１領域Ｒ１においては、開口ＯＰ１の内部に絶縁層ＩＬ２の一部が残っているため、活性種と絶縁層ＩＬ２の反応が生じる。しかし、第１領域Ｒ１の周りの、開口ＯＰ１が設けられていない第２領域Ｒ２では、絶縁層ＩＬ２はマスクに覆われており、かつ絶縁層ＩＬ２のマスクに覆われていない部分は既に除去されている。このため、第２領域Ｒ２上の空間における活性種の密度が第１領域Ｒ１上の空間における活性種の密度よりも高くなる。

この結果、第１領域Ｒ１の端に設けられた絶縁層ＩＬ２に対するエッチングレートは、第１領域Ｒ１の中心に設けられた絶縁層ＩＬ２に対するエッチングレートよりも高くなる。第１領域Ｒ１の端に設けられた絶縁層ＩＬ２に対するエッチングレートが高くなることで、第１領域Ｒ１の端に位置する開口ＯＰ１の内部に形成される絶縁層２２の膜厚が、他の開口ＯＰ１の内部に形成される絶縁層２２の膜厚よりも薄くなる。

絶縁層２２の膜厚が薄くなると、ゲート電極２０に電圧が印加された際に、絶縁層２２の絶縁破壊が生じうる。または、ソース電極３１とゲート電極２０が導通してしまう可能性が生じる。

また、絶縁層２２の膜厚が薄くなることで、開口ＯＰ２のアスペクト比が高くなる。開口ＯＰ２のアスペクト比が高くなると、その後に形成されるバリアメタル層３１ａや導電層３１ｂによる開口の埋め込みが困難となりうる。特に、バリアメタル層３１ａの形成が求められる半導体装置において、開口ＯＰ２の内壁のうちバリアメタル層３１ａによって被覆されていない部分が生じると、導電層３１ｂに含まれる金属材料のゲート絶縁層２１や絶縁層２２、ｎ^＋形ソース領域１３などへの拡散が生じうる。

本実施形態では、絶縁層ＩＬ２の一部を除去した後、ｎ⁻形半導体層１１ａの上面が露出する前に、マスクＭ２を除去している。マスクＭ２の少なくとも一部は、第２領域Ｒ２に設けられている。従って、マスクＭ２を除去することで、ｎ⁻形半導体層１１ａの上面が露出した後でも、絶縁層ＩＬ２のうちマスクＭ２の下に設けられていた部分が活性種と反応し、エッチングされる。

このため、第２領域Ｒ２上の空間における活性種の密度が第１領域Ｒ１上の空間における活性種の密度よりも高くなることを抑制できる。この結果、第１領域Ｒ１の端に設けられた絶縁層ＩＬ２に対するエッチングレートが、第１領域Ｒ１の中心に設けられた絶縁層ＩＬ２に対するエッチングレートよりも高くなることを抑制できる。

エッチングレートの差を低減することで、絶縁層２２の絶縁破壊やソース電極３１とゲート電極２０の導通が生じる可能性を低減することが可能となる。従って、本実施形態によれば、半導体装置の製造における歩留まりを向上させることが可能となる。

また、本実施形態によれば、開口ＯＰ２の内壁のうちバリアメタル層３１ａによって被覆されていない部分が生じる可能性も低減することができる。このため、バリアメタル層３１ａの形成を行う場合における半導体装置の製造の歩留まりをより一層向上させることが可能となる。

（実施形態の変形例に係る製造方法）
上述した実施形態に係る製造方法の一例では、絶縁層ＩＬ２の加工にのみ、本実施形態に係る発明を適用した。本実施形態は、さらに、例えば、導電層ＣＬ１を加工する際に適用することも可能である。

実施形態の変形例に係る製造方法について、図１３および図１４を用いて、説明する。
図１３および図１４は、実施形態の変形例に係る製造方法を表す工程断面図である。図１３および図１４は、図１のＡ−Ａ´線に対応する位置における断面図である。

まず、図３〜図５に表す工程と同様の工程を行い、絶縁層ＩＬ１の上に導電層ＣＬ１を形成する。次に、図１３（ａ）に表すように、マスクＭ１を形成する。

次に、図１３（ｂ）に表すように、導電層ＣＬ１の一部を除去する。導電層ＣＬ１の当該一部は、例えば、ＲＩＥ法により、反応性ガスの活性種を用いて除去される。導電層ＣＬ１の一部の除去は、ＣＤＥ法を用いて行われてもよい。反応性ガスとしては、例えば、ＣＦ_４などのフッ素含有ガスまたはＨＣｌなどの塩素含有ガスを用いることができる。

次に、図１４（ａ）に表すように、マスクＭ１を除去する。続いて、図１０（ｂ）に表すように、再度、導電層ＣＬ１の一部を除去する。この結果、開口ＯＰ１の内部の一部に設けられたゲート電極２０が形成される。

その後は、図５（ｂ）〜図８に表す工程と同様の工程を行うことで、半導体装置１００が作製される。

導電層ＣＬ１を反応性ガスの活性種を用いて加工する場合においても、絶縁層ＩＬ２の加工と同様の課題が生じうる。すなわち、導電層ＣＬ１のうちｎ⁻形半導体層１１ａの一部の上に形成されている部分が完全に除去されると、第２領域Ｒ２上の空間における活性種の密度が第１領域Ｒ１上の空間における活性種の密度よりも高くなる。

この結果、第１領域Ｒ１の端に設けられた導電層ＣＬ１に対するエッチングレートが、第１領域Ｒ１の中心に設けられた導電層ＣＬ１に対するエッチングレートよりも高くなる。第１領域Ｒ１の端に設けられた導電層ＣＬ１に対するエッチングレートが高くなることで、第１領域Ｒ１の端に位置する開口ＯＰ１の内部に形成されるゲート電極２０の膜厚が、他の開口ＯＰ１の内部に形成されるゲート電極２０の膜厚よりも薄くなる。

ゲート電極２０の膜厚が薄くなると、ゲート電極２０に電圧が印加された際にｐ形ベース領域１２に形成されるチャネルが、ｎ^＋形ソース領域１３にまで達しない場合が生じうる。この結果、半導体装置の製造における歩留まりが低下する可能性がある。

これに対して、本変形例に係る発明を用いることで、第１領域Ｒ１の端に設けられた導電層ＣＬ１に対するエッチングレートが、第１領域Ｒ１の中心に設けられた導電層ＣＬ１に対するエッチングレートよりも高くなることを抑制できる。この結果、半導体装置の製造における歩留まりを向上させることが可能となる。

上述した実施形態に係る製造方法では、ＭＯＳＦＥＴを例に説明したが、本実施形態に係る発明は、トレンチゲート型のＩＧＢＴ(Insulated Gate Bipolar Transistor)の製造など、開口内に材料の埋めこみを行い、開口内部以外の材料の除去を行う、他の半導体装置の製造方法にも適用することが可能である。

以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、上述した各実施形態の説明における不純物濃度は、キャリア濃度に置き換えても良い。各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）を用いて測定することができる。

以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。

１００…半導体装置１１…ｎ⁻形半導体領域１２…ｐ形ベース領域１３…ｎ^＋形ソース領域１５…ｎ^＋形ドレイン領域２０…ゲート電極２１…ゲート絶縁層２２…絶縁層２５…ゲート配線２７…絶縁層３０…ドレイン電極３１…ソース電極

Claims

第１方向に並ぶ複数の開口が設けられた第１領域を有する第１層の上と、それぞれの前記開口の内部の少なくとも一部と、に第２層を形成する工程と、
前記第２層の上であって、前記第１方向において前記第１領域と離間した前記第１層の第２領域の上に、第３層を形成する工程と、
前記第１領域と前記第２領域との間に位置する前記第１層の第３領域の上と、前記第１領域の上と、に形成された前記第２層の一部を、前記第３層をマスクとして用いて除去する工程と、
前記第３層を除去する工程と、
前記第３層を除去した後に、前記第１領域の上、前記第２領域の上、および前記第３領域の上、に設けられた前記第２層の他の一部を除去する工程と、
を備えた半導体装置の製造方法。
前記第２層の前記他の一部を除去することで、それぞれの前記開口の内部に互いに分離して設けられた複数の第４層を形成する請求項１記載の半導体装置の製造方法。
前記第２層のうち、前記第２領域の上に形成された部分の少なくとも一部を残すように、前記第２層の前記他の一部を除去する請求項１または２に記載の半導体装置の製造方法。
前記第１層は、それぞれの前記開口の内部の一部に設けられた第５層を有し、前記第２層を、前記第５層の上に形成する請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
前記第２層は、絶縁材料を含み、
前記第３層は、フォトレジストを含み、
前記第５層は、導電材料を含む請求項４記載の半導体装置の製造方法。