JP2010166024A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】ＳｉＣを素材として採用することで本来得られる特性をより確実に得ることが可能な半導体装置およびその製造方法を提供する。
【解決手段】ＪＦＥＴ１は、少なくとも上部表面１４Ａが炭化珪素からなるウェハ１０と、上部表面１４Ａ上に形成されたゲートコンタクト電極２１とを備える。ウェハ１０は、上部表面１４Ａを含むように形成されたイオン注入領域である第１のｐ型領域１６を含む。第１のｐ型領域１６は、上部表面１４Ａを含むように配置されるベース領域１６Ａと、突出領域１６Ｂとを含む。ベース領域１６Ａは、上部表面１４Ａに沿った方向における幅ｗ１が、突出領域１６Ｂの幅ｗ２よりも広い。ゲートコンタクト電極２１は、平面的に見てその全体が第１のｐ型領域１６に重なるように、第１のｐ型領域１６に接触して配置されている。
【選択図】図１

Description

本発明は半導体装置およびその製造方法に関し、より特定的には、少なくとも一方の主面が炭化珪素からなるウェハを備えた半導体装置およびその製造方法に関する。
近年、トランジスタ、ダイオードなどの半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素（ＳｉＣ）の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素（Ｓｉ）に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
このような優れた特性を有するＳｉＣを素材として適用可能な種々の構造を有する半導体装置が提案されている（たとえば特許文献１参照）。また、ＳｉＣを素材として用いた半導体装置の製造プロセスにおいては、ＳｉＣからなるウェハに対してイオン注入による不純物の導入が実施される場合も多く、イオン注入を良好に実施するための種々の方策も提案されている（たとえば特許文献２および３参照）。
特開２００３−０６８７６２号公報 特開２００６−３３２１８０号公報 特開２００８−１４７５７６号公報
しかしながら、ＳｉＣを素材として採用したトランジスタなどの半導体装置において、本来得られるべき耐圧などの特性が得られない場合があるという問題があった。そこで、本発明の目的は、ＳｉＣを素材として採用することで本来得られる特性をより確実に得ることが可能な半導体装置およびその製造方法を提供することである。
本発明に従った半導体装置は、少なくとも一方の主面が炭化珪素からなるウェハと、当該一方の主面上に形成された電極とを備えている。ウェハは、当該一方の主面を含むように形成されたイオン注入領域を含んでいる。また、イオン注入領域は、上記一方の主面を含むように配置されるベース領域と、ベース領域に接続され、電極とは反対側に向けて延びる突出領域とを含んでいる。さらに、ベース領域は、当該一方の主面に沿った方向における幅が、突出領域よりも広くなっている。そして、電極は、平面的に見てその全体がイオン注入領域に重なるように、イオン注入領域に接触して配置されている。
本発明者は、ＳｉＣを素材として採用したトランジスタなどの半導体装置において、本来得られるべき上記耐圧などの特性が得られない場合があることの原因について詳細な検討を行なった。その結果、以下のような知見が得られ、本発明に想到した。
すなわち、一般に、ＳｉＣを素材として採用した半導体装置の製造プロセスにおいては、ＳｉＣウェハにイオン注入領域を形成した上で、当該イオン注入領域に接触するようにＮｉ（ニッケル）などの金属からなる金属電極が形成される場合が多い。このような製造プロセスでは、金属電極を構成する金属とウェハを構成するＳｉＣとの合金化反応が進行することにより、当該金属がウェハ中を拡散する。そして、この拡散により金属が当該イオン注入領域の外にまで到達すると、製造される半導体装置の耐圧などの特性が低下し、本来得られるべき特性が得られないという問題を生じる。このような問題は、一般に、イオン注入の方向に対して垂直な方向に金属が拡散することにより生じる。
ここで、このような問題は、イオン注入領域の平面形状に対して、金属電極の平面形状を十分小さくすることにより解決することができる。そして、そのためには、金属電極の形状を従来よりも小さくする、あるいはイオン注入領域の平面形状を従来よりも大きくする必要がある。しかしながら、近年、半導体装置の構造の微細化が進行しており、金属電極の平面形状を従来よりも小さくすることは容易ではない。また、イオン注入領域の平面形状を従来よりも大きくすることも、上記半導体装置の構造の微細化の進行を考慮すると、容易ではない。
これに対し、本発明の半導体装置においては、電極に接触するように形成されるイオン注入領域が、電極に接触するように配置されるベース領域とベース領域から電極とは反対側に延びる突出領域を含んでおり、ベース領域の幅が突出領域の幅よりも大きくなっている。これにより、電極に接触するベース領域においては、電極からの金属の拡散がイオン注入領域内に収まるように十分な幅を確保することで半導体装置の特性の低下を抑制する一方、電極から離れていることにより電極からの金属が拡散により到達するおそれの小さい突出領域においては、幅を小さくすることにより、半導体装置の構造の微細化に対応することができる。以上のように、本発明の半導体装置によれば、ＳｉＣを素材として採用することで本来得られる特性をより確実に得ることが可能な半導体装置を提供することができる。
ここで、電極からの金属の拡散がより確実にイオン注入領域内に収まるようにするためには、電極は、平面的に見てその全体が突出領域に重なるように、イオン注入領域に接触して配置されていることが好ましい。
上記半導体装置は、接合型電界効果トランジスタ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；ＪＦＥＴ）であり、上記電極はゲート電極であってもよい。
これにより、ＪＦＥＴの微細化を阻害しないようにゲート長さを短くするとともに、ゲート電極を構成する金属の拡散による耐圧の低下を抑制して高い耐圧を確保することができる。さらに、このＪＦＥＴにおいては、ウェハの上記一方の主面に沿った方向における突出領域の幅がチャネル長となる。そのため、上記一方の主面に沿った方向におけるベース領域の幅をゲート電極の形成が可能な幅としつつ、突出領域の幅をこれよりも小さくすることにより、チャネル長を短くすることができる。その結果、従来よりもオン抵抗が低く、かつ高速なスイッチングが可能なＪＦＥＴを提供することができる。
上記半導体装置においては、上記ウェハは、第１の第１導電型層と、第１の第１導電型層上に接触して配置され、導電型が第１の第１導電型層とは異なる第２導電型層と、第２導電型層上に接触して配置され、導電型が第１の第１導電型層と同じである第２の第１導電型層とを含んでいてもよい。
このような構造をＪＦＥＴである上記半導体装置に適用することにより、ＪＦＥＴのオフ状態において、空乏層が上記ウェハの厚み方向に伸張するためドリフト領域内の電界分布が均一となり、ゲート電極付近の電界集中が緩和される。その結果、当該電界集中に起因した絶縁破壊の発生が抑制される。
上記半導体装置において好ましくは、上記ウェハの厚み方向におけるベース領域の厚さは、上記一方の主面から第２の第１導電型層と第２導電型層との界面までの距離以下となっている。
これにより、ベース領域の電極とは反対側の先端外縁部付近における電界集中を緩和することができる。その結果、半導体装置における耐圧の低下を一層確実に抑制することができる。
上記半導体装置において好ましくは、上記一方の主面に沿った方向におけるベース領域の幅は、突出領域よりも０．２μｍ以上１．０μｍ以下だけ広い。
一般に、イオン注入領域に接触するように形成されるＮｉなどの金属からなる電極は、５００〜１０００Å程度の厚みを有している。この場合、ＳｉＣとの合金化反応による金属の拡散距離は０．１μｍ程度である。したがって、ベース領域の幅は、当該金属の拡散距離に対するマージンを考慮して、突出領域よりも０．２μｍ以上広いことが好ましい。一方、ベース領域の幅が突出領域よりも１．０μｍを超えて広くなると、半導体装置の構造の微細化に支障が生じるおそれがある。そのため、ベース領域の幅は、突出領域よりも０．２μｍ以上１．０μｍ以下だけ広いように調整されることが好ましい。また、半導体装置の構造の微細化が重視される場合、ベース領域の幅は、突出領域よりも０．２μｍ以上０．６μｍ以下だけ広いように調整されることがより好ましい。
上記半導体装置において好ましくは、ベース領域は、０．３μｍ以上の厚みを有している。
本発明者による実験の結果、ベース領域の厚みが０．３μｍ未満では、ベース領域の厚み方向において、金属がベース領域の外にまで拡散する場合があることが分かった。そのため、ベース領域の厚みは０．３μｍ以上であることが好ましい。なお、ベース領域の厚みが０．４μｍを超えると、半導体装置の構造の微細化に支障が生じるおそれがある。そのため、ベース領域の厚みは０．４μｍ以下とすることが好ましい。
本発明に従った半導体装置の製造方法は、ウェハを準備する工程と、阻止層を形成する工程と、阻止層に開口を形成する工程と、第１領域をウェハに形成する工程と、開口を拡大する工程と、第２領域をウェハに形成する工程と、金属膜を形成する工程とを備えている。
ウェハを準備する工程では、少なくとも一方の主面が炭化珪素からなるウェハが準備される。阻止層を形成する工程では、上記一方の主面上に、ウェハへのイオンの注入を阻止する阻止層が形成される。第１領域をウェハに形成する工程では、開口が形成された阻止層をマスクとして用いて第１導電型のイオンを注入することにより、第１導電型のイオンが注入された第１領域がウェハに形成される。開口を拡大する工程では、第１領域の形成に用いられた阻止層の開口が拡大される。第２領域をウェハに形成する工程では、開口が拡大された阻止層をマスクとして用いて、第１領域をウェハに形成する工程よりも浅く第１導電型のイオンを注入することにより、第１導電型のイオンが注入された第２領域がウェハに形成される。そして、金属膜を形成する工程では、平面的に見てその全体が第２領域に重なるように、ウェハ上に金属膜が形成される。
本発明の半導体装置の製造方法においては、所望の第１領域の形状に応じた開口が阻止層に形成され、当該阻止層をマスクとして用いてイオン注入を実施することにより第１領域を形成した後、阻止層の開口を拡大して再度イオン注入を実施することにより第２領域が形成される。そのため、本発明の半導体装置の製造方法によれば、ベース領域と突出領域とを含むイオン注入領域を備えた上記本発明の半導体装置を容易に製造することができる。なお、金属膜からの金属の拡散がより確実にイオン注入領域内に収まるようにするためには、ウェハ上に金属膜を形成する工程では、平面的に見てその全体が第１領域に重なるように金属膜が形成されることが好ましい。
上記半導体装置の製造方法において好ましくは、阻止層を形成する工程では、チタン層とチタン層上に配置されるタングステン層とを含む阻止層、チタン層とチタン層上に配置される二酸化珪素層とを含む阻止層、または二酸化珪素層と二酸化珪素層上に配置されるチタン層とチタン層上に配置されるタングステン層とを含む阻止層が形成される。
阻止層を構成する層として、ウェハへのイオンの注入を阻止する能力の高いタングステン（Ｗ）層や二酸化珪素（ＳｉＯ２）層を採用することができる。一方、阻止層に開口を形成する工程では、ドライエッチングなどのエッチングにより阻止層に開口が形成される場合が多い。このとき、Ｗ層やＳｉＯ２層のみからなる阻止層を採用した場合、当該エッチングにより阻止層のみならずウェハにまでエッチングの影響がおよび、ウェハに損傷が生じるおそれがある。これに対し、Ｗ層やＳｉＯ２層とウェハとの間に、エッチングストップ層として、Ｗ層やＳｉＯ２層に対するエッチングでエッチングされにくいチタン（Ｔｉ）層を形成しておくことにより、ウェハの損傷を抑制することができる。なお、Ｔｉ層の厚みをたとえば１００ｎｍ程度にまで十分小さくしておくことにより、Ｔｉ層が残存している状態でも、イオン注入を実施することができる。さらに、イオン注入の終了後に、エッチングストップ層として形成したＴｉ層をウェハから除去する作業を容易にするため、Ｔｉ層とウェハとの間にさらに犠牲層としてのＳｉＯ２層を形成してもよい。また、Ｔｉ層はアンモニア水と過酸化水素水との混合溶液などを用いることで、ＳｉＯ２層に対し選択的に除去することができる。
すなわち、阻止層を構成する層として、イオン注入を阻止する能力の高いＷ層やＳｉＯ２層を採用することができ、この場合、Ｗ層やＳｉＯ２層とウェハとの間にエッチングストップ層としてＴｉ層を形成しておくことが好ましい。さらに、エッチングストップ層としてＴｉ層を形成した場合、Ｔｉ層の除去を容易にする目的で、Ｔｉ層とウェハとの間に犠牲層としてのＳｉＯ２層を形成しておくことがより好ましい。
上記半導体装置の製造方法において好ましくは、開口を拡大する工程では、平面的に見て、開口の周縁が０．１μｍ以上０．５μｍ以下だけ移動するように開口が拡大される。
上述のように、金属膜（電極）を構成する金属の合金化反応による拡散距離は０．１μｍ程度である。したがって、開口の周縁が０．１μｍ以上移動するように開口を拡大することにより、当該金属の拡散距離に対するマージンを確保した第２領域を形成することができる。一方、ベース領域の幅が突出領域よりも１．０μｍを超えて広くなると、半導体装置の構造の微細化に支障が生じるおそれがあるため、開口の周縁が０．５μｍ以下だけ移動するように開口を拡大することが好ましい。また、半導体装置の構造の微細化が重視される場合、開口の周縁が０．３μｍ以下だけ移動するように開口を拡大することが好ましい。
上記半導体装置の製造方法において好ましくは、第２領域をウェハに形成する工程では、厚み０．３μｍ以上の第２領域が形成される。
上述のように、イオン注入領域を構成するベース領域の厚みは０．３μｍ以上であることが好ましい。そのため、第２領域をウェハに形成する工程では、厚み０．３μｍ以上の第２領域が形成されることが好ましい。一方、上述のように、ベース領域の厚みが０．４μｍを超えると、半導体装置の構造の微細化に支障が生じるおそれがある。そのため、第２領域をウェハに形成する工程では、厚み０．４μｍ以下の第２領域が形成されることが好ましい。
上記半導体装置の製造方法においては、上記半導体装置は接合型電界効果トランジスタであり、上記金属膜はゲート電極とすることができる。これにより、微細化を阻害しないようにゲート長さを短くするとともに、ゲート電極を構成する金属の拡散による耐圧の低下を抑制して高い耐圧を確保することが可能なＪＦＥＴを容易に製造することができる。
以上の説明から明らかなように、本発明の半導体装置およびその製造方法によれば、ＳｉＣを素材として採用することで本来得られる特性をより確実に得ることが可能な半導体装置およびその製造方法を提供することができる。
本発明の一実施の形態におけるＪＦＥＴの構成を示す概略断面図である。 ＪＦＥＴの製造方法の概略を示すフローチャートである。 ＪＦＥＴの製造方法を説明するための概略断面図である。 ＪＦＥＴの製造方法を説明するための概略断面図である。 ＪＦＥＴの製造方法を説明するための概略断面図である。 ＪＦＥＴの製造方法を説明するための概略断面図である。 ＪＦＥＴの製造方法を説明するための概略断面図である。 ＪＦＥＴの製造方法を説明するための概略断面図である。 ＪＦＥＴの製造方法を説明するための概略断面図である。 ＪＦＥＴの製造方法を説明するための概略断面図である。 ＪＦＥＴの製造方法を説明するための概略断面図である。 ＪＦＥＴの製造方法を説明するための概略断面図である。 ＪＦＥＴの製造方法を説明するための概略断面図である。
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
図１は、本発明の一実施の形態における半導体装置としてのＪＦＥＴの構成を示す概略断面図である。図１を参照して、本実施の形態におけるＪＦＥＴ１は、ＳｉＣからなり、導電型がｎ型であるｎ型基板１１と、ｎ型基板１１上に形成された第１のｐ型層１２と、第１のｐ型層１２上に形成されたｎ型層１３と、ｎ型層１３上に形成された第２のｐ型層１４とを備えている。ここで、ｐ型層およびｎ型層は、それぞれ導電型がｐ型およびｎ型であるＳｉＣからなる層である。そして、ｎ型基板１１、第１のｐ型層１２、ｎ型層１３および第２のｐ型層１４は、ＳｉＣからなるウェハ１０を構成する。
第２のｐ型層１４およびｎ型層１３には、ｎ型層１３よりも高濃度の導電型がｎ型である不純物（ｎ型不純物）を含む（たとえば１×１０２０ｃｍ−３程度）第１のｎ型領域１５および第２のｎ型領域１７が形成されている。また、第１のｎ型領域１５および第２のｎ型領域１７に挟まれるように、第１のｐ型層１２および第２のｐ型層１４よりも高濃度の導電型がｐ型である不純物（ｐ型不純物）を含む（たとえば１×１０１８ｃｍ−３程度）第１のｐ型領域１６が形成されている。すなわち、第１のｎ型領域１５、第１のｐ型領域１６および第２のｎ型領域１７は、それぞれ第２のｐ型層１４を貫通してｎ型層１３に至るように形成されている。また、第１のｎ型領域１５、第１のｐ型領域１６および第２のｎ型領域１７の底部は、第１のｐ型層１２の上部表面（第１のｐ型層１２とｎ型層１３との境界部）から間隔を隔てて配置されている。
また、第１のｎ型領域１５から見て第１のｐ型領域１６とは反対側には、第２のｐ型層１４の上部表面１４Ａ（ｎ型層１３の側とは反対側の主面）から第２のｐ型層１４を貫通してｎ型層１３に至るように、溝部５１が形成されている。つまり、溝部５１の底壁５１Ａは、第１のｐ型層１２とｎ型層１３との界面から間隔を隔て、ｎ型層１３の内部に位置している。さらに、溝部５１の底壁５１Ａからｎ型層１３を貫通し、第１のｐ型層１２に至るように、第１のｐ型層１２および第２のｐ型層１４よりも高濃度（たとえば１×１０１８ｃｍ−３程度）のｐ型不純物を含む第２のｐ型領域２３が形成されている。この第２のｐ型領域２３の底部は、ｎ型基板１１の上部表面（ｎ型基板１１と第１のｐ型層１２との境界部）から間隔を隔てて配置されている。
さらに、第１のｎ型領域１５、第１のｐ型領域１６、第２のｎ型領域１７および第２のｐ型領域２３の上部表面に接触するように、オーミックコンタクト電極としてのソースコンタクト電極１９、ゲートコンタクト電極２１、ドレインコンタクト電極２２および電位保持コンタクト電極２４がそれぞれ形成されている。そして、ソースコンタクト電極１９、ゲートコンタクト電極２１、ドレインコンタクト電極２２および電位保持コンタクト電極２４は、たとえばＮｉ（ニッケル）からなっている。
そして、オーミックコンタクト電極であるソースコンタクト電極１９、ゲートコンタクト電極２１、ドレインコンタクト電極２２および電位保持コンタクト電極２４と隣接する他のオーミックコンタクト電極との間には、酸化膜１８が形成されている。より具体的には、絶縁膜としての酸化膜１８が、第２のｐ型層１４の上部表面１４Ａ、溝部５１の底壁５１Ａおよび側壁５１Ｂにおいて、ソースコンタクト電極１９、ゲートコンタクト電極２１、ドレインコンタクト電極２２および電位保持コンタクト電極２４が形成されている領域以外の領域全体を覆うように形成されている。これにより、隣り合うオーミックコンタクト電極同士の間が絶縁されている。
さらに、ソースコンタクト電極１９、ゲートコンタクト電極２１およびドレインコンタクト電極２２の上部表面に接触するように、ソース配線２５、ゲート配線２６およびドレイン配線２７がそれぞれ形成され、各オーミックコンタクト電極と電気的に接続されている。ソース配線２５は、電位保持コンタクト電極２４の上部表面にも接触し、電位保持コンタクト電極２４とも電気的に接続されている。つまり、ソース配線２５は、ソースコンタクト電極１９の上部表面上から電位保持コンタクト電極２４の上部表面上にまで延在するように形成されており、これにより、電位保持コンタクト電極２４は、ソースコンタクト電極１９と同電位に保持されている。ソース配線２５、ゲート配線２６およびドレイン配線２７は、たとえばＡｌなどの導電体から構成されている。ソースコンタクト電極１９およびソース配線２５はソース電極４１を構成し、ゲートコンタクト電極２１およびゲート配線２６はゲート電極４２を構成し、ドレインコンタクト電極２２およびドレイン配線２７はドレイン電極４３を構成する。さらに、ソース電極４１、ゲート電極４２、ドレイン電極４３および酸化膜１８の上部表面を覆うように、パシベーション膜４４が形成されている。このパシベーション膜４４は、たとえばＳｉＯ２からなっており、ソース電極４１、ゲート電極４２およびドレイン電極４３を外部と電気的に絶縁するとともに、ＪＦＥＴ１を保護する機能を有している。
ここで、第１のｐ型領域１６および第２のｐ型領域２３は、イオン注入により形成されたイオン注入領域である。そして、第１のｐ型領域１６は、第２のｐ型層１４の上部表面１４Ａを含むように配置されたベース領域１６Ａと、ベース領域１６Ａからゲートコンタクト電極２１とは反対側に向けて延びる突出領域１６Ｂとを含んでいる。そして、ベース領域１６Ａは、第２のｐ型層１４の上部表面１４Ａに沿った方向における幅ｗ１が、突出領域１６Ｂの幅ｗ２よりも広くなっている。また、第２のｐ型領域２３も、上記第１のｐ型領域１６と同様に、溝部５１の底壁５１Ａを含むように配置されたベース領域２３Ａと、ベース領域２３Ａから電位保持コンタクト電極２４とは反対側に向けて延びる突出領域２３Ｂとを含んでいる。そして、ベース領域２３Ａは、溝部５１の底壁５１Ａに沿った方向における幅が、突出領域２３Ｂよりも広くなっている。
すなわち、本実施の形態における半導体装置としてのＪＦＥＴ１は、ＳｉＣからなるウェハ１０と、ウェハ１０の一方の主面である第２のｐ型層１４の上部表面１４Ａ上に形成されたゲートコンタクト電極２１とを備えている。ウェハ１０は、上部表面１４Ａを含むように形成されたイオン注入領域としての第１のｐ型領域１６を含んでいる。この第１のｐ型領域１６は、上部表面１４Ａを含むように配置されるベース領域１６Ａと、ベース領域１６Ａに接続され、ゲートコンタクト電極２１とは反対側に向けて延びる突出領域１６Ｂとを含んでいる。さらに、ベース領域１６Ａは、上部表面１４Ａに沿った方向における幅ｗ１が、突出領域１６Ｂの幅ｗ２よりも広くなっている。そして、ゲートコンタクト電極２１は、平面的に見てその全体が第１のｐ型領域１６に重なるように、第１のｐ型領域１６に接触して配置されている。
次に、ＪＦＥＴ１の動作について説明する。図１を参照して、ゲート電極４２の電圧が閾値電圧以上の状態では、ｎ型層１３において、第１のｐ型領域１６と第２のｎ型領域１７とで挟まれた領域および当該挟まれた領域と第１のｐ型層１２とで挟まれた領域（ドリフト領域）、ならびに第１のｐ型領域１６と第１のｐ型層１２とで挟まれた領域（チャネル領域）は空乏化されておらず、第１のｎ型領域１５と第２のｎ型領域１７とはｎ型層１３を介して電気的に接続された状態となっている。そのため、第１のｎ型領域１５から第２のｎ型領域１７に向かって電子が移動することにより電流が流れる。
一方、ゲートコンタクト電極２１に負の電圧を印加していくと、上述のチャネル領域およびドリフト領域の空乏化が進行し、第１のｎ型領域１５と第２のｎ型領域１７とは電気的に遮断された状態となる。そのため、第１のｎ型領域１５から第２のｎ型領域１７に向かって電子が移動することができず、電流は流れない。
ここで、本実施の形態におけるＪＦＥＴ１においては、ゲートコンタクト電極２１に接触するように形成される第１のｐ型領域１６が、ゲートコンタクト電極２１に接触するように配置されるベース領域１６Ａとベース領域１６Ａからゲートコンタクト電極２１とは反対側に延びる突出領域１６Ｂを含んでおり、ベース領域１６Ａの幅ｗ１が突出領域１６Ｂの幅ｗ２よりも大きくなっている。これにより、ゲートコンタクト電極２１に接触するベース領域１６Ａにおいては、ゲートコンタクト電極２１からの金属（たとえばＮｉ）の拡散が第１のｐ型領域１６内に収まるように十分な幅を確保することでＪＦＥＴ１の耐圧の低下を抑制する一方、ゲートコンタクト電極２１から離れていることによりゲートコンタクト電極２１からの金属が拡散により到達するおそれの小さい突出領域１６Ｂにおいては、幅を小さくすることにより、ＪＦＥＴ１の構造の微細化に対応することができる。
より具体的には、図１を参照して、ＳｉＣを素材として採用したＪＦＥＴ１の製造プロセスにおいては、ＳｉＣからなるウェハ１０にイオン注入領域である第１のｐ型領域１６を形成した上で、第１のｐ型領域１６に接触するようにＮｉなどの金属からなるゲートコンタクト電極２１が形成される。このとき、ゲートコンタクト電極２１を構成する金属とウェハ１０を構成するＳｉＣとの合金化反応が進行することにより、当該金属がウェハ１０中を拡散して拡散領域２１Ａが形成される。このとき、第１のｐ型領域１６の幅がｗ２であれば、拡散領域２１Ａが第１のｐ型領域１６の外部にまで広がり、ｐｎ接合により確保されるべき耐圧が低下する。これに対し、本実施の形態におけるＪＦＥＴ１では、幅がｗ１のベース領域１６Ａが形成されていることにより、拡散領域２１Ａが第１のｐ型領域１６の外部にまで広がることを回避することができる。そのため、ＪＦＥＴ１によれば、金属の拡散に起因した耐圧の低下を抑制することができる。一方、ゲートコンタクト電極２１から十分離れた突出領域１６Ｂの幅はｗ１よりも小さいｗ２とされることにより、ゲート長が短く保たれ、ＪＦＥＴ１の構造の微細化に対応することが可能となっている。さらに、上記ＪＦＥＴ１においては、上部表面１４Ａに沿った方向における突出領域１６Ｂの幅ｗ２がチャネル長となる。そのため、ベース領域１６Ａの幅ｗ１をゲートコンタクト電極２１の形成が可能な幅としつつ、突出領域１６Ｂの幅ｗ２をこれよりも小さくすることにより、チャネル長を短くすることができる。これにより、ＪＦＥＴ１を、従来よりもオン抵抗が低く、かつ高速スイッチングが可能なＪＦＥＴとすることができる。
ここで、上記ＪＦＥＴ１においては、ウェハ１０の厚み方向におけるベース領域１６Ａの厚さｄ１は、上記上部表面１４Ａから第２のｐ型層１４とｎ型層１３との界面までの距離以下となっていることが好ましい。すなわち、ベース領域１６Ａの厚さｄ１は、第２のｐ型層１４の厚みｔ以下となっていることが好ましい。これにより、ベース領域１６Ａの、ゲートコンタクト電極２１とは反対側の先端外縁部付近における電界集中を緩和することができる。その結果、ＪＦＥＴ１における耐圧の低下を一層確実に抑制することができる。
また、図１に示すように、第１のｐ型領域１６の深さｄ２は、第２のｐ型層１４の厚みｔよりも大きい。さらに、ベース領域の幅ｗ１と突出領域１６Ｂの幅ｗ２との差は、０．２μｍ以上１．０μｍ以下とすることが好ましく、０．２μｍ以上０．６μｍ以下とすることがより好ましい。
ＪＦＥＴ１における具体的な寸法は、たとえば以下の値を採用することができる。すなわち、第２のｐ型層１４の厚みｔは、０．３５μｍ程度とすることができる。また、ベース領域１６Ａの厚さｄ１は０．３０μｍ程度、第１のｐ型領域１６の深さｄ２は０．７０μｍ程度とすることができる。さらに、ベース領域の幅ｗ１は１．６μｍ程度、突出領域１６Ｂの幅ｗ２は１．０μｍ程度とすることができる。
また、第１のｐ型層１２の厚みは、たとえば１０μｍ程度、不純物密度は１．０×１０１６ｃｍ−３程度とすることができる。さらに、ｎ型層１３の厚みは、たとえば０．６５μｍ程度、不純物密度は２．０×１０１７ｃｍ−３程度とすることができる。また、第２のｐ型層１４の厚みは、たとえば０．３５μｍ程度、不純物密度は２．０×１０１７ｃｍ−３程度とすることができる。
次に、本実施の形態における半導体装置としてのＪＦＥＴ１の製造方法について説明する。図２は、ＪＦＥＴ１の製造方法の概略を示すフローチャートである。また、図３〜図１３はＪＦＥＴ１の製造方法を説明するための概略断面図である。
図２を参照して、本実施の形態におけるＪＦＥＴ１の製造方法においては、まず、工程（Ｓ１０）として基板準備工程が実施される。この工程（Ｓ１０）では、図３に示すように、高濃度のｎ型不純物を含むＳｉＣからなるｎ型基板１１が準備される。
次に、工程（Ｓ２０）として、エピタキシャル成長工程が実施される。具体的には、図３を参照して、ｎ型基板１１の一方の主面上に、たとえば気相エピタキシャル成長によりＳｉＣからなる第１のｐ型層１２、ｎ型層１３および第２のｐ型層１４が順次形成される。気相エピタキシャル成長においては、たとえば材料ガスとしてシラン（ＳｉＨ４）ガスおよびプロパン（Ｃ３Ｈ８）ガスを用い、キャリアガスとして水素（Ｈ２）ガスを採用することができる。また、ｐ型層を形成するためのｐ型不純物源としては、たとえばトリメチルアルミニウム（ＴＭＡ）を、ｎ型層を形成するためのｎ型不純物源としては、たとえば窒素（Ｎ２）を採用することができる。これにより、Ａｌなどのｐ型不純物を含む第１のｐ型層１２および第２のｐ型層１４、Ｎなどのｎ型不純物を含むｎ型層１３が形成される。
次に、図２を参照して、工程（Ｓ３０）として、溝部形成工程が実施される。この工程（Ｓ３０）では、図４に示すように、第２のｐ型層１４の上部表面１４Ａから第２のｐ型層１４を貫通してｎ型層１３に至るように、溝部５１が形成される。溝部５１の形成は、たとえば所望の溝部５１の形成位置に開口を有するマスク層を第２のｐ型層１４の上部表面１４Ａ上に形成した後、ＳＦ６ガスを用いたドライエッチングを実施することにより行なうことができる。
次に、図２を参照して、工程（Ｓ４０）として阻止層形成工程が実施される。この工程（Ｓ４０）では、図５を参照して、たとえばスパッタリングにより、第２のｐ型層１４の上部表面１４Ａから溝部５１の側壁および底壁に至るように、ＴｉからなるＴｉ層８１およびＷからなるＷ層８２が順次形成される。なお、このとき、図６に示すように、Ｔｉ層８１とウェハ１０との間に、犠牲層としてたとえばＳｉＯ２からなるＳｉＯ２層８９を形成してもよい。また、この工程（Ｓ４０）では、Ｗ層８２に代えてＳｉＯ２層を採用することができる。
次に、図２を参照して、工程（Ｓ５０）として開口形成工程が実施される。この工程（Ｓ５０）では、図７を参照して、上記Ｔｉ層８１およびＷ層８２に対して、所望の第１のｐ型領域１６および第２のｐ型領域２３の配置に応じた開口８４および開口８３がそれぞれ形成される。開口８３，８４の形成は、たとえば所望の開口８３，８４の形状に応じた開口を有するレジスト層をＷ層８２上に形成した後、ＳＦ６ガスを用いたドライエッチングを実施することにより行なうことができる。ここで、Ｔｉ層８１のＳＦ６ガスによるエッチングレートはＷ層８２に比べて小さいため、当該エッチングによるウェハ１０の損傷を容易に回避することができる。なお、図７においては、開口８３，８４がＴｉ層８１を貫通する状態を示したが、開口８３，８４の底部にＴｉ層８１が残存しても、後述するイオン注入を実施することができる。また、開口８４の幅は、突出領域１６Ｂの幅ｗ２を規定するものであって（図１参照）、たとえば２μｍ程度とすることができる。
次に、図２を参照して、工程（Ｓ６０）として第１イオン注入工程が実施される。この工程（Ｓ６０）では、図８を参照して、たとえばｐ型不純物となるべきアルミニウム（Ａｌ）イオンが、開口８３，８４が形成されたＷ層８２がマスクとして用られてウェハ１０に対して注入される。これにより、第１のｐ型領域１６および第２のｐ型領域２３をそれぞれ構成する第１領域１６Ｃおよび第１領域２３Ｃが形成される。このとき、Ａｌイオンの注入深さによって第１のｐ型領域１６の深さｄ２が規定され（図１参照）、注入深さはたとえば０．５μｍ程度とされる。
次に、図２を参照して、工程（Ｓ７０）として阻止層エッチング工程が実施される。この工程（Ｓ７０）では、図９を参照して、たとえばレジスト等の塗布を行なうことなくＳＦ６ガスを用いたドライエッチングが実施されることにより、開口８３，８４が拡大する。このとき、開口８４の幅は、ベース領域１６Ａの幅ｗ１を規定する（図１参照）。そして、このドライエッチングにより、平面的に見て、開口８４の周縁が０．１μｍ以上０．５μｍ以下、たとえば０．３μｍだけ移動するようにサイドエッチングが進行する。
次に、図２を参照して、工程（Ｓ８０）として第２イオン注入工程が実施される。この工程（Ｓ８０）では、図９を参照して、たとえばｐ型不純物となるべきＡｌイオンを、工程（Ｓ７０）において拡大された開口８３，８４を有するＷ層８２をマスクとして用いてウェハ１０に対して注入する。これにより、第１のｐ型領域１６および第２のｐ型領域２３をそれぞれ構成する第２領域１６Ｄおよび第２領域２３Ｄが形成される。このとき、Ａｌイオンの注入深さによってベース領域１６Ａの厚みｄ１が規定され（図１参照）、注入深さは０．３μｍ以上０．４μｍ以下、たとえば０．３μｍ程度とされる。
次に、図２を参照して、工程（Ｓ９０）としてｎ型イオン注入領域形成工程が実施される。この工程（Ｓ９０）では、まずＷ層８２およびＴｉ層８１が除去された後、工程（Ｓ４０）〜（Ｓ６０）と同様に、再度Ｔｉ層８１およびＷ層８２が順次積層された上で、図１０に示すように第１のｎ型領域１５および第２のｎ型領域１７に対応した開口８５および開口８６が形成される。その後、たとえばリン（Ｐ）などのｎ型不純物となるべきイオンが注入され、第１のｎ型領域１５および第２のｎ型領域１７が形成される。
次に、図２を参照して、工程（Ｓ１００）として、活性化アニール工程が実施される。この工程（Ｓ１００）では、図１１を参照して、まずＴｉ層８１およびＷ層８２が除去される。その後、ウェハ１０が、たとえばアルゴンなどの不活性ガス雰囲気中で１７００℃程度に加熱され、３０分間程度保持されることにより、活性化アニールが実施される。これにより、工程（Ｓ６０）、（Ｓ８０）および（Ｓ９０）において導入されたＰ、Ａｌなどの不純物が活性化し、ｎ型不純物あるいはｐ型不純物として機能することが可能となる。これにより、ｎ型不純物領域としての第１のｎ型領域１５および第２のｎ型領域１７が形成されるとともに、ベース領域１６Ａ，２３Ａと突出領域１６Ｂ，２３Ｂとを含むｐ型不純物領域としての第１のｐ型領域１６および第２のｐ型領域２３が形成される。
次に、図２を参照して、工程（Ｓ１１０）として、酸化膜形成工程が実施される。具体的には、工程（Ｓ１１０）では、図１２を参照して、たとえば酸素雰囲気中でウェハ１０を１３００℃程度に加熱し、３０分間程度保持する熱酸化処理が実施されることにより、第２のｐ型層１４の上部表面１４Ａと、溝部５１の底壁５１Ａおよび側壁５１Ｂを覆う絶縁膜としての酸化膜１８（フィールド酸化膜）が形成される。酸化膜１８の厚みは、たとえば０．１μｍ程度である。
次に、図２を参照して、工程（Ｓ１２０）として、オーミック電極形成工程が実施される。この工程（Ｓ１２０）においては、図１３を参照して、まず、酸化膜１８上にレジストが塗布された後、露光および現像が行なわれ、ソースコンタクト電極１９、ゲートコンタクト電極２１、ドレインコンタクト電極２２および電位保持コンタクト電極２４（図１参照）を形成すべき領域に応じた開口を有するレジスト膜が形成される。そして、当該レジスト膜をマスクとして用いて、たとえばＲＩＥにより酸化膜１８が部分的に除去される。その後、たとえば厚み５００Å程度のＮｉが、たとえばスパッタリングにより形成される。さらに、レジスト膜が除去されることにより、レジスト膜上のＮｉ膜が除去（リフトオフ）されて、第１のｎ型領域１５、第１のｐ型領域１６、第２のｎ型領域１７および第２のｐ型領域２３上に接触するように、Ｎｉからなるソースコンタクト電極１９、ゲートコンタクト電極２１、ドレインコンタクト電極２２および電位保持コンタクト電極２４が形成される。ここで、ゲートコンタクト電極２１の電極幅は、２μｍ以下とすることができる。さらに、ウェハ１０がＡｒなどの不活性ガス雰囲気中においてたとえば１０００℃程度に加熱される合金化処理が実施される。これにより、Ｎｉからなるソースコンタクト電極１９、ゲートコンタクト電極２１、ドレインコンタクト電極２２および電位保持コンタクト電極２４がシリサイド化される。
次に、図２を参照して、工程（Ｓ１３０）として、配線形成工程が実施される。この工程（Ｓ１３０）では、図１を参照して、ソースコンタクト電極１９、ゲートコンタクト電極２１およびドレインコンタクト電極２２の上部表面にそれぞれ接触するソース配線２５、ゲート配線２６およびドレイン配線２７が形成される。ソース配線２５、ゲート配線２６およびドレイン配線２７は、たとえばソース配線２５、ゲート配線２６およびドレイン配線２７を形成すべき所望の領域に開口を有するレジスト層を形成し、Ａｌを蒸着した後、レジスト層とともにレジスト層上のＡｌを除去すること（リフトオフ）により形成することができる。
次に、図２を参照して、工程（Ｓ１４０）として、パシベーション膜形成工程が実施される。この工程（Ｓ１４０）では、図１を参照して、ソース電極４１、ゲート電極４２、ドレイン電極４３および酸化膜１８の上部表面を覆うように、たとえばＳｉＯ２からなるパシベーション膜４４が形成される。このパシベーション膜４４の形成は、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；化学蒸着法）により実施することができる。
以上の工程により、本実施の形態におけるＪＦＥＴ１は完成する。このように、本実施の形態における半導体装置の製造方法によれば、本実施の形態におけるＪＦＥＴ１を容易に製造することができる。
なお、上記実施の形態においては、本発明の半導体装置の一例としてＪＦＥＴについて説明したが、本発明の半導体装置およびその製造方法はこれに限られず、たとえばＭＯＳＦＥＴ、ｐｎダイオードなど、高濃度イオン注入層と、高濃度イオン注入層上にオーミック電極を備えた他の半導体装置およびその製造方法にも適用することができる。
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
本発明の半導体装置およびその製造方法は、少なくとも一方の主面が炭化珪素からなるウェハを備えた半導体装置およびその製造方法に、特に有利に適用され得る。
１ ＪＦＥＴ、１０ ウェハ、１１ ｎ型基板、１２ 第１のｐ型層、１３ ｎ型層、１４ 第２のｐ型層、１４Ａ 上部表面、１５ 第１のｎ型領域、１６ 第１のｐ型領域、１６Ａ ベース領域、１６Ｂ 突出領域、１６Ｃ 第１領域、１６Ｄ 第２領域、１７ 第２のｎ型領域、１８ 酸化膜、１９ ソースコンタクト電極、２１ ゲートコンタクト電極、２１Ａ 拡散領域、２２ ドレインコンタクト電極、２３ 第２のｐ型領域、２３Ａ ベース領域、２３Ｂ 突出領域、２３Ｃ 第１領域、２３Ｄ 第２領域、２４ 電位保持コンタクト電極、２５ ソース配線、２６ ゲート配線、２７ ドレイン配線、４１ ソース電極、４２ ゲート電極、４３ ドレイン電極、４４ パシベーション膜、５１ 溝部、５１Ａ 底壁、５１Ｂ 側壁、８１ Ｔｉ層、８２ Ｗ層、８３，８４，８５，８６ 開口、８９ ＳｉＯ２層。

Claims (11)

  1. 少なくとも一方の主面が炭化珪素からなるウェハと、
    前記一方の主面上に形成された電極とを備え、
    前記ウェハは、前記一方の主面を含むように形成されたイオン注入領域を含み、
    前記イオン注入領域は、
    前記一方の主面を含むように配置されるベース領域と、
    前記ベース領域に接続され、前記電極とは反対側に向けて延びる突出領域とを含み、
    前記ベース領域は、前記一方の主面に沿った方向における幅が、前記突出領域よりも広く、
    前記電極は、平面的に見てその全体が前記イオン注入領域に重なるように、前記イオン注入領域に接触して配置されている、半導体装置。
  2. 前記半導体装置は接合型電界効果トランジスタであり、
    前記電極はゲート電極である、請求項１に記載の半導体装置。
  3. 前記ウェハは、
    第１の第１導電型層と、
    前記第１の第１導電型層上に接触して配置され、導電型が前記第１の第１導電型層とは異なる第２導電型層と、
    前記第２導電型層上に接触して配置され、導電型が前記第１の第１導電型層と同じである第２の第１導電型層とを含んでいる、請求項２に記載の半導体装置。
  4. 前記ウェハの厚み方向における前記ベース領域の厚さは、前記一方の主面から前記第２の第１導電型層と前記第２導電型層との界面までの距離以下となっている、請求項３に記載の半導体装置。
  5. 前記一方の主面に沿った方向における前記ベース領域の幅は、前記突出領域よりも０．２μｍ以上１．０μｍ以下だけ広い、請求項１〜４のいずれか１項に記載の半導体装置。
  6. 前記ベース領域は、０．３μｍ以上の厚みを有している、請求項１〜５のいずれか１項に記載の半導体装置。
  7. 少なくとも一方の主面が炭化珪素からなるウェハを準備する工程と、
    前記一方の主面上に、前記ウェハへのイオンの注入を阻止する阻止層を形成する工程と、
    前記阻止層に開口を形成する工程と、
    前記開口が形成された前記阻止層をマスクとして用いて第１導電型のイオンを注入することにより、前記第１導電型のイオンが注入された第１領域を前記ウェハに形成する工程と、
    前記開口を拡大する工程と、
    前記開口が拡大された前記阻止層をマスクとして用いて、前記第１領域を前記ウェハに形成する工程よりも浅く前記第１導電型のイオンを注入することにより、前記第１導電型のイオンが注入された第２領域を前記ウェハに形成する工程と、
    平面的に見てその全体が前記第２領域に重なるように、前記ウェハ上に金属膜を形成する工程とを備えた、半導体装置の製造方法。
  8. 前記阻止層を形成する工程では、チタン層と前記チタン層上に配置されるタングステン層とを含む前記阻止層、チタン層と前記チタン層上に配置される二酸化珪素層とを含む前記阻止層、または二酸化珪素層と前記二酸化珪素層上に配置されるチタン層と前記チタン層上に配置されるタングステン層とを含む前記阻止層が形成される、請求項７に記載の半導体装置の製造方法。
  9. 前記開口を拡大する工程では、平面的に見て、前記開口の周縁が０．１μｍ以上０．５μｍ以下だけ移動するように前記開口が拡大される、請求項７または８に記載の半導体装置の製造方法。
  10. 前記第２領域を前記ウェハに形成する工程では、厚み０．３μｍ以上の前記第２領域が形成される、請求項７〜９のいずれか１項に記載の半導体装置の製造方法。
  11. 前記半導体装置は接合型電界効果トランジスタであり、
    前記金属膜はゲート電極である、請求項７〜１０のいずれか１項に記載の半導体装置の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012086257A1 (ja) * 2010-12-22 2012-06-28 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP2013021219A (ja) * 2011-07-13 2013-01-31 Shindengen Electric Mfg Co Ltd 半導体装置およびその製造方法
JP2016046273A (ja) * 2014-08-19 2016-04-04 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置の製造方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102010024079A1 (de) * 2010-06-17 2011-12-22 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip
JP2012160584A (ja) * 2011-02-01 2012-08-23 Sumitomo Electric Ind Ltd 半導体装置
KR101444982B1 (ko) * 2011-06-20 2014-09-29 주식회사 엘지화학 광전지 모듈용 냉각시트, 이의 제조 방법 및 이를 포함하는 광전지 모듈
JP5845714B2 (ja) * 2011-08-19 2016-01-20 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP2013080762A (ja) * 2011-10-03 2013-05-02 Sumitomo Electric Ind Ltd 炭化珪素半導体装置およびその製造方法
EP2793265B1 (en) * 2013-04-15 2017-06-07 Nexperia B.V. Semiconductor device and manufacturing method
US11888056B2 (en) * 2021-09-07 2024-01-30 Fast SiC Semiconductor Incorporated Silicon carbide MOS-gated semiconductor device

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5230179A (en) * 1975-09-01 1977-03-07 Nec Corp Junction-type electric field effective transistor
JPS53132274A (en) * 1977-04-22 1978-11-17 Nec Corp Semiconductor device and its production
JPS554912A (en) * 1978-06-26 1980-01-14 Hitachi Ltd Fieldeffect lateral transistor
JPS59167069A (ja) * 1983-03-14 1984-09-20 Toko Inc 接合形電界効果トランジスタの製造方法
JPH11307784A (ja) * 1998-04-17 1999-11-05 Miyazaki Oki Electric Co Ltd 高耐圧半導体装置および縦型拡散金属酸化物半導体装置
US20030089930A1 (en) * 2001-11-09 2003-05-15 Zhao Jian Hui Double-gated vertical junction field effect power transistor
WO2008075488A1 (ja) * 2006-12-18 2008-06-26 Sumitomo Electric Industries, Ltd. 横型接合型電界効果トランジスタ

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3812421B2 (ja) 2001-06-14 2006-08-23 住友電気工業株式会社 横型接合型電界効果トランジスタ
JP4192469B2 (ja) * 2001-12-27 2008-12-10 住友電気工業株式会社 接合型電界効果トランジスタ、及び接合型電界効果トランジスタの製造方法
JP2006332180A (ja) 2005-05-24 2006-12-07 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法
US8049272B2 (en) * 2006-06-16 2011-11-01 Cree, Inc. Transistors having implanted channel layers and methods of fabricating the same
JP2008147576A (ja) 2006-12-13 2008-06-26 Sumitomo Electric Ind Ltd 半導体装置の製造方法
JP5514726B2 (ja) * 2008-08-26 2014-06-04 本田技研工業株式会社 接合型半導体装置およびその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5230179A (en) * 1975-09-01 1977-03-07 Nec Corp Junction-type electric field effective transistor
JPS53132274A (en) * 1977-04-22 1978-11-17 Nec Corp Semiconductor device and its production
JPS554912A (en) * 1978-06-26 1980-01-14 Hitachi Ltd Fieldeffect lateral transistor
JPS59167069A (ja) * 1983-03-14 1984-09-20 Toko Inc 接合形電界効果トランジスタの製造方法
JPH11307784A (ja) * 1998-04-17 1999-11-05 Miyazaki Oki Electric Co Ltd 高耐圧半導体装置および縦型拡散金属酸化物半導体装置
US20030089930A1 (en) * 2001-11-09 2003-05-15 Zhao Jian Hui Double-gated vertical junction field effect power transistor
WO2008075488A1 (ja) * 2006-12-18 2008-06-26 Sumitomo Electric Industries, Ltd. 横型接合型電界効果トランジスタ

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012086257A1 (ja) * 2010-12-22 2012-06-28 住友電気工業株式会社 炭化珪素半導体装置の製造方法
US8642436B2 (en) 2010-12-22 2014-02-04 Sumitomo Electric Industries, Ltd. Method of manufacturing silicon carbide semiconductor device
JPWO2012086257A1 (ja) * 2010-12-22 2014-05-22 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP5725024B2 (ja) * 2010-12-22 2015-05-27 住友電気工業株式会社 炭化珪素半導体装置の製造方法
US9082683B2 (en) 2010-12-22 2015-07-14 Sumitomo Electric Industries, Ltd. Method of manufacturing silicon carbide semiconductor device
JP2013021219A (ja) * 2011-07-13 2013-01-31 Shindengen Electric Mfg Co Ltd 半導体装置およびその製造方法
JP2016046273A (ja) * 2014-08-19 2016-04-04 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置の製造方法

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