JP5683436B2

JP5683436B2 - 半導体装置の製造方法

Info

Publication number: JP5683436B2
Application number: JP2011247113A
Authority: JP
Inventors: 大塚　健一; 健一大塚; 泰宏香川; 古川　彰彦; 彰彦古川
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2011-11-11
Filing date: 2011-11-11
Publication date: 2015-03-11
Anticipated expiration: 2031-11-11
Also published as: JP2013105799A

Description

本発明は、半導体装置に関するものであり、特に、高耐圧下で使用可能な半導体装置の製造方法に関する。

温度特性及び耐圧特性に優れたデバイスとして、ＳｉＣ（炭化シリコン）を用いた半導体装置が知られている。しかし、ＳｉＣを使用した半導体装置の製造技術には、多くの解決すべき課題が残されており、特に高電圧用のデバイスに関しては課題が多い。その一つとして、高耐圧下においてパワーデバイスとして動作する半導体素子の活性領域の外縁部には、電界のピーク（電界集中）が発生してしまうことが知られている。そこで、高耐圧下においても安定に動作するデバイスを実現するために、半導体素子の周囲の電界集中を緩和することが可能な適切な終端構造が求められている。

従来、このような終端構造としては、ｐｎ接合を設ける構成が用いられるが、当該ｐｎ接合を構成するｐ型領域のうち、半導体素子の活性領域と逆側の端部は高電界となる。そこでの電界集中を緩和するために、例えば、特許文献１には、当該端部に濃度及び深さが異なるｐ型領域を重ねて形成する構造が提案されている。なお、深さや濃度分布の異なる領域を形成する方法としては、特許文献２及び特許文献３に開示されているように、注入マスクとして酸化膜を組み合せて行う方法が知られている。

特開平７−９９３２８号公報特開２００５−１３５９７２号公報特開平２−２３１７１１号公報

さて、上記の電界集中の抑制は終端のｐｎ接合だけでなく半導体装置の活性領域のｐｎ接合においても重要である。例えば、金属・酸化膜・半導体電界効果トランジスタのウェル領域に関しても重要である。しかしながら、このような半導体素子を形成するためには、濃度及び深さが異なるｐ型ウェル領域を重ねて形成するための複数のイオン注入用マスクと、複数回数のイオン注入工程とが必要となる。その結果、製造コストが増加するという問題があった。また、電界集中がより緩和された、信頼性の高い半導体装置が求められているという問題があった。

そこで、本発明は、上記のような問題点を鑑みてなされたものであり、製造コストの増加を抑制することが可能な技術を提供することを目的とする。また、本発明は、半導体装置の信頼性を向上させることが可能な技術を提供することを目的とする。

本発明に係る半導体装置の製造方法は、ｐｎ接合を有する半導体素子を備えた半導体装置の製造方法であって、（ａ）オフ角を有する半導体基板上に、第１導電型のドリフト層と、絶縁膜と、レジストとをこの順に形成する工程と、（ｂ）前記絶縁膜に第１開口部を形成するともに、前記レジストに、前記第１開口部と前記第１開口部周囲の前記絶縁膜であるスルー絶縁膜とを露出する第２開口部を形成する工程と、（ｃ）第２導電型の不純物を、前記絶縁膜及び前記レジストを介して前記ドリフト層にイオン注入することにより、前記ドリフト層と前記ｐｎ接合を構成し、かつ、端部が中央部よりも深い前記第２導電型を有する不純物領域を前記ドリフト層の上部に形成する工程とを備える。そして、前記不純物領域に含まれる前記第２導電型の不純物の濃度は、前記不純物領域の所定深さから深くなるにつれて低減し、その低減の程度は、前記中央部よりも前記端部のほうが緩やかである。

本発明によれば、不純物領域での不純物の濃度の低減の程度が、中央部よりも端部のほうが緩やかである。したがって、不純物領域端部における電界集中、つまり、半導体素子の終端における電界集中を緩和できることから、半導体装置の信頼性を向上させることができる。

本発明によれば、端部及び中央部における深さ及び濃度変化が異なる不純物領域を、１回のイオン注入工程で製造することができるので、製造コストを低減することができる。

実施の形態１に係る半導体装置の構成を示す断面図である。実施の形態１に係る半導体装置の製造方法を示す断面図である。実施の形態１に係る半導体装置の製造方法を示す断面図である。実施の形態１に係る半導体装置の構成を示す図である。実施の形態１に係る半導体装置の構成を示す図である。実施の形態１に係る半導体装置の構成を示す図である。実施の形態２に係る半導体装置の製造方法を示す断面図である。実施の形態２に係る半導体装置の製造方法を示す断面図である。

＜実施の形態１＞
図１は、本発明の実施の形態１に係る半導体装置の構成を示す断面図である。図１に示すように、この半導体装置は、ｎ型（第１導電型）を有するワイドバンドギャップ半導体基板であるＳｉＣ基板１と、ＳｉＣを含むｎ型のドリフト層２と、ｐ型ウェル領域３と、ｎ型ソース領域４と、ゲート絶縁膜５と、ゲート電極６と、層間絶縁膜７と、ソース電極８と、ドレイン電極９と、金属配線１０とを備えている。

このうち、ＳｉＣ基板１、ドリフト層２、ｐ型ウェル領域３、ｎ型ソース領域４、ゲート絶縁膜５、ゲート電極６、ソース電極８及びドレイン電極９は、金属・酸化膜・半導体電界効果トランジスタ５１（以下「ＭＯＳＦＥＴ５１」と呼ぶ）を構成しており、ドリフト層２及びｐ型ウェル領域３は、ｐｎ接合５２を構成している。したがって、本実施の形態に係る半導体装置は、ｐｎ接合５２を有する半導体素子であるＭＯＳＦＥＴ５１を備えたものとなっている。次に、本実施の形態に係る半導体装置の構成要素について詳細に説明する。

本実施の形態では、ＳｉＣ基板１は、例えば、（０００１）面から＜１１−２０＞方向に２°〜１０°のオフ角を有している。ここでは、ＳｉＣ基板１は、（０００１）面から＜１１−２０＞方向に４°のオフ角を有しているものとして、以下説明する。

ＳｉＣ基板１上には、ドリフト層２が形成されている。ドリフト層２の上部（ドリフト層２のＳｉＣ基板１と反対側の部分）には、第２導電型を有する不純物領域が選択的に形成されている。本実施の形態では、当該不純物領域は、半導体素子のｐ型の活性領域であり、その一例として、当該不純物領域をＭＯＳＦＥＴ５１のｐ型ウェル領域３（ウェル領域）としている。つまり、本実施の形態では、ドリフト層２の上部には、ｐ型ウェル領域３が選択的に形成されている。なお、図１に示されるように、ｐ型ウェル領域３においては、端部が中央部よりも深くなっている。

また、ｐ型ウェル領域３の上部には、平面視においてｐ型ウェル領域３内側に、ｎ型ソース領域４が選択的に形成されている。

ドリフト層２と、当該ドリフト層２を挟む隣り合うｐ型ウェル領域３及びｎ型ソース領域４とを跨ぐ領域上に、ゲート電極６がゲート絶縁膜５を介して形成される。このように構成されたＭＯＳＦＥＴ５１においては、ゲート電極６の電界に応じて、ｎ型ソース領域４及びドリフト層２の間を電気的に接続するチャネルが、ｐ型ウェル領域３のゲート絶縁膜５近傍の部分に形成されるものとなっている。

ゲート絶縁膜５、ゲート電極６及びそれら周辺のドリフト層２上には層間絶縁膜７が形成されている。この層間絶縁膜７には、ｎ型ソース領域４とｐ型ウェル領域３との両領域を跨ぐ開口が形成されている。この開口内のドリフト層２上に、ソース電極８及び金属配線１０がこの順で形成されている。また、ＳｉＣ基板１の底面には、ドレイン電極９が形成されている。

図２及び図３は、以上のように構成された本実施の形態に係る半導体装置の製造方法を示す図である。次に、図２及び図３を用いて当該製造方法について説明する。特に、ここでは上記ｐｎ接合５２の作成工程について詳細に説明する。

まず、ＳｉＣ基板１上に、ドリフト層２を形成する。なお、本実施の形態では、ドリフト層２は、その不純物の濃度領域が５×１０¹⁴〜１×１０¹⁷ｃｍ^-3となるように形成されている。続けて、ドリフト層２上に、絶縁膜である酸化膜３１と、レジスト３２とをこの順に形成する。なお、本実施の形態では、酸化膜３１の厚さは２０ｎｍとしている。酸化膜３１は、ドライ酸化及びウェット酸化のいずれによって形成されてもよく、または、堆積によって形成されてもよい。

次に、写真製版工程によってレジスト３２を選択的に現像及びエッチングすることにより、レジスト３２に開口パターン３２ａを形成する。それから、開口パターン３２ａが形成されたレジスト３２をマスクとして、酸化膜３１をエッチングすることにより、酸化膜３１に第１開口部３１ａを形成する。以上の工程を行うことにより、図２に示す構成が得られる。

それから、レジスト３２を細らす工程（レジスト３２の開口パターン３２ａを広げる工程）を行う。つまり、図３に示すように、第１開口部３１ａと、第１開口部３１ａ周囲の酸化膜３１（以下、「スルー酸化膜３１ｂ」と呼ぶこともある）とを露出する第２開口部３２ｂをレジスト３２に形成する工程を行う。ここで、レジスト３２を細らす工程としては、例えば特開２００９−４９３６３号公報に記載されているようなドライエッチングを短時間行い、当該レジスト３２の周縁部分を除去することが考えられる。

上述したように、本実施の形態では、酸化膜３１の厚さは２０ｎｍとしていることから、スルー酸化膜３１ｂの厚さも２０ｎｍとなっている。また、第２開口部３２ｂの内壁から突出しているスルー酸化膜３１ｂの寸法は、エッチングの精度や、電界緩和への有効性などを考慮して、０．３μｍ〜１μｍ程度が好ましい。

次に、図３に示される酸化膜３１及びレジスト３２からなる２層構造をマスクとして、ｐ型の不純物をドリフト層２にイオン注入する。つまり、ｐ型の不純物を、酸化膜３１及びレジスト３２を介してドリフト層２にイオン注入する。本実施の形態では、ｐ型の不純物であるアルミニウムを、ＳｉＣ基板１の表面（結晶面）に対して垂直方向から４５０〜５００ｋｅＶのエネルギーで上記イオン注入したものとする。このようなイオン注入を、以上のような構造物に対して行うと、図３に示すように、端部が中央部よりも深いｐ型ウェル領域３が形成された。なお、本実施の形態では、ｐ型ウェル領域３は、その不純物の濃度領域が１×１０¹⁷〜１×１０¹⁹ｃｍ^-3となるように形成されているものとする。

ここで、ｐ型ウェル領域３において、スルー酸化膜３１ｂ下の端部が、第１開口部３１ａ下の中央部よりも深くなった理由について考察する。

一般に、シリコンなどの通常の半導体基板では、その表面が結晶方位に対してジャスト面か、オフ角を有していてもたかだか結晶方位から２°程度である。このような通常の半導体基板にその表面に対して垂直方向からイオン注入すると、不純物が基板中の原子配列の隙間を通じて所望の深さよりも基板の深い位置まで達してしまうチャネリング現象が生じる。そこで、通常の半導体基板においてイオン注入する際には、このチャネリング現象を抑制するために、半導体基板表面に対して垂直方向からずらした方位でイオン注入が一般に行われる。

それに対し、ＳｉＣ基板では結晶多形の制御のため、その表面が結晶方位に対して４°から８°、その範囲を広く見積もっても２°から１０°のオフ角を有している。そのため、ＳｉＣ基板表面に対してずらさずに垂直方向からイオン注入しても、もともとチャネリング現象が抑制されたものとなっている。その結果、第１開口部３１ａ及び第２開口部３２ｂを通してドリフト層２にイオン注入された不純物は、ｐ型ウェル領域３表面から比較的浅い位置までしか到達しなかったと考えられる。一方、スルー酸化膜３１ｂ及び第２開口部３２ｂを通してドリフト層２にイオン注入された不純物は、チャネリング現象が生じ易くなるようにスルー酸化膜３１ｂ中で適度に散乱されたことにより、ｐ型ウェル領域３表面から比較的深い位置まで到達したと考えられる。

以上の結果、スルー酸化膜３１ｂ及び第２開口部３２ｂを通してイオン注入された不純物が、第１開口部３１ａ及び第２開口部３２ｂを通してイオン注入された不純物よりも、ｐ型ウェル領域３表面から深い位置まで到達し、端部が中央部よりも深いｐ型ウェル領域３が形成されたと考えられる。

図４は、本実施の形態に係るイオン注入により形成されたｐ型ウェル領域に含まれるｐ型の不純物の濃度の変化を、その表面からの深さ方向について調べた結果を示す図である。この図４において、「○」のプロットは、図３の「一点鎖線ａ」上のｐ型不純物の濃度、つまり、ｐ型ウェル領域３の中央部におけるｐ型不純物の濃度を示す。同様に、図４において、「＋」のプロットは、図３の「一点鎖線ｂ」上のｐ型不純物の濃度、つまり、ｐ型ウェル領域３の端部におけるｐ型不純物の濃度を示す。

この図４から分かるように、ｐ型ウェル領域３に含まれるｐ型不純物の濃度は、ｐ型ウェル領域３の所定深さから深くなるにつれて低減し、その低減の程度（図３における傾斜）は、中央部よりも端部のほうが緩やかになっている。また、ｐ型ウェル領域３に含まれるｐ型不純物は、中央部よりも端部のほうが深くまで到達している。

イオン注入によって、以上のようなｐ型ウェル領域３を形成した後、図３に示すレジスト３２及び酸化膜３１を除去する。その後、以上の工程により得られた構造に対してアニールを行うことにより、ｐ型ウェル領域３などの様々な不純物領域に注入されている不純物（イオン）を活性化する。そして、ゲート絶縁膜５、ゲート電極６、層間絶縁膜７、ソース電極８、ドレイン電極９及び金属配線１０を形成することにより、ＭＯＳＦＥＴ５１が完成する。

以上のように構成された本実施の形態に係る半導体装置によれば、ｐ型ウェル領域３でのｐ型不純物の濃度の低減の程度が、中央部よりも端部のほうが緩やかである。したがって、ＭＯＳＦＥＴ５１のｐ型ウェル領域３端部における電界集中を緩和できることから、半導体装置の信頼性を向上させることができる。

また、本実施の形態に係る半導体装置の製造方法によれば、以上のような端部及び中央部における深さ及び濃度変化が異なるｐ型ウェル領域３を、１回のイオン注入工程で製造することができるので、製造コストを低減することができる。

なお、以上の説明では、両端部が中央部よりも濃度変化が緩やかでかつ深くまで達するｐ型ウェル領域３を形成した。しかしこれに限ったものではなく、終端側の端部のみが、中央部よりも濃度変化が緩やかでかつ深くまで達するｐ型ウェル領域３を形成するようにしてもよい。このようなｐ型ウェル領域３を形成するためには、例えば、図３に示される第２開口部３２ｂとして、第１開口部３１ａと、終端側のみのスルー酸化膜３１ｂとを露出する開口部を形成すればよい。

また、以上の説明では、スルー酸化膜３１ｂの厚さは２０ｎｍであるものとした。ここで、図５に、エネルギーを４５０ｋｅＶ、イオン注入量を３×１０¹³ｃｍ^-2として、ｐ型不純物であるアルミニウムをドリフト層２にイオン注入したときの不純物濃度を、深さ方向について調べた結果を示す。この図５に示されるように、厚さが２０〜１００ｎｍであるスルー酸化膜３１ｂを設けた場合の濃度は、スルー酸化膜３１ｂが設けられていない場合の濃度よりも、深さ方向に対する低減が緩やかである。したがって、上記イオン注入の条件においては、厚さが２０〜１００ｎｍであるスルー酸化膜３１ｂを用いることができる。なお、スルー酸化膜３１ｂとして説明されたスルー絶縁膜は、シリコン酸化膜と同程度の密度の非結晶からなる絶縁膜であれば、酸化膜に限ったものではなく、また、スルー酸化膜３１ｂを含むスルー絶縁膜の膜厚は、その材料、イオン注入の条件、不純物の種類によって適宜変更されるべきであると考えられる。

また、以上の説明では、ドリフト層２にｐ型不純物であるアルミニウムをイオン注入するものとした。ここで、図６に、スルー酸化膜３１ｂの厚さを２０ｎｍとして、様々な不純物をイオン注入したときの不純物濃度を、深さ方向について調べた結果を示す。ここでは、エネルギーを１１０ｋｅＶ、イオン注入量を１．４×１０¹³ｃｍ^-2として、アルミニウム（Ａｌ）をイオン注入した場合の結果と、エネルギーを２５０ｋｅＶ、イオン注入量を３．０×１０¹²ｃｍ^-2として、ｐ型不純物であるボロン（Ｂ）をイオン注入した場合の結果と、エネルギーを３５０ｋｅＶ、イオン注入量を５．３×１０¹³ｃｍ^-2として、ｎ型不純物である窒素（Ｎ）をイオン注入した場合の結果とが示されている。

この図６に示されるように、ボロンを用いた場合でも、スルー酸化膜３１ｂがある場合の濃度は、スルー酸化膜３１ｂがない場合の濃度よりも、深さ方向に対する低減が緩やかとなることから、アルミニウムの代わりにボロンを用いることができる。また、窒素を用いた場合でも、スルー酸化膜３１ｂがある場合の濃度は、スルー酸化膜３１ｂがない場合の濃度よりも、深さ方向に対する低減が緩やかとなっている。したがって、上述のｐ型ウェル領域３のプロファイルと同様の傾向を有するｎ型ウェル領域を、ｐ型の半導体層に形成することができる。

また、以上の説明では、ＳｉＣ基板１を例に説明したが、オフ角を有する半導体基板であればよく、シリコン基板や、ＧａＮ基板などにも適用できると考えられる。

＜実施の形態２＞
本発明の実施の形態２に係る半導体装置の構成は、実施の形態１とほぼ同じである。本実施の形態では、実施の形態１と製造方法が異なっている。なお、本実施の形態において、実施の形態１と同一または類似する部位には同一の符号を付与し、重複する詳細な説明は省略する。

図７及び図８は、本実施の形態に係る半導体装置の製造方法を示す図であり、図２及び図３とそれぞれ対応している。以下、図７及び図８を用いて当該製造方法について説明する。

まず、ＳｉＣ基板１上に、ドリフト層２と、絶縁膜である酸化膜３１と、レジスト３２とをこの順に形成する。そして、写真製版工程によってレジスト３２を選択的に現像及びエッチングすることにより、レジスト３２に開口パターン３２ａを形成する。それから、開口パターン３２ａが形成されたレジスト３２をマスクとして、酸化膜３１をエッチングすることにより、酸化膜３１に第１開口部３１ａを形成する。この際、図７に示すように、酸化膜３１が、第１開口部３１ａ周辺に例えば０．３μｍ以上１μｍ以下の横幅を持つテーパ形状を有するように、酸化膜３１に対するエッチングの条件を適切に選択する。

それから、実施の形態１と同様に、レジストを細らす工程を行う。酸化膜３１が上述のようにエッチングされていることから、図８に示すように、本実施の形態に係るスルー酸化膜３１ｂは、第１開口部３１ａ周辺にテーパ形状を有している。次に、実施の形態１と同様にしてイオン注入を行う。本実施の形態では、テーパ形状を有するスルー酸化膜３１ｂを通してイオン注入することから、実施の形態１で説明した構造を有するだけでなく、横方向に対しても濃度変化が緩やかなｐ型ウェル領域３がドリフト層２に形成される。

それから、実施の形態１と同様に、レジスト３２及び酸化膜３１の除去と、アニールとを行い、その後、ゲート絶縁膜５、ゲート電極６、層間絶縁膜７、ソース電極８、ドレイン電極９及び金属配線１０を形成することにより、ＭＯＳＦＥＴ５１が完成する。

以上のような本実施の形態に係る半導体装置の製造方法によれば、実施の形態１と同様の効果を得ることができるだけでなく、横方向に対しても濃度変化が緩やかなｐ型ウェル領域３をドリフト層２に形成することができる。したがって、ＭＯＳＦＥＴ５１のｐ型ウェル領域３端部における電界集中をより緩和することができることから、半導体装置の信頼性をより向上させることができる。

なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。

１ＳｉＣ基板、２ドリフト層、３ｐ型ウェル領域、３１酸化膜、３１ａ第１開口部、３１ｂスルー酸化膜、３２レジスト、３２ｂ第２開口部、５１ＭＯＳＦＥＴ、５２ｐｎ接合。

Claims

ｐｎ接合を有する半導体素子を備えた半導体装置の製造方法であって、
（ａ）オフ角を有する半導体基板上に、第１導電型のドリフト層と、絶縁膜と、レジストとをこの順に形成する工程と、
（ｂ）前記絶縁膜に第１開口部を形成するともに、前記レジストに、前記第１開口部と前記第１開口部周囲の前記絶縁膜であるスルー絶縁膜とを露出する第２開口部を形成する工程と、
（ｃ）第２導電型の不純物を、前記絶縁膜及び前記レジストを介して前記ドリフト層にイオン注入することにより、前記ドリフト層と前記ｐｎ接合を構成し、かつ、端部が中央部よりも深い前記第２導電型を有する不純物領域を前記ドリフト層の上部に形成する工程と
を備え、
前記不純物領域に含まれる前記第２導電型の不純物の濃度は、前記不純物領域の所定深さから深くなるにつれて低減し、その低減の程度は、前記中央部よりも前記端部のほうが緩やかである、半導体装置の製造方法。
請求項１に記載の半導体装置の製造方法であって、
前記半導体基板は、（０００１）面から２〜１０°のオフ角を有するＳｉＣ基板である、半導体装置の製造方法。
請求項１または請求項２に記載の半導体装置の製造方法であって、
前記スルー絶縁膜は、厚さが２０ｎｍ以上１００ｎｍ以下である、半導体装置の製造方法。
請求項１乃至請求項３のいずれかに記載の半導体装置の製造方法であって、
前記スルー絶縁膜は、前記第１開口部周辺にテーパ形状を有している、半導体装置の製造方法。
請求項４に記載の半導体装置の製造方法であって、
前記テーパ形状は、０．３μｍ以上１μｍ以下の横幅を持つ、半導体装置の製造方法。