KR101171586B1 - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
SiC를 소재로서 채용함으로써 본래 얻어지는 특성을 보다 확실하게 얻는 것이 가능한 반도체 장치인 JFET(1)는, 적어도 상부 표면(14A)이 탄화규소로 이루어지는 웨이퍼(10)와, 상부 표면(14A) 상에 형성된 게이트 컨택트 전극(21)을 구비한다. 웨이퍼(10)는, 상부 표면(14A)을 포함하도록 형성된 이온 주입 영역인 제1 p형 영역(16)을 포함한다. 제1 p형 영역(16)은, 상부 표면(14A)을 포함하도록 배치되는 베이스 영역(16A)과, 돌출 영역(16B)을 포함한다. 베이스 영역(16A)은, 상부 표면(14A)을 따른 방향에서의 폭(w1)이, 돌출 영역(16B)의 폭(w2)보다도 넓다. 게이트 컨택트 전극(21)은, 평면적으로 보아 그 전체가 제1 p형 영역(16)에 겹쳐지도록, 제1 p형 영역(16)에 접촉하여 배치되어 있다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 특정적으로는, 적어도 한쪽의 주면(主面)이 탄화규소로 이루어지는 웨이퍼를 구비한 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 트랜지스터, 다이오드 등의 반도체 장치의 고내압화(高耐壓化), 저손실화, 고온 환경하에서의 사용 등을 가능하게 하기 위해서, 반도체 장치를 구성하는 재료로서 탄화규소(SiC)의 채용이 진행되고 있다. 탄화규소는, 종래부터 반도체 장치를 구성하는 재료로서 널리 사용되고 있는 규소(Si)에 비하여 밴드갭이 큰 와이드 밴드갭 반도체이다. 이 때문에, 반도체 장치를 구성하는 재료로서 탄화규소를 채용함으로써, 반도체 장치의 고내압화, 온 저항의 저감 등을 달성할 수 있다. 또한, 탄화규소를 재료로서 채용한 반도체 장치는, 규소를 재료로서 채용한 반도체 장치에 비하여, 고온 환경하에서 사용된 경우의 특성의 저하가 작다는 이점도 갖고 있다.
이러한 우수한 특성을 갖는 SiC를 소재로서 적용할 수 있는 여러 구조를 갖는 반도체 장치가 제안되어 있다[예컨대, 일본 특허 공개 제2003-068762호 공보(특허 문헌 1) 참조]. 또한, SiC를 소재로서 이용한 반도체 장치의 제조 프로세스에 있어서는, SiC로 이루어지는 웨이퍼에 대하여 이온 주입에 의한 불순물의 도입이 실시되는 경우도 많아, 이온 주입을 양호하게 실시하기 위한 여러 가지 방책도 제안되어 있다[예컨대, 일본 특허 공개 제2006-332180호 공보(특허 문헌 2) 및 일본 특허 공개 제2008-147576호 공보(특허 문헌 3) 참조].
그러나, SiC를 소재로서 채용한 트랜지스터 등의 반도체 장치에 있어서, 본래 얻어져야 할 내압 등의 특성이 얻어지지 않는 경우가 있다는 문제가 있었다. 그래서, 본 발명의 목적은, SiC를 소재로서 채용함으로써 본래 얻어지는 특성을 보다 확실하게 얻는 것이 가능한 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명에 따른 반도체 장치는, 적어도 한쪽의 주면(主面)이 탄화규소로 이루어지는 웨이퍼와, 그 한쪽의 주면 상에 형성된 전극을 구비하고 있다. 웨이퍼는, 그 한쪽의 주면을 포함하도록 형성된 이온 주입 영역을 포함하고 있다. 또한, 이온 주입 영역은, 상기 한쪽의 주면을 포함하도록 배치되는 베이스 영역과, 베이스 영역에 접속되고, 전극과는 반대측을 향하여 연장되는 돌출 영역을 포함하고 있다. 또한, 베이스 영역은, 그 한쪽의 주면을 따른 방향에서의 폭이, 돌출 영역보다도 넓게 되어 있다. 그리고, 전극은, 평면적으로 보아 그 전체가 이온 주입 영역에 겹쳐지도록, 이온 주입 영역에 접촉하여 배치되어 있다.
본 발명자는, SiC를 소재로서 채용한 트랜지스터 등의 반도체 장치에 있어서, 본래 얻어져야 할 상기 내압 등의 특성이 얻어지지 않는 경우의 원인에 대해서 상세한 검토를 행하였다. 그 결과, 이하와 같은 지견을 얻어, 본 발명에 이르게 되었다.
즉, 일반적으로, SiC를 소재로서 채용한 반도체 장치의 제조 프로세스에 있어서는, SiC 웨이퍼에 이온 주입 영역을 형성한 후에, 그 이온 주입 영역에 접촉하도록 Ni(니켈) 등의 금속으로 이루어지는 금속 전극이 형성되는 경우가 많다. 이러한 제조 프로세스에서는, 금속 전극을 구성하는 금속과 웨이퍼를 구성하는 SiC의 합금화 반응이 진행됨으로써, 그 금속이 웨이퍼 내에서 확산된다. 그리고, 이 확산에 의해 금속이 그 이온 주입 영역의 밖에까지 도달하면, 제조되는 반도체 장치의 내압 등의 특성이 저하되어, 본래 얻어져야 할 특성이 얻어지지 않는다는 문제를 발생시킨다. 이러한 문제는, 일반적으로, 이온 주입 방향에 대하여 수직인 방향으로 금속이 확산됨으로써 발생한다.
여기서, 이러한 문제는, 이온 주입 영역의 평면 형상에 대하여, 금속 전극의 평면 형상을 충분히 작게 함으로써 해결할 수 있다. 그리고, 이를 위해서는, 금속 전극의 형상을 종래보다도 작게 하거나, 또는 이온 주입 영역의 평면 형상을 종래보다도 크게 할 필요가 있다. 그러나, 최근, 반도체 장치의 구조의 미세화가 진행되고 있어, 금속 전극의 평면 형상을 종래보다도 작게 하는 것은 용이하지 않다. 또한, 이온 주입 영역의 평면 형상을 종래보다도 크게 하는 것도, 상기 반도체 장치의 구조의 미세화의 진행을 고려하면, 용이하지 않다.
이에 대하여, 본 발명의 반도체 장치에 있어서는, 전극에 접촉하도록 형성되는 이온 주입 영역이, 전극에 접촉하도록 배치되는 베이스 영역과 베이스 영역으로부터 전극과는 반대측으로 연장되는 돌출 영역을 포함하고 있고, 베이스 영역의 폭이 돌출 영역의 폭보다도 크게 되어 있다. 이에 따라, 전극에 접촉하는 베이스 영역에서는, 전극으로부터의 금속의 확산이 이온 주입 영역 내에 들어가도록 충분한 폭을 확보함으로써 반도체 장치의 특성의 저하를 억제하는 한편, 전극으로부터 떨어져 있어서 전극으로부터의 금속이 확산에 의해 도달할 우려가 작은 돌출 영역에서는, 폭을 작게 함으로써, 반도체 장치의 구조의 미세화에 대응할 수 있다. 이상과 같이, 본 발명의 반도체 장치에 따르면, SiC를 소재로서 채용함으로써 본래 얻어지는 특성을 보다 확실하게 얻는 것이 가능한 반도체 장치를 제공할 수 있다.
여기서, 전극으로부터의 금속의 확산이 보다 확실하게 이온 주입 영역 내에 들어가도록 하기 위해서는, 전극은, 평면적으로 보아 그 전체가 돌출 영역에 겹쳐지도록, 이온 주입 영역에 접촉하여 배치되어 있는 것이 바람직하다.
상기 반도체 장치는, 접합형 전계 효과 트랜지스터(Junction Field Effect Transistor; JFET)이며, 상기 전극은 게이트 전극이어도 된다.
이에 따라, JFET의 미세화를 저해하지 않도록 게이트 길이를 짧게 하고, 게이트 전극을 구성하는 금속의 확산에 의한 내압의 저하를 억제하여 높은 내압을 확보할 수 있다. 또한, 이 JFET에 있어서는, 웨이퍼의 상기 한쪽의 주면을 따른 방향에서의 돌출 영역의 폭이 채널 길이가 된다. 이 때문에, 상기 한쪽의 주면을 따른 방향에서의 베이스 영역의 폭을 게이트 전극의 형성이 가능한 폭으로 하면서, 돌출 영역의 폭을 이것보다도 작게 함으로써, 채널 길이를 짧게 할 수 있다. 그 결과, 종래보다도 온 저항이 낮고, 또한 고속 스위칭이 가능한 JFET를 제공할 수 있다.
상기 반도체 장치에 있어서는, 상기 웨이퍼는, 제1의 제1 도전형층과, 제1의 제1 도전형층 상에 접촉하여 배치되고, 도전형이 제1의 제1 도전형층과는 다른 제2 도전형층과, 제2 도전형층 상에 접촉하여 배치되고, 도전형이 제1의 제1 도전형층과 동일한 제2의 제1 도전형층을 포함하고 있어도 된다.
이러한 구조를 JFET인 상기 반도체 장치에 적용함으로써, JFET의 오프 상태에 있어서, 공핍층이 상기 웨이퍼의 두께 방향으로 신장하기 때문에 드리프트 영역 내의 전계 분포가 균일해져, 게이트 전극 부근의 전계 집중이 완화된다. 그 결과, 그 전계 집중에 기인한 절연 파괴의 발생이 억제된다.
상기 반도체 장치에 있어서 바람직하게는, 상기 웨이퍼의 두께 방향에서의 베이스 영역의 두께는, 상기 한쪽의 주면으로부터 제2의 제1 도전형층과 제2 도전형층의 계면까지의 거리 이하로 되어 있다.
이에 따라, 베이스 영역의 전극과는 반대측의 선단 외연부 부근에서의 전계 집중을 완화할 수 있다. 그 결과, 반도체 장치에서의 내압의 저하를 한층 확실하게 억제할 수 있다.
상기 반도체 장치에 있어서 바람직하게는, 상기 한쪽의 주면을 따른 방향에서의 베이스 영역의 폭은, 돌출 영역보다도 0.2 ㎛ 이상 1.0 ㎛ 이하만큼 넓다.
일반적으로, 이온 주입 영역에 접촉하도록 형성되는 Ni 등의 금속으로 이루어지는 전극은, 500 Å～1000 Å 정도의 두께를 갖고 있다. 이 경우, SiC와의 합금화 반응에 의한 금속의 확산 거리는 0.1 ㎛ 정도이다. 따라서, 베이스 영역의 폭은, 그 금속의 확산 거리에 대한 마진을 고려하여, 돌출 영역보다도 0.2 ㎛ 이상 넓은 것이 바람직하다. 한편, 베이스 영역의 폭이 돌출 영역보다도 1.0 ㎛를 초과하여 넓어지면, 반도체 장치의 구조의 미세화에 지장이 생길 우려가 있다. 그 때문에, 베이스 영역의 폭은, 돌출 영역보다도 0.2 ㎛ 이상 1.0 ㎛ 이하만큼 넓도록 조정되는 것이 바람직하다. 또한, 반도체 장치의 구조의 미세화가 중시되는 경우, 베이스 영역의 폭은, 돌출 영역보다도 0.2 ㎛ 이상 0.6 ㎛ 이하만큼 넓도록 조정되는 것이 보다 바람직하다.
상기 반도체 장치에 있어서 바람직하게는, 베이스 영역은, 0.3 ㎛ 이상의 두께를 갖고 있다.
본 발명자에 의한 실험의 결과, 베이스 영역의 두께가 0.3 ㎛ 미만이면, 베이스 영역의 두께 방향에 있어서, 금속이 베이스 영역의 밖으로까지 확산되는 경우가 있는 것을 알 수 있었다. 이 때문에, 베이스 영역의 두께는 0.3 ㎛ 이상인 것이 바람직하다. 또한, 베이스 영역의 두께가 0.4 ㎛를 초과하면, 반도체 장치의 구조의 미세화에 지장이 생길 우려가 있다. 그 때문에, 베이스 영역의 두께는 0.4 ㎛ 이하로 하는 것이 바람직하다.
본 발명에 따른 반도체 장치의 제조 방법은, 웨이퍼를 준비하는 공정과, 저지층을 형성하는 공정과, 저지층에 개구를 형성하는 공정과, 제1 영역을 웨이퍼에 형성하는 공정과, 개구를 확대하는 공정과, 제2 영역을 웨이퍼에 형성하는 공정과, 금속막을 형성하는 공정을 포함하고 있다.
웨이퍼를 준비하는 공정에서는, 적어도 한쪽의 주면이 탄화규소로 이루어지는 웨이퍼가 준비된다. 저지층을 형성하는 공정에서는, 상기 한쪽의 주면 상에, 웨이퍼에의 이온의 주입을 저지하는 저지층이 형성된다. 제1 영역을 웨이퍼에 형성하는 공정에서는, 개구가 형성된 저지층을 마스크로서 이용하여 제1 도전형의 이온을 주입함으로써, 제1 도전형의 이온이 주입된 제1 영역이 웨이퍼에 형성된다. 개구를 확대하는 공정에서는, 제1 영역의 형성에 이용된 저지층의 개구가 확대된다. 제2 영역을 웨이퍼에 형성하는 공정에서는, 개구가 확대된 저지층을 마스크로서 이용하여, 제1 영역을 웨이퍼에 형성하는 공정보다도 얕게 제1 도전형의 이온을 주입함으로써, 제1 도전형의 이온이 주입된 제2 영역이 웨이퍼에 형성된다. 그리고, 금속막을 형성하는 공정에서는, 평면적으로 보아 그 전체가 제2 영역에 겹쳐지도록, 웨이퍼 상에 금속막이 형성된다.
본 발명의 반도체 장치의 제조 방법에 있어서는, 원하는 제1 영역의 형상에 따른 개구가 저지층에 형성되고, 이 저지층을 마스크로서 이용하여 이온 주입을 실시함으로써 제1 영역을 형성한 후, 저지층의 개구를 확대하여 재차 이온 주입을 실시함으로써 제2 영역이 형성된다. 이 때문에, 본 발명의 반도체 장치의 제조 방법에 따르면, 베이스 영역과 돌출 영역을 포함하는 이온 주입 영역을 구비한 상기 본 발명의 반도체 장치를 용이하게 제조할 수 있다. 또한, 금속막으로부터의 금속의 확산이 보다 확실하게 이온 주입 영역 내에 들어가도록 하기 위해서는, 웨이퍼 상에 금속막을 형성하는 공정에서는, 평면적으로 보아 그 전체가 제1 영역에 겹쳐지도록 금속막이 형성되는 것이 바람직하다.
상기 반도체 장치의 제조 방법에 있어서 바람직하게는, 저지층을 형성하는 공정에서는, 티탄층과 티탄층 상에 배치되는 텅스텐층을 포함하는 저지층, 티탄층과 티탄층 상에 배치되는 이산화규소층을 포함하는 저지층, 또는 이산화규소층과 이산화규소층 상에 배치되는 티탄층과 티탄층 상에 배치되는 텅스텐층을 포함하는 저지층이 형성된다.
저지층을 구성하는 층으로서, 웨이퍼에의 이온의 주입을 저지하는 능력이 높은 텅스텐(W)층이나 이산화규소(SiO2)층을 채용할 수 있다. 한편, 저지층에 개구를 형성하는 공정에서는, 드라이 에칭 등의 에칭에 의해 저지층에 개구가 형성되는 경우가 많다. 이때, W층이나 SiO2층만으로 이루어지는 저지층을 채용한 경우, 그 에칭에 의해 저지층 뿐만 아니라 웨이퍼에까지 에칭의 영향이 미쳐, 웨이퍼에 손상이 생길 우려가 있다. 이에 대하여, W층이나 SiO2층과 웨이퍼 사이에, 에칭 스톱층으로서, W층이나 SiO2층에 대한 에칭으로 에칭되기 어려운 티탄(Ti)층을 형성해 둠으로써, 웨이퍼의 손상을 억제할 수 있다. 또한, Ti층의 두께를 예컨대 100 ㎚ 정도로까지 충분히 작게 해 둠으로써, Ti층이 잔존해 있는 상태에서도, 이온 주입을 실시할 수 있다. 또한, 이온 주입의 종료 후에, 에칭 스톱층으로서 형성한 Ti층을 웨이퍼로부터 제거하는 작업을 용이하게 하기 위해서, Ti층과 웨이퍼 사이에 희생층으로서의 SiO2층을 더 형성해도 된다. 또한, Ti층은 암모니아수와 과산화수소수의 혼합 용액 등을 이용함으로써, SiO2층에 대하여 선택적으로 제거할 수 있다.
즉, 저지층을 구성하는 층으로서, 이온 주입을 저지하는 능력이 높은 W층이나 SiO2층을 채용할 수 있고, 이 경우, W층이나 SiO2층과 웨이퍼 사이에 에칭 스톱층으로서 Ti층을 형성해 두는 것이 바람직하다. 또한, 에칭 스톱층으로서 Ti층을 형성한 경우, Ti층의 제거를 용이하게 할 목적으로, Ti층과 웨이퍼 사이에 희생층으로서의 SiO2층을 형성해 두는 것이 보다 바람직하다.
상기 반도체 장치의 제조 방법에 있어서 바람직하게는, 개구를 확대하는 공정에서는, 평면적으로 보아, 개구의 둘레 가장자리가 0.1 ㎛ 이상 0.5 ㎛ 이하만큼 이동하도록 개구가 확대된다.
상술한 바와 같이, 금속막(전극)을 구성하는 금속의 합금화 반응에 의한 확산 거리는 0.1 ㎛ 정도이다. 따라서, 개구의 둘레 가장자리가 0.1 ㎛ 이상 이동하도록 개구를 확대함으로써, 그 금속의 확산 거리에 대한 마진을 확보한 제2 영역을 형성할 수 있다. 한편, 베이스 영역의 폭이 돌출 영역보다도 1.0 ㎛를 초과하여 넓어지면, 반도체 장치의 구조의 미세화에 지장이 생길 우려가 있기 때문에, 개구의 둘레 가장자리가 0.5 ㎛ 이하만큼 이동하도록 개구를 확대하는 것이 바람직하다. 또한, 반도체 장치의 구조의 미세화가 중시되는 경우, 개구의 둘레 가장자리가 0.3 ㎛ 이하만큼 이동하도록 개구를 확대하는 것이 바람직하다.
상기 반도체 장치의 제조 방법에 있어서 바람직하게는, 제2 영역을 웨이퍼에 형성하는 공정에서는, 두께 0.3 ㎛ 이상의 제2 영역이 형성된다.
상술한 바와 같이, 이온 주입 영역을 구성하는 베이스 영역의 두께는 0.3 ㎛ 이상인 것이 바람직하다. 이 때문에, 제2 영역을 웨이퍼에 형성하는 공정에서는, 두께 0.3 ㎛ 이상의 제2 영역이 형성되는 것이 바람직하다. 한편, 상술한 바와 같이, 베이스 영역의 두께가 0.4 ㎛를 초과하면, 반도체 장치의 구조의 미세화에 지장이 생길 우려가 있다. 이 때문에, 제2 영역을 웨이퍼에 형성하는 공정에서는, 두께 0.4 ㎛ 이하의 제2 영역이 형성되는 것이 바람직하다.
상기 반도체 장치의 제조 방법에서는, 상기 반도체 장치는 접합형 전계 효과 트랜지스터이며, 상기 금속막은 게이트 전극으로 할 수 있다. 이에 따라, 미세화를 저해하지 않도록 게이트 길이를 짧게 하고, 게이트 전극을 구성하는 금속의 확산에 의한 내압의 저하를 억제하여 높은 내압을 확보하는 것이 가능한 JFET를 용이하게 제조할 수 있다.
이상의 설명으로부터 명백하듯이, 본 발명의 반도체 장치 및 그 제조 방법에 따르면, SiC를 소재로서 채용함으로써 본래 얻어지는 특성을 보다 확실하게 얻는 것이 가능한 반도체 장치 및 그 제조 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시형태에서의 JFET의 구성을 도시하는 개략 단면도이다.
도 2는 JFET의 제조 방법의 개략을 도시하는 플로우차트이다.
도 3은 JFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 4는 JFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 5는 JFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 6은 JFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 7은 JFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 8은 JFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 9는 JFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 10은 JFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 11은 JFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 12는 JFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 13은 JFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 2는 JFET의 제조 방법의 개략을 도시하는 플로우차트이다.
도 3은 JFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 4는 JFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 5는 JFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 6은 JFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 7은 JFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 8은 JFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 9는 JFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 10은 JFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 11은 JFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 12는 JFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 13은 JFET의 제조 방법을 설명하기 위한 개략 단면도이다.
이하, 도면에 기초하여 본 발명의 실시형태를 설명한다. 또한, 이하의 도면에서 동일하거나 상당하는 부분에는 동일한 참조 번호를 붙이고, 그 설명은 반복하지 않는다.
도 1을 참조하면, 본 실시형태에서의 JFET(1)는, SiC로 이루어지며, 도전형이 n형인 n형 기판(11)과, n형 기판(11) 상에 형성된 제1 p형층(12)과, 제1 p형층(12) 상에 형성된 n형층(13)과, n형층(13) 상에 형성된 제2 p형층(14)을 구비하고 있다. 여기서, p형층 및 n형층은, 각각 도전형이 p형 및 n형인 SiC로 이루어지는 층이다. 그리고, n형 기판(11), 제1 p형층(12), n형층(13) 및 제2 p형층(14)은, SiC로 이루어지는 웨이퍼(10)를 구성한다.
제2 p형층(14) 및 n형층(13)에는, n형층(13)보다도 고농도의 도전형이 n형인 불순물(n형 불순물)을 포함하는(예컨대 1×1020 ㎝-3 정도) 제1 n형 영역(15) 및 제2 n형 영역(17)이 형성되어 있다. 또한, 제1 n형 영역(15) 및 제2 n형 영역(17) 사이에 끼워지도록, 제1 p형층(12) 및 제2 p형층(14)보다도 고농도의 도전형이 p형인 불순물(p형 불순물)을 포함하는(예컨대 1×1018 ㎝-3 정도) 제1 p형 영역(16)이 형성되어 있다. 즉, 제1 n형 영역(15), 제1 p형 영역(16) 및 제2 n형 영역(17)은, 각각 제2 p형층(14)을 관통하여 n형층(13)에 이르도록 형성되어 있다. 또한, 제1 n형 영역(15), 제1 p형 영역(16) 및 제2 n형 영역(17)의 바닥부는, 제1 p형층(12)의 상부 표면[제1 p형층(12)과 n형층(13)의 경계부]으로부터 간격을 두고 배치되어 있다.
또한, 제1 n형 영역(15)으로부터 보아 제1 p형 영역(16)과는 반대측에는, 제2 p형층(14)의 상부 표면(14A)[n형층(13)측과는 반대측의 주면]으로부터 제2 p형층(14)을 관통하여 n형층(13)에 이르도록, 홈부(51)가 형성되어 있다. 즉, 홈부(51)의 바닥벽(51A)은, 제1 p형층(12)과 n형층(13)의 계면으로부터 간격을 두고, n형층(13)의 내부에 위치하고 있다. 또한, 홈부(51)의 바닥벽(51A)으로부터 n형층(13)을 관통하여, 제1 p형층(12)에 이르도록, 제1 p형층(12) 및 제2 p형층(14)보다도 고농도(예컨대 1×1018 ㎝-3 정도)의 p형 불순물을 포함하는 제2 p형 영역(23)이 형성되어 있다. 이 제2 p형 영역(23)의 바닥부는, n형 기판(11)의 상부 표면[n형 기판(11)과 제1 p형층(12)의 경계부]으로부터 간격을 두고 배치되어 있다.
또한, 제1 n형 영역(15), 제1 p형 영역(16), 제2 n형 영역(17) 및 제2 p형 영역(23)의 상부 표면에 접촉하도록, 오믹 컨택트 전극으로서의 소스 컨택트 전극(19), 게이트 컨택트 전극(21), 드레인 컨택트 전극(22) 및 전위 유지 컨택트 전극(24)이 각각 형성되어 있다. 그리고, 소스 컨택트 전극(19), 게이트 컨택트 전극(21), 드레인 컨택트 전극(22) 및 전위 유지 컨택트 전극(24)은, 예컨대 Ni(니켈)로 이루어져 있다.
그리고, 오믹 컨택트 전극인 소스 컨택트 전극(19), 게이트 컨택트 전극(21), 드레인 컨택트 전극(22) 및 전위 유지 컨택트 전극(24)과 인접하는 다른 오믹 컨택트 전극 사이에는, 산화막(18)이 형성되어 있다. 보다 구체적으로는, 절연막으로서의 산화막(18)이, 제2 p형층(14)의 상부 표면(14A), 홈부(51)의 바닥벽(51A) 및 측벽(51B)에 있어서, 소스 컨택트 전극(19), 게이트 컨택트 전극(21), 드레인 컨택트 전극(22) 및 전위 유지 컨택트 전극(24)이 형성되어 있는 영역 이외의 영역 전체를 덮도록 형성되어 있다. 이에 따라, 이웃하는 오믹 컨택트 전극들 사이가 절연되어 있다.
또한, 소스 컨택트 전극(19), 게이트 컨택트 전극(21) 및 드레인 컨택트 전극(22)의 상부 표면에 접촉하도록, 소스 배선(25), 게이트 배선(26) 및 드레인 배선(27)이 각각 형성되고, 각 오믹 컨택트 전극과 전기적으로 접속되어 있다. 소스 배선(25)은, 전위 유지 컨택트 전극(24)의 상부 표면에도 접촉하고, 전위 유지 컨택트 전극(24)과도 전기적으로 접속되어 있다. 즉, 소스 배선(25)은, 소스 컨택트 전극(19)의 상부 표면 상으로부터 전위 유지 컨택트 전극(24)의 상부 표면 상에까지 연장되도록 형성되어 있고, 이에 따라, 전위 유지 컨택트 전극(24)은, 소스 컨택트 전극(19)과 동전위로 유지되어 있다. 소스 배선(25), 게이트 배선(26) 및 드레인 배선(27)은, 예컨대 Al 등의 도전체로 구성되어 있다. 소스 컨택트 전극(19) 및 소스 배선(25)은 소스 전극(41)을 구성하고, 게이트 컨택트 전극(21) 및 게이트 배선(26)은 게이트 전극(42)을 구성하며, 드레인 컨택트 전극(22) 및 드레인 배선(27)은 드레인 전극(43)을 구성한다. 또한, 소스 전극(41), 게이트 전극(42), 드레인 전극(43) 및 산화막(18)의 상부 표면을 덮도록, 패시베이션막(44)이 형성되어 있다. 이 패시베이션막(44)은, 예컨대 SiO2로 이루어져 있고, 소스 전극(41), 게이트 전극(42) 및 드레인 전극(43)을 외부와 전기적으로 절연하여, JFET(1)를 보호하는 기능을 갖고 있다.
여기서, 제1 p형 영역(16) 및 제2 p형 영역(23)은, 이온 주입에 의해 형성된 이온 주입 영역이다. 그리고, 제1 p형 영역(16)은, 제2 p형층(14)의 상부 표면(14A)을 포함하도록 배치된 베이스 영역(16A)과, 베이스 영역(16A)으로부터 게이트 컨택트 전극(21)과는 반대측을 향하여 연장되는 돌출 영역(16B)을 포함하고 있다. 그리고, 베이스 영역(16A)은, 제2 p형층(14)의 상부 표면(14A)을 따른 방향에서의 폭(w1)이, 돌출 영역(16B)의 폭(w2)보다도 넓게 되어 있다. 또한, 제2 p형 영역(23)도, 상기 제1 p형 영역(16)과 마찬가지로, 홈부(51)의 바닥벽(51A)을 포함하도록 배치된 베이스 영역(23A)과, 베이스 영역(23A)으로부터 전위 유지 컨택트 전극(24)과는 반대측을 향하여 연장되는 돌출 영역(23B)을 포함하고 있다. 그리고, 베이스 영역(23A)은, 홈부(51)의 바닥벽(51A)을 따른 방향에서의 폭이, 돌출 영역(23B)보다도 넓게 되어 있다.
즉, 본 실시형태에서의 반도체 장치로서의 JFET(1)는, SiC로 이루어지는 웨이퍼(10)와, 웨이퍼(10)의 한쪽의 주면인 제2 p형층(14)의 상부 표면(14A) 상에 형성된 게이트 컨택트 전극(21)을 구비하고 있다. 웨이퍼(10)는, 상부 표면(14A)을 포함하도록 형성된 이온 주입 영역으로서의 제1 p형 영역(16)을 포함하고 있다. 이 제1 p형 영역(16)은, 상부 표면(14A)을 포함하도록 배치되는 베이스 영역(16A)과, 베이스 영역(16A)에 접속되고, 게이트 컨택트 전극(21)과는 반대측을 향하여 연장되는 돌출 영역(16B)을 포함하고 있다. 또한, 베이스 영역(16A)은, 상부 표면(14A)을 따른 방향에서의 폭(w1)이, 돌출 영역(16B)의 폭(w2)보다도 넓게 되어 있다. 그리고, 게이트 컨택트 전극(21)은, 평면적으로 보아 그 전체가 제1 p형 영역(16)에 겹쳐지도록, 제1 p형 영역(16)에 접촉하여 배치되어 있다.
다음으로, JFET(1)의 동작에 대해서 설명한다. 도 1을 참조하면, 게이트 전극(42)의 전압이 임계값 전압 이상인 상태에서는, n형층(13)에 있어서, 제1 p형 영역(16)과 제2 n형 영역(17) 사이에 끼워진 영역 및 그 끼워진 영역과 제1 p형층(12) 사이에 끼워진 영역(드리프트 영역), 및 제1 p형 영역(16)과 제1 p형층(12) 사이에 끼워진 영역(채널 영역)은 공핍화되어 있지 않고, 제1 n형 영역(15)과 제2 n형 영역(17)은 n형층(13)을 통해 전기적으로 접속된 상태로 되어 있다. 이 때문에, 제1 n형 영역(15)으로부터 제2 n형 영역(17)을 향하여 전자가 이동함으로써 전류가 흐른다.
한편, 게이트 컨택트 전극(21)에 음의 전압을 인가해 가면, 상술한 채널 영역 및 드리프트 영역의 공핍화가 진행되어, 제1 n형 영역(15)과 제2 n형 영역(17)은 전기적으로 차단된 상태가 된다. 이 때문에, 제1 n형 영역(15)으로부터 제2 n형 영역(17)을 향하여 전자가 이동할 수 없어, 전류는 흐르지 않는다.
여기서, 본 실시형태에서의 JFET(1)에 있어서는, 게이트 컨택트 전극(21)에 접촉하도록 형성되는 제1 p형 영역(16)이, 게이트 컨택트 전극(21)에 접촉하도록 배치되는 베이스 영역(16A)과 베이스 영역(16A)으로부터 게이트 컨택트 전극(21)과는 반대측으로 연장되는 돌출 영역(16B)을 포함하고 있고, 베이스 영역(16A)의 폭(w1)이 돌출 영역(16B)의 폭(w2)보다도 크게 되어 있다. 이에 따라, 게이트 컨택트 전극(21)에 접촉하는 베이스 영역(16A)에서는, 게이트 컨택트 전극(21)으로부터의 금속(예컨대 Ni)의 확산이 제1 p형 영역(16) 내에 들어가도록 충분한 폭을 확보함으로써 JFET(1)의 내압의 저하를 억제하는 한편, 게이트 컨택트 전극(21)으로부터 떨어져 있음으로써 게이트 컨택트 전극(21)으로부터의 금속이 확산에 의해 도달할 우려가 작은 돌출 영역(16B)에서는, 폭을 작게 함으로써, JFET(1)의 구조의 미세화에 대응할 수 있다.
보다 구체적으로, 도 1을 참조하면, SiC를 소재로서 채용한 JFET(1)의 제조 프로세스에 있어서는, SiC로 이루어지는 웨이퍼(10)에 이온 주입 영역인 제1 p형 영역(16)을 형성한 후에, 제1 p형 영역(16)에 접촉하도록 Ni 등의 금속으로 이루어지는 게이트 컨택트 전극(21)이 형성된다. 이때, 게이트 컨택트 전극(21)을 구성하는 금속과 웨이퍼(10)를 구성하는 SiC의 합금화 반응이 진행됨으로써, 그 금속이 웨이퍼(10) 내에서 확산되어 확산 영역(21A)이 형성된다. 이때, 제1 p형 영역(16)의 폭이 w2이면, 확산 영역(21A)이 제1 p형 영역(16)의 외부로까지 확대되어, pn 접합에 의해 확보되어야 할 내압이 저하된다. 이에 비하여, 본 실시형태에서의 JFET(1)에서는, 폭이 w1인 베이스 영역(16A)이 형성되어 있기 때문에, 확산 영역(21A)이 제1 p형 영역(16)의 외부로까지 확대되는 것을 회피할 수 있다. 이 때문에, JFET(1)에 따르면, 금속의 확산에 기인한 내압의 저하를 억제할 수 있다. 한편, 게이트 컨택트 전극(21)으로부터 충분히 떨어진 돌출 영역(16B)의 폭은 w1보다도 작은 w2로 되어 있기 때문에, 게이트 길이가 짧게 유지되어, JFET(1)의 구조의 미세화에 대응하는 것이 가능해지고 있다. 또한, 상기 JFET(1)에 있어서는, 상부 표면(14A)을 따른 방향에서의 돌출 영역(16B)의 폭(w2)이 채널 길이가 된다. 이 때문에, 베이스 영역(16A)의 폭(w1)을 게이트 컨택트 전극(21)의 형성이 가능한 폭으로 하면서, 돌출 영역(16B)의 폭(w2)을 이보다도 작게 함으로써, 채널 길이를 짧게 할 수 있다. 이에 따라, JFET(1)를, 종래보다도 온 저항이 낮고, 또한 고속 스위칭이 가능한 JFET로 할 수 있다.
여기서, 상기 JFET(1)에 있어서는, 웨이퍼(10)의 두께 방향에서의 베이스 영역(16A)의 두께(d1)는, 상기 상부 표면(14A)으로부터 제2 p형층(14)과 n형층(13)의 계면까지의 거리 이하로 되어 있는 것이 바람직하다. 즉, 베이스 영역(16A)의 두께(d1)는, 제2 p형층(14)의 두께(t) 이하로 되어 있는 것이 바람직하다. 이에 따라, 베이스 영역(16A)에 있어서, 게이트 컨택트 전극(21)과는 반대측의 선단 외연부 부근에서의 전계 집중을 완화할 수 있다. 그 결과, JFET(1)에서의 내압(耐壓)의 저하를 한층 확실하게 억제할 수 있다.
또한, 도 1에 도시하는 바와 같이, 제1 p형 영역(16)의 깊이(d2)는, 제2 p형층(14)의 두께(t)보다도 크다. 또한, 베이스 영역의 폭(w1)과 돌출 영역(16B)의 폭(w2)의 차는, 0.2 ㎛ 이상 1.0 ㎛ 이하로 하는 것이 바람직하고, 0.2 ㎛ 이상 0.6 ㎛ 이하로 하는 것이 보다 바람직하다.
JFET(1)에서의 구체적인 치수는, 예컨대 이하의 값을 채용할 수 있다. 즉, 제2 p형층(14)의 두께(t)는, 0.35 ㎛ 정도로 할 수 있다. 또한, 베이스 영역(16A)의 두께(d1)는 0.30 ㎛ 정도로, 제1 p형 영역(16)의 깊이(d2)는 0.70 ㎛ 정도로 할 수 있다. 또한, 베이스 영역의 폭(w1)은 1.6 ㎛ 정도로, 돌출 영역(16B)의 폭(w2)은 1.0 ㎛ 정도로 할 수 있다.
또한, 제1 p형층(12)의 두께는, 예컨대 10 ㎛ 정도로, 불순물 밀도는 1.0×1016 ㎝-3 정도로 할 수 있다. 또한, n형층(13)의 두께는, 예컨대 0.65 ㎛ 정도로, 불순물 밀도는 2.0×1017 ㎝-3 정도로 할 수 있다. 또한, 제2 p형층(14)의 두께는, 예컨대 0.35 ㎛ 정도로, 불순물 밀도는 2.0×1017 ㎝-3 정도로 할 수 있다.
다음으로, 본 실시형태에서의 반도체 장치로서의 JFET(1)의 제조 방법에 대해서 설명한다.
도 2를 참조하면, 본 실시형태에서의 JFET(1)의 제조 방법에 있어서는, 먼저, 공정(S10)으로서 기판 준비 공정이 실시된다. 이 공정(S10)에서는, 도 3에 도시하는 바와 같이, 고농도의 n형 불순물을 포함하는 SiC로 이루어지는 n형 기판(11)이 준비된다.
다음으로, 공정(S20)으로서, 에피택셜 성장 공정이 실시된다. 구체적으로, 도 3을 참조하면, n형 기판(11)의 한쪽의 주면 상에, 예컨대 기상 에피택셜 성장에 의해 SiC로 이루어지는 제1 p형층(12), n형층(13) 및 제2 p형층(14)이 순차적으로 형성된다. 기상 에피택셜 성장에 있어서는, 예컨대 재료 가스로서 실란(SiH4) 가스 및 프로판(C3H8) 가스를 이용하고, 캐리어 가스로서 수소(H2) 가스를 채용할 수 있다. 또한, p형층을 형성하기 위한 p형 불순물원으로서는, 예컨대 트리메틸알루미늄(TMA)을, n형층을 형성하기 위한 n형 불순물원으로서는, 예컨대 질소(N2)를 채용할 수 있다. 이에 따라, Al 등의 p형 불순물을 포함하는 제1 p형층(12) 및 제2 p형층(14), N 등의 n형 불순물을 포함하는 n형층(13)이 형성된다.
다음으로, 도 2를 참조하여, 공정(S30)으로서, 홈부 형성 공정이 실시된다. 이 공정(S30)에서는, 도 4에 도시하는 바와 같이, 제2 p형층(14)의 상부 표면(14A)으로부터 제2 p형층(14)을 관통하여 n형층(13)에 이르도록, 홈부(51)가 형성된다. 홈부(51)의 형성은, 예컨대 원하는 홈부(51)의 형성 위치에 개구를 갖는 마스크층을 제2 p형층(14)의 상부 표면(14A) 상에 형성한 후, SF6 가스를 이용한 드라이 에칭을 실시함으로써 행할 수 있다.
다음으로, 도 2를 참조하여, 공정(S40)으로서 저지층 형성 공정이 실시된다. 이 공정(S40)에서는, 도 5를 참조하여, 예컨대 스퍼터링에 의해, 제2 p형층(14)의 상부 표면(14A)으로부터 홈부(51)의 측벽 및 바닥벽에 이르도록, Ti로 이루어지는 Ti층(81) 및 W로 이루어지는 W층(82)이 순차적으로 형성된다. 또한, 이때, 도 6에 도시하는 바와 같이, Ti층(81)과 웨이퍼(10) 사이에, 희생층으로서 예컨대 SiO2로 이루어지는 SiO2층(89)을 형성해도 된다. 또한, 이 공정(S40)에서는, W층(82)을 대신하여 SiO2층을 채용할 수 있다.
다음으로, 도 2를 참조하여, 공정(S50)으로서 개구 형성 공정이 실시된다. 이 공정(S50)에서는, 도 7을 참조하여, 상기 Ti층(81) 및 W층(82)에 대하여, 원하는 제1 p형 영역(16) 및 제2 p형 영역(23)의 배치에 따른 개구(84) 및 개구(83)가 각각 형성된다. 개구(83, 84)의 형성은, 예컨대 원하는 개구(83, 84)의 형상에 따른 개구를 갖는 레지스트층을 W층(82) 상에 형성한 후, SF6 가스를 이용한 드라이 에칭을 실시함으로써 행할 수 있다. 여기서, Ti층(81)의 SF6 가스에 의한 에칭률은 W층(82)에 비하여 작기 때문에, 그 에칭에 의한 웨이퍼(10)의 손상을 용이하게 회피할 수 있다. 또한, 도 7에서는, 개구(83, 84)가 Ti층(81)을 관통하는 상태를 도시하였으나, 개구(83, 84)의 바닥부에 Ti층(81)이 잔존해도, 후술하는 이온 주입을 실시할 수 있다. 또한, 개구(84)의 폭은, 돌출 영역(16B)의 폭(w2)을 규정하는 것이며(도 1 참조), 예컨대 2 ㎛ 정도로 할 수 있다.
다음으로, 도 2를 참조하여, 공정(S60)으로서 제1 이온 주입 공정이 실시된다. 이 공정(S60)에서는, 도 8을 참조하여, 예컨대 p형 불순물이 되어야 할 알루미늄(Al) 이온이, 개구(83, 84)가 형성된 W층(82)을 마스크로서 이용하여 웨이퍼(10)에 대하여 주입된다. 이에 따라, 제1 p형 영역(16) 및 제2 p형 영역(23)을 각각 구성하는 제1 영역(16C) 및 제1 영역(23C)이 형성된다. 이때, Al 이온의 주입 깊이에 의해 제1 p형 영역(16)의 깊이(d2)가 규정되고(도 1 참조), 주입 깊이는 예컨대 0.5 ㎛ 정도가 된다.
다음으로, 도 2를 참조하여, 공정(S70)으로서 저지층 에칭 공정이 실시된다. 이 공정(S70)에서는, 도 9를 참조하여, 예컨대 레지스트 등의 도포를 행하지 않고서 SF6 가스를 이용한 드라이 에칭이 실시됨으로써, 개구(83, 84)가 확대된다. 이때, 개구(84)의 폭은, 베이스 영역(16A)의 폭(w1)을 규정한다(도 1 참조). 그리고, 이 드라이 에칭에 의해, 평면적으로 보아, 개구(84)의 둘레 가장자리가 0.1 ㎛ 이상 0.5 ㎛ 이하, 예컨대 0.3 ㎛만큼 이동하도록 사이드 에칭이 진행된다.
다음으로, 도 2를 참조하여, 공정(S80)으로서 제2 이온 주입 공정이 실시된다. 이 공정(S80)에서는, 도 9를 참조하여, 예컨대 p형 불순물이 되어야 할 Al 이온을, 공정(S70)에서 확대된 개구(83, 84)를 갖는 W층(82)을 마스크로서 이용하여 웨이퍼(10)에 대하여 주입한다. 이에 따라, 제1 p형 영역(16) 및 제2 p형 영역(23)을 각각 구성하는 제2 영역(16D) 및 제2 영역(23D)이 형성된다. 이때, Al 이온의 주입 깊이에 의해 베이스 영역(16A)의 두께(d1)가 규정되고(도 1 참조), 주입 깊이는 0.3 ㎛ 이상 0.4 ㎛ 이하, 예컨대 0.3 ㎛ 정도가 된다.
다음으로, 도 2를 참조하여, 공정(S90)으로서 n형 이온 주입 영역 형성 공정이 실시된다. 이 공정(S90)에서는, 먼저 W층(82) 및 Ti층(81)이 제거된 후, 공정(S40)～공정(S60)과 마찬가지로, 재차 Ti층(81) 및 W층(82)이 순차적으로 적층된 후에, 도 10에 도시하는 바와 같이 제1 n형 영역(15) 및 제2 n형 영역(17)에 대응한 개구(85) 및 개구(86)가 형성된다. 그 후, 예컨대 인(P) 등의 n형 불순물이 되어야 할 이온이 주입되어, 제1 n형 영역(15) 및 제2 n형 영역(17)이 형성된다.
다음으로, 도 2를 참조하여, 공정(S100)으로서, 활성화 어닐링 공정이 실시된다. 이 공정(S100)에서는, 도 11을 참조하여, 먼저 Ti층(81) 및 W층(82)이 제거된다. 그 후, 웨이퍼(10)가, 예컨대 아르곤 등의 비활성 가스 분위기 중에서 1700℃ 정도로 가열되고, 30분간 정도 유지됨으로써, 활성화 어닐링이 실시된다. 이에 따라, 공정(S60), 공정(S80) 및 공정(S90)에서 도입된 P, Al 등의 불순물이 활성화되어, n형 불순물 또는 p형 불순물로서 기능하는 것이 가능해진다. 이에 따라, n형 불순물 영역으로서의 제1 n형 영역(15) 및 제2 n형 영역(17)이 형성되고, 베이스 영역(16A, 23A)과 돌출 영역(16B, 23B)을 포함하는 p형 불순물 영역으로서의 제1 p형 영역(16) 및 제2 p형 영역(23)이 형성된다.
다음으로, 도 2를 참조하여, 공정(S110)으로서, 산화막 형성 공정이 실시된다. 구체적으로는, 공정(S110)에서는, 도 12를 참조하여, 예컨대 산소 분위기 중에서 웨이퍼(10)를 1300℃ 정도로 가열하고, 30분간 정도 유지하는 열산화 처리가 실시됨으로써, 제2 p형층(14)의 상부 표면(14A)과, 홈부(51)의 바닥벽(51A) 및 측벽(51B)을 덮는 절연막으로서의 산화막(18)(필드 산화막)이 형성된다. 산화막(18)의 두께는, 예컨대 0.1 ㎛ 정도이다.
다음으로, 도 2를 참조하여, 공정(S120)으로서, 오믹 전극 형성 공정이 실시된다. 이 공정(S120)에서는, 도 13을 참조하여, 먼저, 산화막(18) 상에 레지스트가 도포된 후, 노광 및 현상이 행해져, 소스 컨택트 전극(19), 게이트 컨택트 전극(21), 드레인 컨택트 전극(22) 및 전위 유지 컨택트 전극(24)(도 1 참조)을 형성해야 할 영역에 따른 개구를 갖는 레지스트막이 형성된다. 그리고, 그 레지스트막을 마스크로서 이용하여, 예컨대 RIE에 의해 산화막(18)이 부분적으로 제거된다. 그 후, 예컨대 두께 500 Å 정도의 Ni가, 예컨대 스퍼터링에 의해 형성된다. 또한, 레지스트막이 제거됨으로써, 레지스트막 상의 Ni막이 제거(리프트 오프)되어, 제1 n형 영역(15), 제1 p형 영역(16), 제2 n형 영역(17) 및 제2 p형 영역(23) 상에 접촉하도록, Ni로 이루어지는 소스 컨택트 전극(19), 게이트 컨택트 전극(21), 드레인 컨택트 전극(22) 및 전위 유지 컨택트 전극(24)이 형성된다. 여기서, 게이트 컨택트 전극(21)의 전극 폭은, 2 ㎛ 이하로 할 수 있다. 또한, 웨이퍼(10)가 Ar 등의 비활성 가스 분위기 중에 있어서 예컨대 1000℃ 정도로 가열되는 합금화 처리가 실시된다. 이에 따라, Ni로 이루어지는 소스 컨택트 전극(19), 게이트 컨택트 전극(21), 드레인 컨택트 전극(22) 및 전위 유지 컨택트 전극(24)이 실리사이드화된다.
다음으로, 도 2를 참조하여, 공정(S130)으로서, 배선 형성 공정이 실시된다. 이 공정(S130)에서는, 도 1을 참조하여, 소스 컨택트 전극(19), 게이트 컨택트 전극(21) 및 드레인 컨택트 전극(22)의 상부 표면에 각각 접촉하는 소스 배선(25), 게이트 배선(26) 및 드레인 배선(27)이 형성된다. 소스 배선(25), 게이트 배선(26) 및 드레인 배선(27)은, 예컨대 소스 배선(25), 게이트 배선(26) 및 드레인 배선(27)을 형성해야 할 원하는 영역에 개구를 갖는 레지스트층을 형성하고, Al을 증착한 후, 레지스트층과 함께 레지스트층 상의 Al을 제거(리프트 오프)함으로써 형성할 수 있다.
다음으로, 도 2를 참조하여, 공정(S140)으로서, 패시베이션막 형성 공정이 실시된다. 이 공정(S140)에서는, 도 1을 참조하여, 소스 전극(41), 게이트 전극(42), 드레인 전극(43) 및 산화막(18)의 상부 표면을 덮도록, 예컨대 SiO2로 이루어지는 패시베이션막(44)이 형성된다. 이 패시베이션막(44)의 형성은, 예컨대 CVD(Chemical Vapor Deposition; 화학 증착법)에 의해 실시할 수 있다.
이상의 공정에 의해, 본 실시형태에서의 JFET(1)는 완성된다. 이와 같이, 본 실시형태에서의 반도체 장치의 제조 방법에 따르면, 본 실시형태에서의 JFET(1)를 용이하게 제조할 수 있다.
또한, 상기 실시형태에서는, 본 발명의 반도체 장치의 일례로서 JFET에 대해서 설명하였으나, 본 발명의 반도체 장치 및 그 제조 방법은 이것에 한정되지 않고, 예컨대 MOSFET, pn 다이오드 등, 고농도 이온 주입층과, 고농도 이온 주입층 상에 오믹 전극을 구비한 다른 반도체 장치 및 그 제조 방법에도 적용할 수 있다.
이번에 개시된 실시형태는 모든 점에서 예시적인 것이며, 제한적인 것으로 해석되어서는 안된다. 본 발명의 범위는 상기한 설명이 아니라 청구범위에 의해 나타나며, 청구범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것으로 의도된다.
본 발명의 반도체 장치 및 그 제조 방법은, 적어도 한쪽의 주면이 탄화규소로 이루어지는 웨이퍼를 구비한 반도체 장치 및 그 제조 방법에, 특히 유리하게 적용될 수 있다.
1: JFET 10: 웨이퍼
11: n형 기판 12: 제1 p형층
13: n형층 14: 제2 p형층
14A: 상부 표면 15: 제1 n형 영역
16: 제1 p형 영역 16A: 베이스 영역
16B: 돌출 영역 16C: 제1 영역
16D: 제2 영역 17: 제2 n형 영역
18: 산화막 19: 소스 컨택트 전극
21: 게이트 컨택트 전극 21A: 확산 영역
22: 드레인 컨택트 전극 23: 제2 p형 영역
23A: 베이스 영역 23B: 돌출 영역
23C: 제1 영역 23D: 제2 영역
24: 전위 유지 컨택트 전극 25: 소스 배선
26: 게이트 배선 27: 드레인 배선
41: 소스 전극 42: 게이트 전극
43: 드레인 전극 44: 패시베이션막
51: 홈부 51A: 바닥벽
51B: 측벽 81: Ti층
82: W층 83, 84, 85,86: 개구
89: SiO2층
11: n형 기판 12: 제1 p형층
13: n형층 14: 제2 p형층
14A: 상부 표면 15: 제1 n형 영역
16: 제1 p형 영역 16A: 베이스 영역
16B: 돌출 영역 16C: 제1 영역
16D: 제2 영역 17: 제2 n형 영역
18: 산화막 19: 소스 컨택트 전극
21: 게이트 컨택트 전극 21A: 확산 영역
22: 드레인 컨택트 전극 23: 제2 p형 영역
23A: 베이스 영역 23B: 돌출 영역
23C: 제1 영역 23D: 제2 영역
24: 전위 유지 컨택트 전극 25: 소스 배선
26: 게이트 배선 27: 드레인 배선
41: 소스 전극 42: 게이트 전극
43: 드레인 전극 44: 패시베이션막
51: 홈부 51A: 바닥벽
51B: 측벽 81: Ti층
82: W층 83, 84, 85,86: 개구
89: SiO2층
Claims (11)
- 적어도 한쪽의 주면(主面)(14A)이 탄화규소로 이루어지는 웨이퍼(10)와,
상기 한쪽의 주면(14A) 상에 형성된 전극(21)을 구비하고,
상기 웨이퍼(10)는,
제1의 제1 도전형층(12)과,
상기 제1의 제1 도전형층(12) 상에 접촉하여 배치되고, 도전형이 상기 제1의 제1 도전형층(12)과는 다른 제2 도전형층(13)과,
상기 제2 도전형층(13) 상에 접촉하여 배치되고, 도전형이 상기 제1의 제1 도전형층(12)과 동일한 제2의 제1 도전형층(14)과,
상기 한쪽의 주면(14A)을 포함하도록 형성된 이온 주입 영역(16)을 포함하며,
상기 이온 주입 영역(16)은,
상기 한쪽의 주면(14A)을 포함하도록 배치되는 베이스 영역(16A)과,
상기 베이스 영역(16A)에 접속되고, 상기 전극(21)과는 반대측을 향하여 연장되는 돌출 영역(16B)을 포함하며,
상기 베이스 영역(16A)은, 상기 한쪽의 주면(14A)을 따른 방향에서의 폭이, 상기 돌출 영역(16B)보다도 넓고,
상기 전극(21)은, 평면적으로 보아 그 전체가 상기 이온 주입 영역(16)에 겹쳐지도록, 상기 이온 주입 영역(16)에 접촉하여 배치되어 있으며,
상기 웨이퍼(10)의 두께 방향에서의 상기 베이스 영역(16A)의 두께는, 상기 한쪽의 주면(14A)으로부터 상기 제2의 제1 도전형층(14)과 상기 제2 도전형층(13)의 계면까지의 거리 이하로 되어 있는 것인 반도체 장치(1). - 제1항에 있어서, 상기 반도체 장치(1)는 접합형 전계 효과 트랜지스터이며,
상기 전극(21)은 게이트 전극인 것인 반도체 장치(1). - 삭제
- 삭제
- 제1항에 있어서, 상기 한쪽의 주면(14A)을 따른 방향에서의 상기 베이스 영역(16A)의 폭은, 상기 돌출 영역(16B)보다도 0.2 ㎛ 이상 1.0 ㎛ 이하만큼 넓은 것인 반도체 장치(1).
- 제1항에 있어서, 상기 베이스 영역(16A)은, 0.3 ㎛ 이상의 두께를 갖고 있는 것인 반도체 장치(1).
- 적어도 한쪽의 주면(14A)이 탄화규소로 이루어지는 웨이퍼(10)를 준비하는 공정과,
상기 한쪽의 주면(14A) 상에, 상기 웨이퍼(10)에의 이온의 주입을 저지하는 저지층을 형성하는 공정과,
상기 저지층에 개구를 형성하는 공정과,
상기 개구가 형성된 상기 저지층을 마스크로서 이용하여 제1 도전형의 이온을 주입함으로써, 상기 제1 도전형의 이온이 주입된 제1 영역을 상기 웨이퍼(10)에 형성하는 공정과,
상기 개구를 확대하는 공정과,
상기 개구가 확대된 상기 저지층을 마스크로서 이용하여, 상기 제1 영역을 상기 웨이퍼(10)에 형성하는 공정보다도 얕게 상기 제1 도전형의 이온을 주입함으로써, 상기 제1 도전형의 이온이 주입된 제2 영역을 상기 웨이퍼(10)에 형성하는 공정과,
평면적으로 보아 그 전체가 상기 제2 영역에 겹쳐지도록, 상기 웨이퍼(10) 상에 금속막을 형성하는 공정
을 포함하고,
상기 웨이퍼(10)는,
제1의 제1 도전형층(12)과,
상기 제1의 제1 도전형층(12) 상에 접촉하여 배치되고, 도전형이 상기 제1의 제1 도전형층(12)과는 다른 제2 도전형층(13)과,
상기 제2 도전형층(13) 상에 접촉하여 배치되고, 도전형이 상기 제1의 제1 도전형층(12)과 동일한 제2의 제1 도전형층(14)을 포함하고,
상기 웨이퍼(10)의 두께 방향에서의 상기 제2 영역의 두께는, 상기 한쪽의 주면(14A)으로부터 상기 제2의 제1 도전형층(14)과 상기 제2 도전형층(13)의 계면까지의 거리 이하로 되어 있는 것인 반도체 장치(1)의 제조 방법. - 제7항에 있어서, 상기 저지층을 형성하는 공정에서는, 티탄층과 상기 티탄층 상에 배치되는 텅스텐층을 포함하는 상기 저지층, 티탄층과 상기 티탄층 상에 배치되는 이산화규소층을 포함하는 상기 저지층, 또는 이산화규소층과 상기 이산화규소층 상에 배치되는 티탄층과 상기 티탄층 상에 배치되는 텅스텐층을 포함하는 상기 저지층이 형성되는 것인 반도체 장치(1)의 제조 방법.
- 제7항에 있어서, 상기 개구를 확대하는 공정에서는, 평면적으로 보아, 상기 개구의 둘레 가장자리가 0.1 ㎛ 이상 0.5 ㎛ 이하만큼 이동하도록 상기 개구가 확대되는 것인 반도체 장치(1)의 제조 방법.
- 제7항에 있어서, 상기 제2 영역을 상기 웨이퍼(10)에 형성하는 공정에서는, 두께 0.3 ㎛ 이상의 상기 제2 영역이 형성되는 것인 반도체 장치(1)의 제조 방법.
- 제7항에 있어서, 상기 반도체 장치(1)는 접합형 전계 효과 트랜지스터이며,
상기 금속막은 게이트 전극인 것인 반도체 장치(1)의 제조 방법.
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