JP2020136473A - 半導体装置の製造方法 - Google Patents

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剛 藤田
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Toshiba Corp
Toshiba Electronic Devices and Storage Corp
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Abstract

【課題】終端領域における耐圧変動を抑制できる半導体装置の製造方法を提供する。【解決手段】半導体装置は、第１導電形の第１半導体層を含む半導体部と、前記半導体部の表面上に設けられた第１電極と、前記半導体部の裏面上に設けられた第２電極と、を含む。前記半導体部は、前記第１電極と前記第１半導体層の間に設けられた第２導電形の第２半導体層をさらに含む。前記半導体装置の製造方法は、前記半導体部上に設けられた第１絶縁膜上に、前記第２半導体層を囲む領域の上方に開口を有するマスク層を形成する工程と、前記第１絶縁膜の一部を前記マスク層と共に選択的に除去し、前記第１絶縁膜の前記一部が除去されたスペースに前記半導体部の一部を露出させる工程と、前記第１絶縁膜および前記半導体部の前記一部に接する半絶縁性の第２絶縁膜を形成する工程と、を備える。【選択図】図１

Description

実施形態は、半導体装置の製造方法に関する。
パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの電力制御用半導体装置は、電流経路となる活性領域と、それを囲む終端領域と、を有し、終端領域における耐圧を安定させることが求められる。
特開平１−２５５２５５号公報
実施形態は、終端領域における耐圧変動を抑制できる半導体装置の製造方法を提供する。
実施形態に係る半導体装置は、第１導電形の第１半導体層を含む半導体部と、前記半導体部の表面上に設けられた第１電極と、前記半導体部の裏面上に設けられた第２電極と、を含む。前記半導体部は、前記第１電極と前記第１半導体層の間に選択的に設けられた第２導電形の第２半導体層をさらに含み、前記半導体部の前記表面上において、前記第２半導体層を囲む領域上に設けられた第１絶縁膜を有する。前記半導体装置の製造方法は、前記第２半導体層を囲む領域の上方に開口を有するマスク層を、前記第１絶縁膜上に形成する工程と、前記第１絶縁膜の一部を前記マスク層と共に選択的に除去し、前記第１絶縁膜の前記一部が除去されたスペースに前記半導体部の一部を露出させる工程と、前記第１絶縁膜および前記半導体部の上に、前記表面の前記一部に接する半絶縁性の第２絶縁膜を形成する工程と、を備える。
実施形態に係る半導体装置を示す模式断面図である。 実施形態に係る半導体装置の製造過程を示す模式断面図である。 実施形態の変形例に係る半導体装置の製造過程を示す模式断面図である。 実施形態の変形例に係る半導体装置を示す模式断面図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。また、図中に示す符号「ｐ」、「ｐ−」、「ｎ」、「ｎ−」および「ｎ＋」は、それぞれの部分の導電形がｐ形もしくはｎ形であること、および不純物濃度の高低を表している。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
図１は、実施形態に係る半導体装置１を示す模式断面図である。半導体装置１は、例えば、パワーＭＯＳＦＥＴである。
図１に示すように、半導体装置１は、半導体部１０、ドレイン電極２１、ソース電極２２、ＥＱＰＲ(EQuivalent-Potential Ring)電極２３を有する。半導体部１０は、例えば、シリコンである。
ドレイン電極２１は、例えば、半導体部１０の裏面上に設けられる。ソース電極２２およびＥＱＰＲ電極２３は、半導体部１０の表面上に選択的に設けられる。ＥＱＰＲ電極２３は、半導体部１０の外縁に沿って、ソース電極２２を囲むように設けられる。また、ＥＱＰＲ電極２３は、半導体部１０の表面に沿った方向にソース電極２２から離間して設けられる。
半導体部１０は、ｎ形ドリフト層１１（第１半導体層）、ｐ形ベース層１２（第２半導体層）、ｎ形高濃度層１３、ｐ形ガードリング層１４ａ、１４ｂおよび１４ｃ、ｎ形ソース層１５及びｎ形ドレイン層１７を含む。
ｐ形ベース層１２は、ｎ形ドリフト層１１とソース電極２２との間に選択的に設けられる。ｎ形ドレイン層１７は、ｎ形ドリフト層１１とドレイン電極２１の間に設けられる。ｎ形ドレイン層１７は、ｎ形ドリフト層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。ドレイン電極２１は、例えば、ｎ形ドレイン層１７にコンタクトし、電気的に接続される。ｎ形ドリフト層１１は、ｎ形ドレイン層１７を介してドレイン電極２１に電気的に接続される。
ｎ形高濃度層１３は、ｎ形ドリフト層１１とＥＱＰＲ電極２３との間に選択的に設けられる。ｎ形高濃度層１３は、ｎ形ドリフト層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。ＥＱＰＲ電極２３は、ｎ形高濃度層１３にコンタクトし、電気的に接続される。
ｐ形ガードリング層１４ａ〜１４ｃは、半導体部１０の表面に沿って、ｐ形ベース層１２を囲むように設けられる。ｐ形ガードリング層１４ａ〜１４ｃは、ｐ形ベース層１２とｎ形高濃度層１３との間に位置する。ｐ形ガードリング層１４ａ〜１４ｃは、ｐ形ベース層１２からｎ形高濃度層１３に向かう方向に順に並べて配置される。ｐ形ガードリング層１４ａは、例えば、ｐ形ベース層１２に接するように設けられる。ｐ形ガードリング層１４ａ〜１４ｃは、ｐ形ベース層１２のｐ形不純物よりも低濃度のｐ形不純物を含む。
ｎ形ソース層１５は、ｐ形ベース層１２とソース電極２２との間に選択的に設けられる。ｎ形ソース層１５は、ｎ形ドリフト層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。ソース電極２２は、ｎ形ソース層１５に電気的に接続される。
半導体装置１は、絶縁膜３０、絶縁膜３１、絶縁膜３２、絶縁膜３３、ゲート電極４０及び封止部５０をさらに備える。封止部５０は、半導体部１０の表面上にソース電極２２を囲むように設けられる。封止部５０は、絶縁膜３０および絶縁膜３１を介してソース電極２２の外周部およびＥＱＰＲ電極２３を選択的に覆う。封止部５０は、例えば、ポリイミドなどの樹脂である。
絶縁膜３０は、半導体部１０と封止部５０との間に設けられ、ソース電極２２の外周部、ＥＱＰＲ電極２３を覆う。また、絶縁膜３０は、その一部が半導体部１０に接するように設けられる。さらに、絶縁膜３０は、ソース電極２２に接するように設けられる。絶縁膜３０は、半絶縁膜であり、例えば、窒化シリコンを含む。
絶縁膜３１は、絶縁膜３０と封止部５０の間に設けられる。絶縁膜３１は、例えば、シリコン酸化膜もしくはシリコン窒化膜である。絶縁膜３１は、例えば、半絶縁性の絶縁膜３０を保護する保護層として機能する。例えば、封止部５０に樹脂を用いた場合、水分などの外気の影響を完全に遮蔽することが難しいが、絶縁膜３１を設けることにより、外気に対する遮蔽の効果を向上させることができる。また、封止部５０を介して流れるリーク電流を遮断することもできる。
絶縁膜３０の電気抵抗は、絶縁膜３１の電気抵抗よりも低い。例えば、絶縁膜３０の抵抗率は、１．０×１０８以上、１．０×１０１３未満［Ω・ｃｍ］である。絶縁膜３１の抵抗率は、１．０×１０１３以上［Ω・ｃｍ］である。
ゲート電極４０は、半導体部１０とソース電極２２との間に設けられる。ゲート電極４０は、例えば、半導体部１０の表面側に設けられたゲートトレンチの内部に配置される。ゲート電極４０は、ゲート絶縁膜４１により半導体部１０から電気的に絶縁される。ゲート電極４０は、ゲート絶縁膜４１を介してｐ形ベース層１２と向き合うように設けられる。
絶縁膜３２は、半導体部１０とソース電極２２との間に設けられる。絶縁膜３２は、例えば、シリコン酸化膜であり、ゲート電極４０をソース電極２２から電気的に絶縁する。絶縁膜３２は、ｎ形ソース層１５とソース電極２２との間にも設けられる。ｎ形ソース層１５は、隣り合うゲート電極４０の間において、ｐ形ベース層１２の上に設けられる。ソース電極２２は、絶縁膜３２に設けられたコンタクトホール中に延在し、ｎ形ソース層１５にコンタクトするコンタクト部４５を含む。ソース電極２２は、コンタクト部４５を介してｎ形ソース層１５に電気的に接続される。
絶縁膜３３は、半導体部１０と絶縁膜３０との間に設けられる。例えば、ｐ形ガードリング層１４ｃとｎ形高濃度層１３との間に位置するｎ形ドリフト層１１の一部を、絶縁膜３３は覆う。
絶縁膜３２は、例えば、ｐ形ガードリング層１４ａと絶縁膜３０との間に位置する部分をさらに含む。絶縁膜３０は、絶縁膜３２と絶縁膜３３との間に位置する部分において、半導体部１０に接する。
半導体装置１は、ドレイン電極２１とソース電極２２との間に位置する活性領域１１ａと、活性領域１１ａを囲む終端領域１１ｂと、を含む。ここでは、便宜上、ｎ形ドリフト層１１中の活性領域１１ａおよび終端領域１１ｂを示したが、例えば、ｐ形ベース層１２およびｎ形ソース層１５は、活性領域に位置し、ｐ形ガードリング層１４ａ〜１４ｃは、終端領域に位置する。例えば、ゲート電極４０にＯＮバイアスが供給されると、ｐ形ベース層１２とゲート絶縁膜４１との界面に反転層が誘起され、ドレイン電極２１からソース電極２２へＯＮ電流が流れる。すなわち、ＯＮ電流が流れる領域を活性領域と定義する。
ゲート電極４０へのＯＮバイアスの供給が停止され、半導体装置１がオフ状態となった時、ドレイン電極２１とソース電極２２との間に印加されたドレイン電圧により半導体部１０の中に高電界が発生する。すなわち、ｎ形ドリフト層１１とｐ形ベース層１２との間のｐｎ接合に逆バイアスが印加され、半導体部１０の中に空乏層が広がると共に高電界が発生する。ｐ形ガードリング層１４ａ〜１４ｃは、ｐ形ベース層１２の外周に沿って発生する電界の強度を低減するために設けられる。これにより、終端領域１１ｂにおけるｐｎ接合のブレイクダウンを回避することができる。
しかしながら、終端領域１１ｂでは、ｎ形ドリフト層１１からｐ形ガードリング層１４ａ〜１４ｃ、へ流れ込むホットキャリアの一部が、例えば、絶縁膜３２の中に注入され、終端領域の耐圧を低下させる場合がある。これに対し、半導体装置１では、半絶縁性の絶縁膜３０を半導体部１０にコンタクトさせることにより、ｎ形ドリフト層１１からソース電極２２に至るキャリアの放出経路を設けている。これにより、絶縁膜３２へのキャリアの注入を低減し、終端領域１１ｂにおける耐圧の低下を回避することができる。
次に、図２（ａ）〜（ｄ）を参照して、半導体装置１の製造方法を説明する。図２（ａ）〜（ｄ）は、半導体部１０に接する絶縁膜３０の形成過程を示す模式断面図である。なお、図２（ａ）〜（ｄ）では、ｐ形ガードリング層１４ａ〜１４ｃを省略している。
図２（ａ）に示すように、半導体部１０の上に絶縁膜３２が形成され、絶縁膜３２の上にレジストマスク３５が形成される。絶縁膜３２は、例えば、シリコン酸化膜である。レジストマスク３５は、底面に絶縁膜３２の一部を露出させた開口３５ｆを含む。
図２（ｂ）に示すように、レジストマスク３５を用いて、絶縁膜３２を選択的に除去する。絶縁膜３２は、例えば、ＲＩＥ（Reactive Ion Etching）を用いて選択的にエッチングされる。この際、絶縁膜３２のエッチングは、レジストマスク３５も共にエッチングされる条件下で実施される。
例えば、レジストマスク３５は、酸素原子を含むプラズマに晒すことにより化学的に除去される。しかしながら、酸素を含むプラズマでは、例えば、酸化シリコンを含む絶縁膜３２をエッチングすることはできない。一方、絶縁膜３２は、例えば、フッ素原子を含むプラズマに晒すことにより科学的にエッチングできる。しかしながら、レジストマスク３５は、フッ素原子を含むプラズマに対して耐性を有し、科学的にエッチングすることはできない。このため、実施形態に係るＲＩＥでは、放電電極とウェーハとの間の電位差を大きくし、励起されたイオンの衝突による物理的なエッチングが支配的となる条件下で、エッチングを実施する。これにより、絶縁膜３２およびレジストマスク３５の両方をエッチングすることができる。なお、ＲＩＥに用いるガス種は、例えば、フッ素原子を含むものを用いる。これにより、物理的エッチングと化学的エッチングの両方により、絶縁膜３２をエッチングすることができる。
図２（ｃ）に示すように、半導体部１０の一部を露出させ、絶縁膜３２の上のレジストマスク３５が除去された時点で、絶縁膜３２のエッチングを停止する。この過程において、例えば、絶縁膜３２から絶縁膜３３が分離される。
続いて、図２（ｄ）に示すように、絶縁膜３２および絶縁膜３３を覆い、半導体部１０の露出した一部に接するように絶縁膜３０を形成する。絶縁膜３０は、例えば、プラズマＣＶＤ（Plasma enhanced Chemical Vapor Deposition）を用いて形成される。絶縁膜３０は、シリコン窒化膜である。絶縁膜３０は、化学量論比に等しい組成比（Ｓｉ３Ｎ４）を有するシリコン窒化膜よりもシリコン原子の含有率が大きい組成比を有する半絶縁性膜である。
絶縁膜３０における窒素原子に対するシリコン原子の割合Ｓｉ／Ｎは、例えば、１．０以上１．５以下であることが望ましい。例えば、絶縁膜３１にシリコン窒化膜を用いる場合、シリコン原子の割合（Ｓｉ／Ｎ）は、０．７以上、０．９５以下であることが望ましい。
上記の実施形態では、絶縁膜３０は、半導体部１０に直接コンタクトするように設けられる。これにより、半導体部１０から半絶縁性の絶縁膜３０を介してキャリアを放出することが可能となり、終端領域におけるｐｎ接合の耐圧を安定させることができる。
例えば、絶縁膜３２のエッチング中にレジストマスク３５を除去しない製造方法では、絶縁膜３２を選択的に除去し、半導体部１０の一部を露出させた後に、レジストマスク３５を除去する必要がある。
レジストマスク３５は、例えば、プラズマアッシングなどのドライエッチング、もしくは、薬液により溶解する方法を用いて除去することができる。製造効率および廃液処理の環境負荷を考量すれば、ドライエッチングを用いてレジストマスク３５を除去することが望ましい。しかしながら、ドライエッチングを用いる場合には、例えば、プラズマ中の活性酸素によりレジストマスク３５が灰化され、除去されると共に、半導体部１０の露出された部分が酸化される。このため、半導体部１０の表面に、例えば、シリコン酸化膜が形成される。すなわち、半導体部１０と絶縁膜３０との間にシリコン酸化膜が介在する終端構造が形成される。その結果、半導体部１０から絶縁膜３０を介してソース電極２２に至るキャリアの排出経路がシリコン酸化膜によりブロックされ、終端領域１１ｂにおけるｐｎ接合の耐圧の低下を招くことになる。
本実施形態に係る製造方法では、レジストマスク３５を絶縁膜３２のエッチング過程において除去することにより、絶縁膜３０を半導体部１０の上に直接形成することを可能とする。例えば、ＲＩＥを用いて絶縁膜３２を除去する場合、プラズマ中の活性イオンのポテンシャルエネルギーを大きくすることにより、レジストマスク３５のエッチングレートを大きくすることができる。すなわち、イオンの衝突による物理的エッチング過程が化学反応によるエッチング過程よりも支配的になる条件を用いることにより、レジストマスク３５のエッチングレートを速くすることができる。これにより、例えば、絶縁膜３２のエッチングの完了と同時に、レジストマスク３５を消失させるエッチング条件を設定することもできる。
絶縁膜３２のエッチング過程では、例えば、絶縁膜３２のシリコン原子を含む反応生成物およびレジストマスク３５のカーボン原子を含む反応生成物の信号をモニターすることが望ましい。これらは、例えば、プラズマ発光を分光し、その信号をモニターすることにより実現できる。例えば、シリコンを含む反応生成物の発光が最低レベルに到達した時点、もしくは、半導体部１０のシリコンの影響によりシリコンを含む反応生成物の発光レベルが上昇し始める時点を、絶縁膜３２のエッチングの終点とし、カーボンを含む反応生成物の発光が最低レベルに達した時点をレジストマスク３５のエッチングの終点とすれば、両方の終点が確認された時点で絶縁膜３２のエッチングを停止する。
例えば、絶縁膜３２のエッチングの終点が先に確認された場合には、レジストマスク３５のエッチングの終点を確認した時点でエッチングを停止する。レジストマスク３５のエッチングの終点が先に確認される場合には、絶縁膜３２のエッチングは、エッチングレートに基づいた時間制御により停止される。
次に、図３（ａ）〜（ｄ）を参照して、実施形態の変形例に係る半導体装置１の製造方法を説明する。図３（ａ）〜（ｄ）は、半導体部１０に接する絶縁膜３０の形成過程を示す模式断面図である。
この例では、絶縁膜３２は、第１層３２ａ、第２層３２ｂおよび第３層３２ｃを含む積層構造を有する。第１層３２ａは、例えば、半導体部１０を熱酸化して形成されるシリコン酸化膜である。第２層３２ｂは、例えば、ＣＶＤを用いて形成されるシリコン酸化層である。第３層３２ｃは、例えば、ボロン（Ｂ）およびリン（Ｐ）を含むＢＰＳＧ層であり、ＣＶＤを用いて形成される。
図３（ａ）に示すように、絶縁膜３２は、レジストマスク３５を用いて選択的に除去される。絶縁膜３２は、レジストマスク３５と共にエッチングされる条件下で除去される。
図３（ｂ）に示すように、レジストマスク３５が除去された時点で絶縁膜３２のエッチングを一時停止する。エッチング条件は、例えば、第３層３２ｃが選択的に除去され、第２層３２ｂが露出された時点、もしくは、第３層３２ｃおよび第２層３２ｂの一部が選択的に除去された時点で、レジストマスク３５が完全に除去されるように、レジストマスク３５のエッチング速度を調整した第１条件に設定される。
例えば、ＲＩＥにおける放電電極とウェーハとの間の電位差を適宜設定することにより、物理的エッチングの割合を変化させ、レジストマスク３５のエッチング速度を所望の値に設定することができる。一方、第２層３２ｂおよび第３層３２ｃのエッチング過程では、物理的エッチングと共に化学反応によるエッチングが進行するため、電位差の変化に対する第２層３２ｂおよび第３層３２ｃのエッチング速度の変化は小さい。したがって、第２層３２ｂ、第３層３２ｃおよびレジストマスク３５のエッチング速度を適宜設定することが可能である。
図３（ｃ）に示すように、第２層３２ｂの一部および第１層３２ａの一部を選択的に除去し、半導体部１０の一部を露出させる。この際、第３層３２ｃの上にレジストマスク３５が残っていないため、第３層３２ｃもエッチングされる。したがって、第３層３２ｃは、第２層３２ｂおよび第１層３２ａを選択的に除去した後に、所望の膜厚が確保できる初期膜厚を有するように形成される。
第２層３２ｂおよび第１層３２ａのエッチング条件は、例えば、レジストマスク３５が存在するとすれば、そのエッチングレートが、第１条件よりも遅くなる条件、もしくは、レジストマスク３５をエッチングしない条件に設定される。
ＲＩＥを用いる場合には、例えば、放電電極とウェーハとの間の電位差を小さくして、物理的エッチングを抑制し、励起されたイオンの化学反応によるエッチングが支配的となる条件でエッチングする（第２条件）。ここでプラズマ励起されるガス種には、例えば、第１層３２ａおよび第２層３２ｂの材料に対して高い反応性を有するが、レジストマスク３５の材料に対する反応性が低いものもしくは殆どないものを用いる。したがって、第２条件下では、第１層３２ａおよび第２層３２ｂは、化学的にエッチングされ、下地層である半導体部１０に対する物理的ダメージを抑制できる。図３（ｃ）に示す工程では、レジストマスク３５は存在しないが、もし、レジストマスク３５が残っているとすれば、第２条件下では、物理的エッチングが抑制されるため、レジストマスク３５のエッチング速度は、第１条件下のエッチング速度よりも遅くなる。
また、第２層３２ｂおよび第１層３２ａのエッチングは、ＣＤＥ（Chemical Dry Etching）を用いて実施しても良い。これにより、第２層３２ｂおよび第１層３２ａのエッチング時に半導体部１０に与える物理的ダメージを低減できる。
この過程において、絶縁膜３２から絶縁膜３３が分離される。絶縁膜３３は、第１層３３ａ、第２層３３ｂおよび第３層３３ｃを含む積層構造を有する。
続いて、図３（ｄ）に示すように、絶縁膜３２および絶縁膜３３を覆い、半導体部１０に直接接する絶縁膜３０を形成する。絶縁膜３０は、半絶縁膜である。
上記の製造方法における最初のエッチング過程では、例えば、レジストマスク３５のカーボンを含む反応生成物からの発光をモニターすることにより、エッチングの終点を検出する。また、第３層３２ｃのボロンもしくはリンの反応生成物の発光をモニターしても良い。すなわち、第３層３２ｃが除去された後に、レジストマスク３５が除去されたことを確認し、最初のエッチングを停止する。これに対し、第２層３２ｂおよび第１層３２ａのエッチングは、それぞれのエッチングレートに基づいた時間制御により停止される。
実施形態に係る製造方法は、上記の例に限定される訳ではない。例えば、図２（ａ）〜（ｄ）に示す製造過程において、絶縁膜３２は、第１層３２ａ、第２層３２ｂおよび第３層３２ｃを含む積層構造を有しても良いし、第１層３２ａおよび第３層３２ｃを含む２層構造であっても良い。
図４は、実施形態の変形例に係る半導体装置２を示す模式断面図である。半導体装置２は、例えば、ＰＩＮダイオードである。半導体装置２は、半導体部６０と、カソード電極７１と、アノード電極７３と、を含む。カソード電極７１は、半導体部６０の裏面上に設けられる。アノード電極７３は、半導体部６０の表面上に設けられる。
図４に示すように、半導体部６０は、低濃度のｎ形半導体層（以下、Ｉ層６１）と、ｐ形アノード層６３と、ｎ形カソード層６５と、を含む。ｐ形アノード層６３は、Ｉ層６１とアノード電極７３との間に設けられる。アノード電極７３は、ｐ形アノード層６３にコンタクトし、電気的に接続される。ｎ形カソード層６５は、Ｉ層６１とカソード電極７１との間に設けられる。ｎ形カソード層６５は、Ｉ層６１のｎ形不純物よりも高濃度のｎ形不純物を含む。カソード電極７１は、ｎ形カソード層６５にコンタクトし、電気的に接続される。
半導体装置２は、カソード電極７１とアノード電極７３との間に位置する活性領域６１ａと、その周りに位置する終端領域６１ｂと、を含む。ｐ形アノード層６３は、活性領域に設けられる。ここでも、便宜上、Ｉ層６１ａの活性領域６１ａおよび終端領域６１ｂを示しているが、ｐ形アノード層６３は、活性領域に位置する。
半導体部６０は、ｐ形ガードリング層１４ａ〜１４ｃおよびｎ形高濃度層１３をさらに含む。ｐ形ガードリング層１４ａ〜１４ｃは、半導体部６０の表面に沿って、ｐ形アノード層６３を囲むように設けられる。ｎ形高濃度層１３は、半導体部６０の表面側の外縁に沿ってｐ形アノード層６３を囲むように設けられる。ｐ形ガードリング層１４ａ〜１４ｃは、ｐ形アノード層６３とｎ形高濃度層１３との間に設けられる。ｎ形高濃度層１３は、Ｉ層６１のｎ形不純物よりも高濃度のｎ形不純物を含む。
半導体装置２は、ＥＰＱＲ電極２３、絶縁膜３０、絶縁膜３１、絶縁膜３２、絶縁膜３３、ゲート電極４０及び封止部５０をさらに備える。ＥＰＱＲ電極２３は、ｎ形高濃度層１３の上方に設けられる。ＥＰＱＲ電極２３は、ｎ形高濃度層１３にコンタクトし、電気的に接続される。封止部５０は、半導体部６０の表面上にアノード電極７３を囲むように設けられ、アノード電極７３の外周部およびＥＱＰＲ電極２３を覆う。
絶縁膜３０は、半導体部６０と封止部５０との間に設けられ、アノード電極７３の外周部およびＥＱＰＲ電極２３を覆う。また、絶縁膜３０は、その一部が半導体部６０に接するように設けられる。さらに、絶縁膜３０は、アノード電極７３に接するように設けられる。絶縁膜３０は、半絶縁膜であり、例えば、窒化シリコンを含む。
絶縁膜３１は、絶縁膜３０と封止部５０の間に設けられる。絶縁膜３１は、例えば、シリコン酸化膜もしくはシリコン窒化膜である。絶縁膜３１は、例えば、半絶縁性の絶縁膜３０を保護する保護層として機能する。
絶縁膜３２は、ｐ形ガードリング層１４ａと絶縁膜３０との間に設けられる。絶縁膜３２は、例えば、シリコン酸化膜である。絶縁膜３３は、半導体部６０と絶縁膜３０との間において、例えば、ｐ形ガードリング層１４ｃとｎ形高濃度層１３との間に位置するＩ層６１の一部を覆うように設けられる。絶縁膜３０は、絶縁膜３２と絶縁膜３３との間に位置する部分において、半導体部１０に接する。
半導体装置２においても、絶縁膜３０は、図２（ａ）〜（ｄ）もしくは図３（ａ）〜（ｄ）に示す製造方法により形成される。これにより、絶縁膜３０は、半導体部６０に直接コンタクトし、終端領域６１ｂにおけるｐｎ接合の耐圧の低下を防ぐ。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２…半導体装置、 １０、６０…半導体部、 １１…ｎ形ドリフト層、 １１ａ、６１ａ…活性領域、 １１ｂ、６１ｂ…終端領域、 １２…ｐ形ベース層、 １３…ｎ形高濃度層、 １４ａ、１４ｂ、１４ｃ…ｐ形ガードリング層、 １５…ｎ形ソース層、 １７…ｎ形ドレイン層、 ２１…ドレイン電極、 ２２…ソース電極、 ２３…ＥＱＰＲ電極、 ３０、３１、３２、３３…絶縁膜、 ３２ａ、３３ａ…第１層、 ３２ｂ、３３ｂ…第２層、 ３２ｃ、３３ｃ…第３層、 ３５…レジストマスク、 ３５ｆ…開口、 ４０…ゲート電極、 ４１…ゲート絶縁膜、 ４５…コンタクト部、 ５０…封止部、 ６１…Ｉ層、 ６３…ｐ形アノード層、 ６５…ｎ形カソード層、 ７１…カソード電極、 ７３…アノード電極

Claims (5)

  1. 第１導電形の第１半導体層を含む半導体部と、
    前記半導体部の表面上に設けられた第１電極と、
    前記半導体部の裏面上に設けられた第２電極と、
    を含み、
    前記半導体部は、前記第１電極と前記第１半導体層の間に設けられた第２導電形の第２半導体層をさらに含む半導体装置の製造方法であって、
    前記半導体部の前記表面上に設けられた第１絶縁膜上に、前記第２半導体層を囲む領域の上方に開口を有するマスク層を形成する工程と、
    前記第１絶縁膜の一部を前記マスク層と共に選択的に除去し、前記第１絶縁膜の前記一部が除去されたスペースに前記半導体部の一部を露出させる工程と、
    前記第１絶縁膜および前記半導体部の前記一部に接する半絶縁性の第２絶縁膜を形成する工程と、
    を備えた半導体装置の製造方法。
  2. 前記半導体部の前記一部は、前記マスク層が除去された後に露出される請求項１記載の半導体装置の製造方法。
  3. 前記第１絶縁膜の前記一部は、ドライエッチングを用いて除去され、
    前記マスク層と共に前記第１絶縁膜の一部を選択的に除去する第１ステップと、前記マスク層が除去された後に前記第１絶縁膜の全面をエッチングする第２ステップと、を経て前記半導体部の前記一部が露出され、
    前記第１ステップにおいて、前記マスク層および前記第１絶縁膜は、前記ドライエッチングの第１条件下でエッチングされ、
    前記第２ステップにおいて、前記第１絶縁膜は、前記ドライエッチングの第２条件下でエッチングされ、
    前記ドライエッチングの前記第２条件における物理的エッチングは、前記第１条件における物理的エッチングよりも抑制される請求項２記載の半導体装置の製造方法。
  4. 前記ドライエッチングは、前記マスク層の主成分を含む反応生成物の信号および前記第１絶縁膜の主成分を含む反応生成物の信号をモニターしながら実施される請求項３記載の半導体装置の製造方法。
  5. 前記第２絶縁膜は、窒化シリコンを含む請求項１〜４のいずれか１つに記載の半導体装置の製造方法。
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