JP2015019014A - 半導体装置およびその製造方法 - Google Patents

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光彦 酒井
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Abstract

【課題】サイズを大きくすることなく耐圧を向上することができる半導体装置およびその製造方法を提供する。
【解決手段】上部表面１０ａと、上部表面１０ａと交差する端面５ｃとを有する半導体層１０と、上部表面１０ａ上に形成され、半導体層１０と電気的に接続されている上部電極（ソース電極１６）と、上部表面１０ａの少なくとも一部上から端面５ｃの少なくとも一部上にまで延びる保護膜１とを備える。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関し、特に、高耐圧が要求される半導体装置およびその製造方法に関する。
近年、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などの半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
たとえば、国際公開第２０１１／０２７５２３号には、炭化珪素層における半導体素子領域を囲うように配置されるガードリング領域の主面上に、シリコン窒化物から構成され、厚みが１．５μｍ以上である保護絶縁膜が形成されている半導体装置が開示されている。
国際公開第２０１１／０２７５２３号
しかしながら、国際公開第２０１１／０２７５２３号に記載の半導体装置では、さらなる高耐圧化を図るためには、保護絶縁膜により覆われるガードリング領域の主面を広く設ける必要がある。このとき、半導体素子領域の広さを維持するためには、半導体装置のサイズを大きくする必要がある。しかし、このような半導体装置の大型化は、半導体装置の製造コストの増大につながる。
本発明は、上記のような課題を解決するためになされたものである。本発明の主たる目的は、サイズを大きくすることなく耐圧を向上することができる半導体装置およびその製造方法を提供することにある。
本発明に従った半導体装置は、上部表面と、上部表面と交差する端面とを有する半導体層と、上部表面上に形成され、半導体層と電気的に接続されている上部電極と、上部表面の少なくとも一部上から端面の少なくとも一部上にまで延びる保護膜とを備える。
本発明によれば、サイズを大きくすることなく耐圧を向上することができる半導体装置およびその製造方法を提供することができる。
実施の形態１に係る半導体装置を説明するための断面図である。 実施の形態１に係る半導体装置の上面図である。 実施の形態１に係る半導体装置の製造方法のフローチャートである。 実施の形態１に係る半導体装置の製造方法を説明するための断面図である。 実施の形態１に係る半導体装置の製造方法を説明するための断面図である。 実施の形態２に係る半導体装置およびその製造方法を説明するための断面図である。 実施の形態３に係る半導体装置およびその製造方法を説明するための断面図である。
［本願発明の実施形態の説明］
はじめに、本発明の実施の形態の概要を列挙する。
（１）本発明の実施の形態に係る半導体装置は、上部表面１０ａと、上部表面１０ａと交差する端面５ｃとを有する半導体層１０と、上部表面１０ａ上に形成され、半導体層１０と電気的に接続されている上部電極（ソース電極１６）と、上部表面１０ａの少なくとも一部上から端面５ｃの少なくとも一部上にまで延びる保護膜１とを備える。
このようにすれば、保護膜１が、上部表面１０ａの少なくとも一部上から端面５ｃの少なくとも一部上にまで延びているため、同じサイズを有し、かつ上部表面の一部上にのみ保護膜が形成されている半導体装置と比べて、上部電極（ソース電極１６）から半導体層１０において保護膜１により覆われている領域の外周端までの距離を長くすることができる。当該距離を長くすると、ＭＯＳＦＥＴ１００のソースドレイン間に電圧を印加したときに半導体層１０の内部に生じる電界強度を抑制できる。そのため、本実施の形態に係る半導体装置では、半導体層の上部表面のみに保護膜が形成された半導体装置と比べて上記距離を長く設けることによって、半導体層１０内における電界集中、もしくは半導体層１０と酸化膜（図１中絶縁膜部１５ｂ）との界面における電界集中を緩和することができる。その結果、半導体層１０内における最大電界強度、もしくは半導体層１０と酸化膜（絶縁膜部１５ｂ）との界面における最大電界強度を、半導体層１０もしくは酸化膜（絶縁膜部１５ｂ）の絶縁破壊電界強度未満に抑制することができる。つまり、本実施の形態に係る半導体装置は、半導体層１０の上部表面１０ａの面積を広くする（異なる観点から言えば、素子領域ＩＲの周囲を囲むように設けられた終端領域ＯＲの面積を広くする）ことなく耐圧を向上することができる。
（２）本発明の実施の形態に係る半導体装置において、保護膜１は絶縁膜であってもよい。このようにすれば、たとえば半導体層１０において上部表面１０ａ上に終端構造としてのガードリング領域３が設けられている場合、半導体層１０の内部に空乏層を拡げやすくすることができる。この結果、より効果的に電界強度を緩和することができ、高耐圧な半導体装置を得ることができる。
（３）本発明の実施の形態に係る半導体装置において、保護膜１は多層膜であってもよい。このようにすれば、保護膜１を構成する材料を適宜選択することにより、保護膜１に、半導体層１０内における最大電界強度を緩和すること以外の機能を持たせることもできる。たとえば、保護膜１は、窒化珪素（ＳｉＮ）などからなる層を含むことにより、半導体装置の耐湿性を向上させることができる。
（４）本発明の実施の形態に係る半導体装置において、保護膜１は窒化珪素膜と酸化珪素膜とが積層して構成されていてもよい。この場合、たとえば半導体層１０と接する下層には酸化珪素膜を形成し、該酸化珪素膜上に窒化珪素膜を形成すればよい。このようにすれば、上述のように、高耐圧であって、かつ高い耐湿性を有する半導体装置を得ることができる。
（５）本発明の実施の形態に係る半導体装置において、端面５ｃには段差部５ａが形成されており、保護膜１は、上部表面１０ａ上から段差部５ａ上にまで延びていてもよい。このようにしても、上部電極（ソース電極１６）から半導体層１０において保護膜１により覆われている領域の外周端までの距離を長くすることができる。そのため、本実施の形態に係る半導体装置は、半導体層１０内における最大電界強度を抑制することができる。
（６）本発明の実施の形態に係る半導体装置において、保護膜１は、端面５ｃの全体を覆っているのが好ましい。このようにすれば、上部電極（ソース電極１６）から保護膜１により覆われている領域の外周端（端面５ｃ）の下端までの距離をより長くすることができる。この結果、より効果的に半導体層１０内における最大電界強度を抑制することができる。
（７）本発明の実施の形態に係る半導体装置では、半導体層１０において上部表面１０ａと反対側に位置する裏面（裏面１０ｂまたは裏面１２ｂ）上に、半導体層１０と電気的に接続されている下部電極（ドレイン電極１９）が形成されていてもよい。
このような縦型の半導体装置であって、上部電極（ソース電極１６）と下部電極（ドレイン電極１９）との間に高い電圧が印加される場合にも、上部電極と下部電極との間に位置して、それぞれと電気的に接続されている半導体層１０に対し、上部表面１０ａから端面５ｃの少なくとも一部上にまで延びるように形成されている保護膜１により、半導体層１０内における最大電界強度を緩和することができる。その結果、サイズを大きくすることなく耐圧を向上させた半導体装置を得ることができる。
（８）本発明の実施の形態に係る半導体装置において、半導体層１０を構成する半導体材料は、ワイドバンドギャップ半導体である。このように、半導体層１０を構成する材料がワイドバンドギャップ半導体であって、上部電極（ソース電極１６）と半導体層１０との間に高い電圧が印加される場合にも、本実施の形態に係る半導体装置は、上述のように保護膜１が形成されているため、半導体層１０内における最大電界強度を抑制することができる。
（９）本発明の実施の形態に係る半導体装置の製造方法は、上部表面１０ａを有する半導体層１０を準備する工程（Ｓ１０）と、上部表面１０ａ上に、半導体層１０と電気的に接続される上部電極（ソース電極１６）を形成する工程（Ｓ２０）と、半導体層１０に、上部表面１０ａと交差する側面（端面５ｃ）を含む溝５（隣り合う半導体装置において、ダイシングラインを挟んで段差部５ａと端面５ｃとにより囲まれる溝。以下同じ）を形成する工程（Ｓ３０）と、上部表面１０ａの少なくとも一部上から端面５ｃの少なくとも一部上にまで保護膜１を形成する工程（Ｓ４０）と、溝５の内部において半導体層１０をダイシングする工程（Ｓ５０）とを備える。
このようにすれば、ダイシングする工程（Ｓ５０）に先だって、ダイシングラインに沿った溝５が主面１２ａと交差する側面（端面５ｃ）を含むように形成され、上部表面１０ａから該溝５の内部に位置する端面５ｃの少なくとも一部上にまで保護膜１が形成される。これにより、本実施の形態に係る半導体装置を容易に得ることができる。
（１０）本発明の実施の形態に係る半導体装置の製造方法は、半導体層１０において上部表面１０ａと反対側に位置する裏面（裏面１０ｂまたは裏面１２ｂ）上に、半導体層１０と電気的に接続される下部電極（ドレイン電極１９）を形成する工程をさらに備えてもよい。このようにして得られる縦型の半導体装置は、上部電極（ソース電極１６）と下部電極（ドレイン電極１９）との間に高い電圧が印加される場合であっても、上部電極と下部電極（ドレイン電極１９）との間に位置してそれぞれと電気的に接続されている半導体層１０に対し、上部表面１０ａから端面５ｃの少なくとも一部上にまで延びるように形成されている保護膜１により、半導体層１０内における最大電界強度を緩和することができる。その結果、サイズを大きくすることなく耐圧を向上することができる半導体装置を得ることができる。
（１１）本発明の実施の形態に係る半導体装置の製造方法は、下部電極（ドレイン電極１９）を形成する工程の前に、裏面（裏面１０ｂ）を研削する工程をさらに備えてもよい。このようにして、半導体層１０における裏面１２ｂを露出させることができる。このとき、端面５ｃにおいて保護膜１が形成されていない部分が存在する場合には、当該部分が除去されるまで裏面１０ｂを研削することにより、端面５ｃの全体が保護膜１により覆われている半導体装置を得ることができる。このようにすれば、半導体層１０の端面５ｃにおいて空乏層はより広がりやすくなる。この結果、より効果的に半導体層１０内における最大電界強度を緩和することができる。
［本願発明の実施の形態の詳細］
次に、本発明の実施の形態の詳細について説明する。
（実施の形態１）
図１および図２を参照して、実施の形態１に係る半導体装置１００について説明する。なお、図２は、図１に示す半導体装置１００の上面図であるが、素子領域ＩＲおよび終端領域ＯＲの位置関係および終端領域ＯＲの構成を説明するための図であり、素子領域ＩＲの詳細は図示していない。また、図２中線分Ｉ−Ｉから見た断面図を図１に示す。実施の形態１における半導体装置の一例としてのＭＯＳＦＥＴ１００は、半導体層１０と、ゲート絶縁膜１５ａと、ソース電極１６と、ゲート電極１７と、ドレイン電極１９と、層間絶縁膜７１と、ソース配線２０と、ゲート配線２１と、保護膜１とを主に有している。
半導体層１０は、たとえばポリタイプ４Ｈの六方晶炭化珪素からなる。半導体層１０の上部表面１０ａは、たとえば｛０００１｝面から８°以下程度オフした面であってもよく、また、面方位｛０−３３−８｝を有する面であってもよい。半導体層１０は、上部表面１０ａにおいて、中心部に素子領域ＩＲを含み、素子領域ＩＲを囲むように終端領域ＯＲを含んでいる。
半導体層１０は、素子領域ＩＲにおいて、ベース基板１１と、エピタキシャル層１２とを含む。ベース基板１１は、炭化珪素からなり導電型がｎ型（第１導電型）を有する炭化珪素単結晶基板である。ベース基板１１の厚みは、たとえば５０μｍ以上５００μｍ以下である。エピタキシャル層１２は、ベース基板１１上に配置されたエピタキシャル層であり、ドリフト領域１２ｄと、導電型がｐ型（第２導電型）のｐボディ領域１３と、導電型がｎ型のソース領域１４と、ｐ＋領域１８とを主に含む。エピタキシャル層１２の膜厚は、たとえば１０μｍ以上５０μｍ以下である。ドリフト領域１２ｄの導電型はｎ型であり、ドリフト領域１２ｄに含まれる不純物はたとえば窒素（Ｎ）である。ドリフト領域１２ｄに含まれている窒素濃度はたとえば５×１０１５ｃｍ−３程度である。ドリフト領域１２ｄは、後述する一対のｐボディ領域１３によって挟まれたＪＦＥＴ領域を含む。
半導体層１０は、終端領域ＯＲにおいて、ＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）領域２と、ガードリング領域３と、フィールドストップ領域４とを主に含んでいる。ＪＴＥ領域２、ガードリング領域３、およびフィールドストップ領域４は、いずれも上部表面１０ａに接している。ＪＴＥ領域２は、導電型がｐ型であり、ｐボディ領域１３に接続されている。ＪＴＥ領域２の不純物濃度は、たとえば後述するｐボディ領域１３の不純物濃度よりも低く設けられている。ガードリング領域３は、ｐ型を有し、ｐボディ領域１３から離れている。ガードリング領域３の不純物濃度は、たとえばＪＴＥ領域２の不純物濃度と同等程度に設けられている。平面形状が環状のガードリング領域３は、半導体層１０においてエピタキシャル層１２を隔てて複数形成されている。たとえば、ガードリング領域３ａと、ガードリング領域３ａを囲うようにガードリング領域３ｂが形成されている。フィールドストップ領域４は、導電型がｎ型である。フィールドストップ領域４の不純物濃度は、ドリフト領域１２ｄ（あるいはエピタキシャル層１２）の不純物濃度よりも高く設けられている。図２を参照して、フィールドストップ領域４は半導体層１０の上部表面１０ａ上においてガードリング領域３よりも外側に配置されている。
図１および図２を参照して、半導体層１０の上部表面１０ａ上においてフィールドストップ領域４よりも外側に位置する端面５ｃには、段差部５ａが形成されている。具体的には、半導体層１０の外周端部において、上部表面１０ａと交差する端面には段差部５ａが形成されている。段差部５ａは、半導体層１０のベース基板１１において形成されている。半導体層１０の端面は、端面５ｃ，１０ｃと、段差部５ａとを含む。
保護膜１は、上部表面１０ａ上から段差部５ａ上にまで延びている。具体的には、保護膜１は、上部表面１０ａ上において、後述する絶縁膜部１５ｂおよび層間絶縁膜７１上に形成されている。さらに、保護膜１は、端面５ｃおよび段差部５ａ上において、ベース基板１１およびエピタキシャル層１２と接するように形成されている。段差部５ａと交差する端面１０ｃ上には保護膜１は形成されておらず、ベース基板１１が露出している。上部表面１０ａ上における保護膜１の厚みは、たとえば０．５μｍ以上２．５μｍ以下であり、好ましくは０．８μｍ以上２．０μｍ以下である。保護膜１を構成する材料は、絶縁性を有する材料であるのが好ましく、たとえば二酸化珪素（ＳｉＯ２）である。より好ましくは、保護膜１は多層膜として構成されている。この場合、保護膜１は、層間絶縁膜７１に接するように形成される。下層膜を構成する材料はたとえばＳｉＯ２であり、下層膜上に形成される上層膜を構成する材料はたとえばＳｉＮである。
ｐボディ領域１３は、ドリフト領域１２ｄに接し、上部表面１０ａを含む。ｐボディ領域１３の導電型は、ｐ型（第２導電型）である。ｐボディ領域１３には、アルミニウムまたはホウ素などの不純物（アクセプタ）を含んでいる。ｐボディ領域１３が含むアクセプタの濃度は、たとえば４×１０１６ｃｍ−３以上２×１０１８ｃｍ−３以下程度である。ｐボディ領域１３が含む不純物（アクセプタ）の濃度は、ドリフト領域１２ｄが含む不純物（ドナー）の濃度よりも高い。ｐボディ領域１３は、上述のように、ＪＴＥ領域２と接続されている。
ソース領域１４は、ボディ領域１３および上部表面１０ａに接し、ボディ領域１３によってドリフト領域１２ｄと隔てられている。ソース領域１４は、ボディ領域１３に取り囲まれるように形成されている。ソース領域１４の導電型は、ｎ型である。ソース領域１４には、たとえばリン（Ｐ）などの不純物（ドナー）が含まれている。ソース領域１４に含まれる不純物（ドナー）の濃度は、たとえば１×１０１８ｃｍ−３程度である。ソース領域１４に含まれる不純物（ドナー）の濃度は、ボディ領域１３が含む不純物（アクセプタ）の濃度よりも高く、ドリフト領域１２ｄが含む不純物（ドナー）の濃度よりも高い。
ｐ＋領域１８は、上部表面１０ａを含み、ソース領域１４と、ボディ領域１３とに接して配置されている。ｐ＋領域１８は、ソース領域１４に囲まれ、上部表面１０ａからボディ領域１３に伸長するように形成されている。ｐ＋領域１８は、たとえばＡｌなどの不純物（アクセプタ）を含んだｐ型領域である。ｐ＋領域１８が含む不純物（アクセプタ）の濃度は、ボディ領域１３が含む不純物（アクセプタ）の濃度よりも高い。ｐ＋領域１８における、不純物（アクセプタ）の濃度はたとえば１×１０２０ｃｍ−３程度である。
ゲート絶縁膜１５ａは、半導体層１０の上部表面１０ａ上において、ボディ領域１３と、ドリフト領域１２ｄとに接して配置されている。ゲート絶縁膜１５ａはたとえば二酸化珪素（ＳｉＯ２）からなる。このとき、ゲート絶縁膜１５ａの厚みは、たとえば４５ｎｍ以上７０ｎｍ以下程度である。また、ゲート絶縁膜１５ａと同一の材料でかつ同一の厚みで形成されている、絶縁膜部１５ｂが、ＪＴＥ領域２、ガードリング領域３、およびフィールドストップ領域４と接するように上部表面１０ａ上に形成されていてもよい。
ゲート電極１７は、ゲート絶縁膜１５ａを介して、ボディ領域１３とドリフト領域１２ｄとに対向して配置されている。ゲート電極１７は、半導体層１０との間にゲート絶縁膜１５ａを挟むようにゲート絶縁膜１５ａと接して配置されている。また、ゲート電極１７は、不純物が添加されたポリシリコン、またはアルミニウム（Ａｌ）などの金属といった導電体からなっている。
ソース電極１６は、ソース領域１４と、ｐ＋領域１８と、ゲート絶縁膜１５ａとに接触して配置されている。ソース電極１６は、たとえばＮｉＳｉ（ニッケルシリサイド）など、ソース領域１４とオーミックコンタクト可能な材料からなっている。ソース電極１６は、チタン（Ｔｉ）、アルミニウム（Ａｌ）および珪素（Ｓｉ）を含む材料からなっていてもよい。
ドレイン電極１９は、半導体層１０の裏面１０ｂに接触して形成されている。このドレイン電極１９は、たとえばＮｉＳｉなど、ｎ型のベース基板１１とオーミックコンタクト可能な材料からなっており、ベース基板１１と電気的に接続されている。
層間絶縁膜７１は、ゲート絶縁膜１５ａと接し、ゲート電極１７を取り囲むように形成されている。つまり、層間絶縁膜７１にはゲート電極１７上に位置する領域に第１の開口部が形成されている。また、層間絶縁膜７１には、ソース電極上に位置する領域に第２の開口部が形成されている。層間絶縁膜７１は、たとえば絶縁体である二酸化珪素からなっている。ソース配線２０は、半導体層１０の上部表面１０ａに対向する位置において層間絶縁膜７１上に設けられている。ソース配線２０は、たとえばＡｌなどの導電体からなり、第２の開口部を介して、ソース電極１６と接続されている。また、ソース配線２０は、ソース電極１６を介してソース領域１４と電気的に接続されている。ゲート配線２１は、層間絶縁膜７１上に設けられており、第１の開口部を介してゲート電極１７と電気的に接続されている。
次に、ＭＯＳＦＥＴ１００の動作について説明する。図１を参照して、ゲート電極１７の電圧が閾値電圧未満の状態、すなわちオフ状態では、ゲート絶縁膜１５ａの直下に位置するｐボディ領域１３とドリフト領域１２ｄとの間のｐｎ接合が逆バイアスとなり非導通状態となる。一方、ゲート電極１７に閾値電圧以上の電圧を印加すると、ｐボディ領域１３のゲート絶縁膜１５ａと接触する付近であるチャネル領域において反転層が形成される。その結果、ソース領域１４とドリフト領域１２ｄとがチャネル領域を介して電気的に接続され、ソース配線２０とドレイン電極１９との間に電流が流れる。
次に、本実施の形態におけるＭＯＳＦＥＴ１００の製造方法の一例について、図２〜図７を参照して説明する。
まず、半導体層１０を準備する（工程（Ｓ１０））。具体的には、まず、ベース基板１１を準備する。たとえばポリタイプ４Ｈを有する六方晶炭化珪素からなるベース基板１１が準備され、当該ベース基板１１上にエピタキシャル成長法によりｎ型（第１導電型）のドリフト領域１２ｄを含むエピタキシャル層１２が形成される。ドリフト領域１２ｄにはたとえばＮ（窒素）イオンなどの不純物が含まれている。エピタキシャル層１２の膜厚は、たとえば１０μｍ以上５０μｍ以下である。
次に、エピタキシャル層１２に対してマスク層などをマスクとして用いて選択的に不純物を注入することにより、エピタキシャル層１２の素子領域ＩＲにおいては、ｐボディ領域１３、ソース領域１４、およびｐ＋領域１８を形成する。さらに、終端領域ＯＲにおいては、ＪＴＥ領域２、ガードリング領域３およびフィールドストップ領域４を形成する。具体的には、導電型がｐ型であるｐボディ領域１３、ＪＴＥ領域２およびガードリング領域３は、導電型がｎ型のエピタキシャル層１２にｐ型不純物としてたとえばＡｌがイオン注入されることにより形成される。さらに、導電型がｎ型であるソース領域１４、およびフィールドストップ領域４は、ｎ型不純物としてたとえばリン（Ｐ）がイオン注入されることにより形成される。
次に、イオン注入により注入された不純物を活性化するための熱処理を行う。熱処理の温度は、好ましくは１５００℃以上１９００℃以下であり、たとえば１７００℃程度である。熱処理の時間は、たとえば３０分程度である。熱処理の雰囲気は、好ましくは不活性ガス雰囲気であり、たとえばアルゴン（Ａｒ）雰囲気である。このようにして、本工程（Ｓ１０）において、半導体層１０が準備される。
次に、絶縁膜１５を形成する。具体的には、イオン注入により不純物領域が形成された半導体層１０が熱酸化されることにより、半導体層１０の上記上部表面１０ａ上に二酸化珪素からなる絶縁膜１５が形成される。絶縁膜１５は、ｐボディ領域１３に形成されるチャネル領域ＣＨと対向する位置に設けられたゲート絶縁膜１５ａと、ＪＴＥ領域２、ガードリング領域３、およびフィールドストップ領域４に接する絶縁膜部１５ｂとを含む。熱酸化は、たとえば酸素雰囲気中で１３００℃程度に半導体層１０を加熱し、４０分間程度保持することにより実施することができる。絶縁膜１５においては、マスクを用いたエッチングにより、ソース電極１６が形成されるべき領域に開口部が形成される。
次に、ゲート電極１７を形成する。この工程では、従来周知の任意の方法を用いて、たとえば導電体であるポリシリコン、あるいはＡｌなどからなる導電体層が、ゲート絶縁膜１５ａ上に形成される。ゲート電極１７の材料としてポリシリコンを採用する場合、当該ポリシリコンは、Ｐが１×１０２０ｃｍ−３を超える高い濃度で含まれるものとすることができる。その後、ゲート電極１７を覆うように、たとえばＳｉＯ２からなる絶縁膜が形成される。
次に、オーミック電極を形成する（工程（Ｓ２０））。具体的には、たとえばｐ＋領域１８およびソース領域１４の一部が露出するような開口部を有するレジストパターンを形成し、この状態でたとえばＳｉ原子、Ｔｉ原子、およびＡｌ原子とを含有する金属膜がレジストパターンの上部表面および上記開口部内に形成される。オーミック電極となる上記金属膜の形成は、たとえば、スパッタリング法や蒸着法により行われる。その後、当該レジストパターンをたとえばリフトオフすることにより、ゲート絶縁膜１５ａに接し、かつｐ＋領域１８およびソース領域１４に接する金属膜が形成される。その後、当該金属膜をたとえば１０００℃程度に加熱することにより、半導体層１０とオーミック接触するソース電極１６が形成される。また、このとき同様にスパッタリング法や蒸着法を用いて半導体層１０のベース基板１１とオーミック接触するドレイン電極１９を形成してもよい。
次に、層間絶縁膜７１を形成する。具体的には、絶縁膜１５、ソース電極１６、およびゲート電極１７上に層間絶縁膜７１となる層を形成する。この層は、たとえばＳｉＯ２からなる絶縁膜を、ＣＶＤ法により形成する。その後、ソース電極１６上およびゲート電極１７上に位置する領域に開口部を有するレジストを、層間絶縁膜７１となる層上に形成する。この層間絶縁膜７１となる層においてレジストの開口部から露出している部分をエッチングなどにより除去して、第１及び第２の開口部を形成することにより、ソース電極１６およびゲート電極１７を部分的に露出する。このようにして、ソース電極１６およびゲート電極１７が部分的に露出している層間絶縁膜７１を形成できる。
次に、配線を形成する。具体的には、層間絶縁膜７１から露出しているソース電極１６と電気的に接続されるソース配線２０が、たとえば蒸着法およびリフトオフ法により形成される。さらに、層間絶縁膜７１から露出しているゲート電極１７と電気的に接続されるゲート配線２１が、たとえば蒸着法およびリフトオフ法により形成される。
次に、図４を参照して、溝５を形成する（工程（Ｓ３０））。具体的には、終端領域ＯＲを囲むように配置されるダイシングラインに沿って、たとえば半導体層１０を上部表面１０ａ側から部分的に研削する。これにより、半導体層１０において底面と側壁とを有する溝５が形成される。溝５の底面には段差部５ａが含まれ、溝５の側壁には図１に示した端面５ｃが含まれる。このとき、溝５の深さは、たとえば上部表面１０ａと垂直な方向に３０μｍ以上であるのが好ましい。つまり、本工程において、溝５の側壁（端面５ｃ）はベース基板１１にまで達するように形成されていることが好ましい。また、溝５の幅は、任意の大きさとすればよいが、保護膜１の厚みの２倍と、ダイシング工程における加工分との合計値より大きくしてもよい。また、端面５ｃは上部表面１０ａに対して垂直に設けられているのが好ましい。このようにすれば、端面５ｃが上部表面１０ａに対して傾斜している場合より、上部表面１０ａにおいて終端領域ＯＲを広く設けることができ、より効果的にＭＯＳＦＥＴ１００を高耐圧化することができる。
次に、図５を参照して、保護膜１を形成する（工程（Ｓ４０））。具体的には、保護膜１は上部表面１０ａ上から溝５の端面５ｃ、および段差部５ａを含む底面上にまで延びるように形成される。これにより、保護膜１は、絶縁膜部１５ｂおよび層間絶縁膜７１上に素子領域ＩＲから終端領域ＯＲの外周端部まで延びるように形成される。さらに保護膜１は、端面５ｃおよび段差部５ａを含む底面上において露出しているエピタキシャル層１２およびベース基板１１上にまで延びるように形成される。つまり、終端領域ＯＲにおいて、エピタキシャル層１２は上部表面１０ａおよび端面５ｃ（図１参照）においても保護膜１により覆われていることになる。
次に、溝５に沿ってダイシングする（工程（Ｓ５０））。具体的には、先の工程（Ｓ３０）において、終端領域ＯＲを囲むように配置されるダイシングラインに沿って形成されている溝５の内部（より具体的には溝５の底面）をダイシングする。このとき、端面５ｃ上に形成されている保護膜１を除去しないように、ダイシングする。このようにして、ＭＯＳＦＥＴとしての半導体装置１００が完成する。
次に、実施の形態１に係るＭＯＳＦＥＴ１００およびその製造方法の作用効果について説明する。
実施の形態１に係るＭＯＳＦＥＴ１００において、保護膜１が、上部表面１０ａ上から端面５ｃおよび段差部５ａ上にまで延びているため、同じサイズを有し、かつ上部表面にのみ保護膜が形成されている従来の半導体装置と比べて、ソース電極１６から半導体層１０において保護膜１により覆われている領域の端部までの距離を長くすることができる。具体的には、ソース電極１６とｐボディ領域１３とが接触している点ＡからＭＯＳＦＥＴ１００のエピタキシャル層１２において保護膜１により覆われている領域の外周端である点Ｃまでの距離（点Ａと点Ｃとの間の延面距離ではなく、エピタキシャル層１２内部を介した点Ａと点Ｃ間の距離）は、当該点Ａから上部表面のみに保護膜が形成されている従来の半導体装置における点Ｂまでの距離よりも長くなる。当該距離は、ＭＯＳＦＥＴ１００のソースドレイン間に電圧を印加したときに半導体層１０の内部に生じる電界強度と反比例する。そのため、本実施の形態では、上記距離を長く設けることによって、半導体層１０内において電界強度を抑制できる。特に、ｐボディ領域１３とＪＴＥ領域２との接触部での電界強度を、半導体層１０を構成するＳｉＣもしくは半導体層１０と界面を形成する酸化膜（絶縁膜部１５ｂ）の絶縁破壊電界強度未満に緩和することができ、たとえば１．８ＭＶ／ｃｍ以下とすることができる。このように、本実施の形態に係るＭＯＳＦＥＴ１００は、素子領域ＩＲの周囲を囲むように設けられた終端領域ＯＲの占有面積を広げることなく耐圧を向上することができる。
また、実施の形態１に係るＭＯＳＦＥＴ１００において、保護膜１は、終端領域ＯＲにおいて上部表面１０ａから段差部５ａ上にまで延びており、かつ段差部５ａはベース基板１１内に設けられている。そのため、エピタキシャル層１２は端面５ｃにおいても保護膜１に覆われていて露出していない。その結果、保護膜１が半導体層１０の上部表面１０ａ上のみに形成されている場合より半導体層１０内における最大電界強度を緩和することができる。特に、ｐボディ領域１３とＪＴＥ領域２との接触部の電界強度をより効果的に緩和することができる。
（実施の形態２）
次に、図６を参照して、実施の形態２に係る半導体装置およびその製造方法について説明する。実施の形態２に係る半導体装置およびその製造方法は、基本的には実施の形態１に係る半導体装置およびその製造方法と同様の構成を備えるが、保護膜１が、段差部５ａ上の全体を覆うのではなく、一部を覆うように設けられている点で異なる。実施の形態２に係る半導体装置の製造方法は、たとえば実施の形態１に係る半導体装置の製造方法と同様に上部表面１０ａ上から端面５ｃ上を介して段差部５ａ上にまで延びるように保護膜１が形成された後、段差部５ａ上の一部を露出するように段差部５ａ上に形成された保護膜１の一部をエッチングすればよい。このようにしても、保護膜１が、上部表面１０ａ上から端面５ｃ上、および段差部５ａの一部上にまで延びているため、同じサイズを有し、かつ上部表面にのみ保護膜が形成されている半導体装置と比べて、ソース電極１６から半導体層１０において保護膜１により覆われている領域の外周端までの距離を長くすることができる。そのため、上記距離を長く設けることによって、半導体層１０内における最大電界強度を抑制することができる。特に、本実施の形態に係るＭＯＳＦＥＴ１００においては、ｐボディ領域１３とＪＴＥ領域２の接触部の電界強度をＳｉＣの絶縁破壊電界強度未満に緩和することができ、たとえば１．８ＭＶ／ｃｍ以下とすることができる。
また、実施の形態２に係る半導体装置の製造方法において、溝５がベース基板１１に達するように形成される場合であれば、保護膜１が上部表面１０ａ上から段差部５ａの一部上にまで延びることにより、エピタキシャル層１２は保護膜１によって上部表面１０ａおよび端面５ｃにおいて完全に覆われることになる。この結果、より効果的に半導体層１０内における最大電界強度を緩和することができる。
（実施の形態３）
次に、図７を参照して、実施の形態３に係る半導体装置およびその製造方法について説明する。実施の形態３に係る半導体装置およびその製造方法は、基本的には実施の形態１に係る半導体装置およびその製造方法と同様の構成を備えるが、保護膜１により覆われていない端面１０ｃ（図１参照）が形成されていない点で異なる。異なる観点から言えば、半導体層１０からベース基板１１が除去されており、ドレイン電極１９がエピタキシャル層１２の裏面１２ｂ上に形成されている点で異なる。
実施の形態３に係る半導体装置の製造方法では、たとえば実施の形態１に係る半導体装置の製造方法と同様に、ダイシングラインに沿って溝５を形成する。その後、上部表面１０ａから端面５ｃにおける段差部５ａ上にまで延びるように保護膜１を形成した後、溝５に沿って半導体層１０をダイシングする。次に、ダイシングされた半導体層１０の裏面１０ｂ側を研削またはエッチングすることにより、エピタキシャル層１２において上部表面１０ａの反対側に位置する裏面１２ｂを露出させる。このとき、段差部５ａは除去されて、終端領域ＯＲの外周端部において端面５ｃの全体が保護膜１により覆われている。次に、裏面１２ｂにドレイン電極１９を形成する。このようにしても、保護膜１が、上部表面１０ａから端面５ｃ、および段差部５ａの一部にまで延びているため、同じサイズを有し、かつ上部表面にのみ保護膜が形成されている半導体装置と比べて、ソース電極１６から半導体層１０において保護膜１により覆われている領域までの距離を長くすることができる。そのため、上記距離を長く設けることによって、半導体層１０内における最大電界強度を抑制することができる。特に、本実施の形態に係るＭＯＳＦＥＴ１００においては、ｐボディ領域１３とＪＴＥ領域２の接触部の電界強度をＳｉＣの絶縁破壊電界強度未満に緩和することができ、たとえば１．８ＭＶ／ｃｍ以下とすることができる。なお、半導体層１０の裏面１０ｂ側からベース基板１１を除去する方法は、任意の方法を用いることができ、研削やエッチングに限られない。
上述した実施の形態１〜３に係る半導体装置において、半導体層１０を構成する材料はポリタイプが４Ｈの六方晶炭化珪素であったが、これに限られるものではない。たとえばポリタイプが６Ｈの六法晶炭化珪素であってもよい。また、半導体層１０を構成する材料は、任意のワイドバンドギャップ半導体であってもよく、たとえば窒化ガリウム（ＧａＮ）やダイヤモンドなどであってもよい。このようにしても、実施の形態１〜３に係る半導体装置およびその製造方法と同様の効果を奏することができる。
また、上述した実施の形態１〜３に係る半導体装置はプレナー型のＭＯＳＦＥＴであったが、これに限られるものではなく、たとえばトレンチ型のＭＯＳＦＥＴであってもよい。また、半導体装置は、たとえばショットキーバリアダイオードまたはＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などであってもよい。
以上のように本発明の実施の形態について説明を行ったが、上述の実施の形態を様々に変形することも可能である。また、本発明の範囲は上述の実施の形態に限定されるものではない。本発明の範囲は、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更を含むことが意図される。
本発明は、高耐圧が要求される半導体装置およびその製造方法に特に有利に適用される。
１ 保護膜、２ ＪＴＥ領域、３ ガードリング領域、４ フィールドストップ領域、５ 溝、５ａ 段差部、５ｃ 端面、１０ 半導体層、１０ａ 上部表面、１０ｂ 裏面、１０ｃ 端面、１１ ベース基板、１２ エピタキシャル層、１２ａ 主面、１２ｄ ドリフト領域、１３ ｐボディ領域、１４ ソース領域、１５ 絶縁膜、１５ａ ゲート絶縁膜、１５ｂ 絶縁膜部、１６ ソース電極、１７ ゲート電極、１９ ドレイン電極、２０ ソース配線、２１ ゲート配線、７１ 層間絶縁膜、１００ ＭＯＳＦＥＴ、ＩＲ 素子領域、ＯＲ 終端領域。
（実施の形態２）
次に、図６を参照して、実施の形態２に係る半導体装置およびその製造方法について説明する。実施の形態２に係る半導体装置およびその製造方法は、基本的には実施の形態１に係る半導体装置およびその製造方法と同様の構成を備えるが、保護膜１が、段差部５ａ上の全体を覆うのではなく、一部を覆うように設けられている点で異なる。実施の形態２に係る半導体装置の製造方法は、たとえば実施の形態１に係る半導体装置の製造方法と同様に上部表面１０ａ上から端面５ｃ上を介して段差部５ａ上にまで延びるように保護膜１が形成された後、段差部５ａ上の一部を露出するように段差部５ａ上に形成された保護膜１の一部をエッチングすればよい。このようにしても、保護膜１が、上部表面１０ａ上から端面５ｃ上、および段差部５ａの一部上にまで延びているため、同じサイズを有し、かつ上部表面にのみ保護膜が形成されている半導体装置と比べて、ソース電極１６から半導体層１０において保護膜１により覆われている領域の外周端までの距離を長くすることができる。そのため、上記距離を長く設けることによって、半導体層１０内における最大電界強度を抑制することができる。特に、本実施の形態に係るＭＯＳＦＥＴ１００においては、ｐボディ領域１３とＪＴＥ領域２の接触部の電界強度を半導体層１０を構成するＳｉＣもしくは半導体層１０と界面を形成する酸化膜（絶縁膜部１５ｂ）の絶縁破壊電界強度未満に緩和することができ、たとえば１．８ＭＶ／ｃｍ以下とすることができる。
実施の形態３に係る半導体装置の製造方法では、たとえば実施の形態１に係る半導体装置の製造方法と同様に、ダイシングラインに沿って溝５を形成する。その後、上部表面１０ａから端面５ｃにおける段差部５ａ上にまで延びるように保護膜１を形成した後、溝５に沿って半導体層１０をダイシングする。次に、ダイシングされた半導体層１０の裏面１０ｂ側を研削またはエッチングすることにより、エピタキシャル層１２において上部表面１０ａの反対側に位置する裏面１２ｂを露出させる。このとき、段差部５ａは除去されて、終端領域ＯＲの外周端部において端面５ｃの全体が保護膜１により覆われている。次に、裏面１２ｂにドレイン電極１９を形成する。このようにしても、保護膜１が、上部表面１０ａから端面５ｃ、および段差部５ａの一部にまで延びているため、同じサイズを有し、かつ上部表面にのみ保護膜が形成されている半導体装置と比べて、ソース電極１６から半導体層１０において保護膜１により覆われている領域までの距離を長くすることができる。そのため、上記距離を長く設けることによって、半導体層１０内における最大電界強度を抑制することができる。特に、本実施の形態に係るＭＯＳＦＥＴ１００においては、ｐボディ領域１３とＪＴＥ領域２の接触部の電界強度を半導体層１０を構成するＳｉＣもしくは半導体層１０と界面を形成する酸化膜（絶縁膜部１５ｂ）の絶縁破壊電界強度未満に緩和することができ、たとえば１．８ＭＶ／ｃｍ以下とすることができる。なお、半導体層１０の裏面１０ｂ側からベース基板１１を除去する方法は、任意の方法を用いることができ、研削やエッチングに限られない。

Claims (11)

  1. 上部表面と、前記上部表面と交差する端面とを有する半導体層と、
    前記上部表面上に形成され、前記半導体層と電気的に接続されている上部電極と、
    前記上部表面の少なくとも一部上から前記端面の少なくとも一部上にまで延びる保護膜とを備える、半導体装置。
  2. 前記保護膜は絶縁膜である、請求項１に記載の半導体装置。
  3. 前記保護膜は多層膜である、請求項１または２に記載の半導体装置。
  4. 前記保護膜は，窒化珪素膜と酸化珪素膜とが積層して構成されている、請求項３に記載の半導体装置。
  5. 前記端面には段差部が形成されており、
    前記保護膜は、前記上部表面上から前記端面における前記段差部上にまで延びている、請求項１〜請求項４のいずれか１項に記載の半導体装置。
  6. 前記保護膜は、前記端面の全体を覆っている、請求項１〜請求項５のいずれか１項に記載の半導体装置。
  7. 前記半導体層において前記上部表面と反対側に位置する裏面上に、前記半導体層と電気的に接続されている下部電極が形成されている、請求項１〜請求項６のいずれか１項に記載の半導体装置。
  8. 前記半導体層を構成する半導体材料は、ワイドバンドギャップ半導体である、請求項１〜請求項７のいずれか１項に記載の半導体装置。
  9. 上部表面を有する半導体層を準備する工程と、
    前記上部表面上に、前記半導体層と電気的に接続される上部電極を形成する工程と、
    前記半導体層に、前記上部表面と交差する側面を含む溝を形成する工程と、
    前記上部表面の少なくとも一部上から前記側面の少なくとも一部上にまで保護膜を形成する工程と、
    前記溝の内部において前記半導体層をダイシングする工程とを備える、半導体装置の製造方法。
  10. 前記半導体層において前記上部表面と反対側に位置する裏面上に、前記半導体層と電気的に接続される下部電極を形成する工程をさらに備える、請求項９に記載の半導体装置の製造方法。
  11. 前記下部電極を形成する工程の前に、前記裏面を研削する工程をさらに備える、請求項１０に記載の半導体装置の製造方法。
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