WO2020149212A1 - 半導体装置およびその製造方法 - Google Patents

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健太 合田
洋平 小田
野中　裕介
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株式会社デンソー
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    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Definitions

  • the present disclosure relates to a semiconductor device having a trench type semiconductor switching element having a trench gate structure and a manufacturing method thereof.
  • a semiconductor device having a trench MOSFET is known.
  • a plurality of trench gate structures each having a longitudinal direction in one direction are formed in the surface layer portion of the n ⁇ type drift layer formed on the n + type substrate, and between the plurality of trench gate structures, The structure is such that a p-type body layer and an n-type source region are formed.
  • a plurality of n-type source regions are arranged along the longitudinal direction of the trench gate structure. Then, the n-type contact region is formed at the central position of each n-type source region, and the p-type contact region is formed at the central position of the p-type body region located between the n-type source regions.
  • first structure a structure in which the surfaces of the p-type body region and the n-type source region are planar and the p-type contact region and the n-type contact region are formed on the plane
  • second structure a structure in which a contact trench is formed on the surface of a p-type body region or an n-type source region, and a p-type contact region or an n-type contact region is formed inside the contact trench (hereinafter referred to as a second structure).
  • a second structure for example, see Patent Document 1.
  • the problem of reducing the avalanche withstand capability occurs.
  • the MOSFET enters the avalanche operation.
  • electrons generated by the avalanche breakdown are extracted by the drain electrode, and holes are extracted by the source electrode.
  • the extracted holes pass through the p-type body region, the potential of the region is increased. Therefore, the avalanche withstand capability is reduced.
  • the saturation current density cannot be reduced when the load is short-circuited, which causes a problem that the short-circuit withstand capability is reduced.
  • the saturation current density is determined by the width of the n-type contact region.
  • a contact hole is formed in the interlayer insulating film and a contact trench or an n-type contact region is formed using the contact hole as a mask, an n-type contact region is also formed on the side surface of the trench on the p-type body region side. become.
  • An object of the present disclosure is to provide a semiconductor device capable of obtaining both an avalanche withstand capability and a short circuit withstand capability, and a manufacturing method thereof.
  • a semiconductor device including a trench-type semiconductor switching element having a trench gate structure includes a first-conductivity-type drift layer and a second conductivity type formed on the drift layer.
  • Type body region, and a first conductivity type first impurity region formed in a surface layer portion of the body region in the body region and having a higher impurity concentration than that of the drift layer.
  • a plurality of trench gate structures each having a gate electrode layer formed through an insulating film in each of a plurality of trenches that penetrate the body region from the impurity region to reach the drift layer, and a side opposite to the body region across the drift layer.
  • the body region is formed between the plurality of trench gate structures, and the first impurity region is formed on a part of the surface portion of the body region.
  • the first impurity region has a first conductivity type contact region that has a first conductivity type impurity concentration higher than that of the first impurity region and is in contact with the upper electrode, and the body region is the first impurity region.
  • the surface has a planar shape
  • the second conductivity type contact region is formed on the plane of the planar shape
  • the contact trench is formed in the first impurity region, and in the contact trench A first conductivity type contact region is formed.
  • the first impurity region, the first conductivity type contact region and the upper electrode are electrically connected through the contact trench. Therefore, when the avalanche operation is started, the carriers generated by the avalanche breakdown are extracted by the path through the contact trench when extracted by the upper electrode. Therefore, it is possible to suppress an increase in voltage in the body region and suppress a decrease in avalanche withstand capability.
  • a second conductivity type contact region is formed on the surface of the planar body region having no first conductivity type contact region, and is electrically connected to the upper electrode through the second conductivity type contact region.
  • FIG. 3 is a partial cross-sectional perspective view of the semiconductor device according to the first embodiment.
  • FIG. 2 is a sectional view taken along line IIA-IIA in FIG. 1.
  • FIG. 2 is a sectional view taken along the line IIB-IIB in FIG. 1.
  • FIG. 7 is a cross-sectional view at a position passing through an n-type impurity region in a semiconductor manufacturing apparatus having a structure in which a contact trench is not formed as a reference example.
  • FIG. 3B is a cross-sectional view of the semiconductor manufacturing apparatus shown in FIG. 3A at a position that does not pass through an n-type impurity region.
  • FIG. 6 is a cross-sectional view at a position passing through an n-type impurity region in a semiconductor manufacturing device having a structure for forming a contact trench shown as a reference example.
  • FIG. 4B is a cross-sectional view at a position not passing through the n-type impurity region in the semiconductor manufacturing apparatus shown in FIG. 4A.
  • the first embodiment will be described.
  • a semiconductor device including an n-channel type trench MOSFET will be described.
  • the structure of the semiconductor device according to this embodiment will be described below with reference to FIGS. 1, 2A, and 2B.
  • the MOSFETs shown in these figures are formed in the cell region of the semiconductor device, and the semiconductor device is configured by forming the outer peripheral breakdown voltage structure so as to surround the cell region. Only the MOSFET is shown.
  • the width direction of the MOSFET is the x direction
  • the depth direction of the MOSFET intersecting the x direction is the y direction
  • the thickness direction or the depth direction of the MOSFET that is, a normal line to the xy plane.
  • the direction will be described as the z direction.
  • the semiconductor device according to this embodiment is formed using an n + type semiconductor substrate 1 made of a semiconductor material such as silicon.
  • the impurity concentration than the semiconductor substrate 1 of n + -type low concentration it has been n - -type drift layer 2 is formed.
  • the n + -type semiconductor substrate 1 constitutes a high-concentration layer having a high impurity concentration
  • the semiconductor substrate 1 and the n ⁇ -type drift layer 2 form a high-concentration layer and a one-side surface thereof.
  • a drift layer having an impurity concentration lower than that of the substrate is formed using an n + type semiconductor substrate 1 made of a semiconductor material such as silicon.
  • a p-type body region 3 having a relatively low impurity concentration is formed at a desired position on the surface layer portion of the n ⁇ type drift layer 2.
  • the p-type body region 3 is formed by, for example, ion-implanting p-type impurities into the n ⁇ -type drift layer 2, and also functions as a channel layer forming a channel region. As shown in FIG. 1, the p-type body region 3 is formed between a plurality of trench gate structures described later with the y direction as the longitudinal direction.
  • the surface layer portion of the p type body region 3 is provided with an n type impurity region 4 corresponding to a source region having a higher impurity concentration than the n ⁇ type drift layer 2.
  • the n-type impurity region 4 has a configuration in which a plurality of n-type impurity regions 4 separated in the y direction are arranged.
  • the n-type impurity regions 4 arranged in the y direction have the same size, the upper surface has a rectangular shape, and are arranged at equal intervals.
  • the p-type body region 3 is exposed between the n-type impurity regions 4. Then, ap + type contact region 3a serving as a body contact is formed in the p type body region 3, and an n + type contact region 4a serving as a source contact is formed in the n type impurity region 4.
  • each p-type body region 3 located between each n-type impurity region 4 has a planar shape, and the x direction in the plane is A p + type contact region 3a is formed at the center position of. That is, the surface of each p-type body region 3 located between each n-type impurity region 4 and the surface of the p + -type contact region 3a are flush with each other. Then, this portion has a contact structure in which an n + type contact region 4a described later is not formed.
  • each n-type impurity region 4 has a contact trench 4b formed at the center in the x direction, and an n + -type contact region 4a is formed so as to be exposed in the contact trench 4b. Further, in the case of this embodiment, the contact trench 4b is formed to a depth exposing the p-type body region 3, and the p + -type contact region 3a is also formed on the exposed surface of the p-type body region 3. Has been formed.
  • the p + type contact region 3a is formed at the center position of the portion of the p type body region 3 located between the n type impurity regions 4, and has a rectangular surface shape.
  • the n + type contact region 4a is formed at the central position of each n type impurity region 4 and has a rectangular surface shape.
  • a plurality of gate trenches 5 having a longitudinal direction in one direction are formed between the p-type body regions 3 and the n-type impurity regions 4 in the surface layer portion of the n ⁇ type drift layer 2, a plurality of gate trenches 5 having a longitudinal direction in one direction are formed.
  • the gate trenches 5 are trenches for forming a trench gate structure, and in the present embodiment, the gate trenches 5 are arranged in parallel at equal intervals to form a striped layout.
  • Gate trench 5 has a depth reaching a position deeper than p type body region 3, that is, penetrating n type impurity region 4 and p type body region 3 from the substrate surface side to n ⁇ type drift layer 2. Further, in the present embodiment, the gate trench 5 has a shape in which the width is gradually narrowed toward the bottom and the bottom is rounded.
  • the inner wall surface of the gate trench 5 is covered with the insulating film 6.
  • the insulating film 6 may be composed of a single film, but in the case of this embodiment, the shield insulating film 6a covering the lower part of the gate trench 5 and the gate insulating film covering the upper part of the gate trench 5. And the film 6b.
  • the shield insulating film 6a covers the side surface of the lower portion from the bottom of the gate trench 5, and the gate insulating film 6b covers the side surface of the upper portion of the gate trench 5.
  • the shield insulating film 6a is formed thicker than the gate insulating film 6b.
  • a shield electrode 7 made of doped Poly-Si and a gate electrode layer 8 are laminated via an insulating film 6 to form a two-layer structure.
  • the shield electrode 7 is formed so as to reduce the capacitance between the gate and the drain and to improve the electrical characteristics of the vertical MOSFET by being fixed to the source potential.
  • the gate electrode layer 8 performs a switching operation of the vertical MOSFET, and forms a channel region in the p-type body region 3 on the side surface of the gate trench 5 when the gate voltage is applied.
  • An intermediate insulating film 9 is formed between the shield electrode 7 and the gate electrode layer 8, and the intermediate insulating film 9 insulates the shield electrode 7 and the gate electrode layer 8.
  • the gate trench 5, insulating film 6, shield electrode 7, gate electrode layer 8 and intermediate insulating film 9 form a trench gate structure.
  • This trench gate structure has a striped layout by arranging a plurality of lines in the left-right direction of the paper of FIGS. 2A and 2B, for example, with the direction perpendicular to the paper of FIGS. 2A and 2B as the longitudinal direction.
  • the shield electrode 7 is more than the gate electrode layer 8 at both end portions in the longitudinal direction of the gate trench 5, specifically, the end portions on the front side and the far side of the paper surface of FIGS. 2A and 2B. Is also extended to the outside. Then, those portions are exposed as a shield liner from the surface side of the p-type body region 3 and the n-type impurity region 4.
  • An interlayer insulating film 11 made of an oxide film or the like is formed so as to cover the gate electrode layer 8, and an upper electrode 10 corresponding to a source electrode and a gate wiring (not shown) are formed on the interlayer insulating film 11.
  • the upper electrode 10 is brought into contact with the p + -type contact region 3a and the n + -type contact region 4a through a connecting portion 10a such as a tungsten (W) plug buried in a contact hole 11a formed in the interlayer insulating film 11. ing.
  • the upper electrode 10 is electrically connected to the n-type impurity region 4 and the p-type body region 3.
  • the gate wiring is also electrically connected to the gate electrode layer 8 through a contact hole formed in the interlayer insulating film 11.
  • a lower electrode 12 corresponding to a drain electrode is formed on the surface of the n + type semiconductor substrate 1 opposite to the n ⁇ type drift layer 2.
  • the semiconductor device having the vertical MOSFET is configured as described above. Next, a method of manufacturing the semiconductor device according to this embodiment will be described. However, the manufacturing method of the semiconductor device according to the present embodiment, which is different from the conventional method, will be described, and the same parts as the conventional method will be simplified and described.
  • the semiconductor substrate 1 is prepared, and the n ⁇ type drift layer 2 is epitaxially grown on the surface of the semiconductor substrate 1 to form the n ⁇ type drift layer 2 on one surface side of the semiconductor substrate 1 corresponding to the high concentration layer.
  • a hard mask (not shown) having an opening in the region where the gate trench 5 is to be formed is arranged, and the gate trench 5 is formed by etching using the hard mask.
  • a shield insulating film 6a is formed on the surface of the n ⁇ type drift layer 2 including the inner wall surface of the gate trench 5 by thermal oxidation or the like.
  • the doped polysilicon is stacked on the shield insulating film 6a and then etched back to leave the doped polysilicon only at the bottom of the gate trench 5 or the end of the gate trench 5 to form the shield electrode 7 and the shield liner. Form.
  • the shield insulating film 6a formed on the side surface above the gate trench 5 and on the surface of the n ⁇ type drift layer 2 is removed by etching.
  • an insulating film is deposited by plasma CVD (chemical vapor deposition) or the like to cover the side surface of the shield electrode 7 and the upper side of the gate trench 5 and then formed on the shield electrode 7 and the shield liner using a mask. Etching is performed so that only the exposed portion remains. Thereby, the intermediate insulating film 9 is formed.
  • a gate insulating film 6b is formed by forming an insulating film on the upper side surface of the gate trench 5 by thermal oxidation or the like. Then, the doped polysilicon is stacked again and then etched back to form the gate electrode layer 8 in the gate trench 5. As a result, a trench gate structure is formed.
  • the n-type impurity region 4 is formed by ion-implanting n-type impurities.
  • the surface of the interlayer insulating film 11 is flattened by performing planarization polishing. Then, a contact hole 11a is formed in the interlayer insulating film 11.
  • the contact hole 11a connected to the n-type impurity region 4 is formed. That is, the interlayer insulating film 11 is covered with a hard mask, and a portion of the hard mask corresponding to the central position in the x direction in the n-type impurity region 4 is opened by photoetching. Then, a contact hole 11a is formed in the interlayer insulating film 11 by etching using the hard mask as a mask. As a result, part of the surface of n-type impurity region 4 is exposed, and the surface of p-type body region 3 remains covered with interlayer insulating film 11. The contact hole 11a connected to the n-type impurity region 4 formed at this time corresponds to the first contact hole.
  • n-type impurities are ion-implanted using the interlayer insulating film 11 as a mask to form an n + -type contact region 4a on the surface of the n-type impurity region 4.
  • silicon etching is performed using the interlayer insulating film 11 as a mask to form a contact trench 4b at a position corresponding to the contact hole 11a, that is, at a central position in the x direction in the n-type impurity region 4.
  • the n + type contact region 4a is exposed on the side surface of the contact trench 4b, and the p type body region 3 is exposed on the bottom surface of the contact trench 4b.
  • the interlayer insulating film 11 is again covered with a hard mask, and a portion of the hard mask corresponding to the central position in the x direction in the p-type body region 3 is opened by photoetching. As a result, part of the surface of p type body region 3 is exposed, and the surface of n type impurity region 4 remains covered with the hard mask. Then, the remaining contact holes 11a are formed in the interlayer insulating film 11 by etching using the hard mask as a mask. The contact hole 11a connected to the p-type body region 3 formed at this time corresponds to the second contact hole. As a result, the surface of p type body region 3 is exposed.
  • the contact hole 11a formed at a position corresponding to the surface of the interlayer insulating film 11 and the n-type impurity region 4 is also exposed, and in this state, the p-type impurity is used as a mask. Ion implantation is performed. As a result, the surfaces of the p-type body regions 3 located between the n-type impurity regions 4, that is, the planar portions and the surfaces of the p-type body regions 3 at the bottoms of the contact trenches 4b are formed. , P + -type contact region 3a is formed.
  • a step of forming the connecting portion 10a, a step of forming the upper electrode 10 and the gate liner, and a step of forming the lower electrode 12 are performed. In this way, the semiconductor device having the vertical MOSFET according to the present embodiment is completed.
  • the conventional trench MOSFET has the first structure or the second structure.
  • the first structure is the structure shown in FIGS. 3A and 3B. That is, the first structure is a structure in which the surfaces of the p-type body region 3 and the n-type impurity region 4 are planar and the p + -type contact region 3a and the n + -type contact region 4a are formed on the plane. ..
  • the second structure is the structure shown in FIGS. 4A and 4B.
  • the contact trenches 3b and 4b are formed on the surfaces of the p-type body region 3 and the n-type impurity region 4, and the p + -type contact region 3a and the n + -type contact region 4a are formed in the contact trenches 3b and 4b. Has been done.
  • the n + -type contact region 4a and the upper electrode 10 are electrically connected through the contact trench 4b. Therefore, when the avalanche operation is started, holes generated by the avalanche breakdown are extracted through the path through the contact trench 4b when the holes are extracted by the upper electrode 10. Therefore, it is possible to suppress an increase in voltage in the p-type body region 3 and suppress a decrease in avalanche withstand capability.
  • the p + -type contact region 3a is formed on the surface of the planar p-type body region 3 without the n + -type contact region 4a, and the upper electrode 10 is formed through the p + -type contact region 3a. It is designed to be electrically connected to. Therefore, when the load is short-circuited, the p + type body region 3 located between the n type impurity regions 4 does not have the n + type contact region 4a serving as an electron injection source, and the saturation current density is suppressed. It becomes possible to do. Therefore, it is possible to suppress a decrease in short circuit resistance.
  • the contact trench 4b is formed for the n-type impurity region 4 and the p-type body region 3 is left in a planar shape and is electrically connected to the upper electrode 10. I'm trying to do it. This makes it possible to obtain a semiconductor device that can obtain both the avalanche withstand capability and the short circuit withstand capability.
  • the high-concentration impurity region is formed by the semiconductor substrate 1, and the n ⁇ -type drift layer 2 is epitaxially grown on the impurity region to form the high-concentration layer and the n ⁇ -type drift layer 2. It constitutes the formed substrate.
  • This is merely an example of forming a high-concentration layer on the opposite side of the p-type body region 3 with the drift layer sandwiched between them.
  • the drift layer is formed of a semiconductor substrate, and ion implantation or the like is performed on one surface side thereof.
  • the high-concentration layer may be formed by performing this.
  • the p-type body region 3 arranged between the plurality of trench gate structures is formed along the y direction, and the n-type impurity region 4 is divided into a plurality of parts in the y direction.
  • this is also only an example. That is, the present disclosure is applied to a structure in which the n-type impurity region 4 is formed on a part of the surface of the p-type body region 3. In that case, the surface of the portion of the p-type body region 3 where the n-type impurity region 4 is not formed has a planar shape.
  • the n + -type contact region 4a is provided in the n-type impurity region 4, and the p + -type contact region 3a is provided in a planar portion of the p-type body region 3 where the n-type impurity region 4 is not formed. By doing so, each may be connected to the upper electrode 10.
  • the p + type contact region 3a is formed at the center position in the x direction of the p type body region 3, and the n + type contact region 4a is formed at the center position of the n type impurity region 4 in the x direction. Is formed. However, this is described as a preferable form, and the arrangement location may be displaced due to the influence of mask displacement or the like.
  • the n-channel type trench gate structure MOSFET in which the first conductivity type is the n-type and the second conductivity type is the p-type has been described as an example of the semiconductor switching element.
  • a semiconductor switching element having another structure for example, a p-channel type trench gate structure MOSFET in which the conductivity type of each component is inverted with respect to the n-channel type may be used.
  • the present disclosure can be applied to an IGBT having a similar structure, other than the MOSFET.
  • the IGBT is the same as the vertical MOSFET described in the above embodiment except that the conductivity type of the semiconductor substrate 1 is changed from n type to p type.
  • the present disclosure is applied to the MOSFET including the trench gate structure of the two-layer structure in which the shield electrode 7 and the gate electrode layer 8 are laminated, but the single-layer structure of the gate electrode layer 8 is used. It can be one.
  • the surface of the portion of the p-type body region 3 where the n-type impurity region 4 is not formed has a planar shape.
  • a contact trench may be formed at this position, or the p + -type contact region 3a may be formed on the bottom surface of the contact trench.
  • a mask is arranged so that the ion implantation for forming the n + -type contact region 4a is not performed on the portion of the p-type body region 3 where the n-type impurity region 4 is not formed. It is good to make a separate decision.

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Abstract

ボディ領域（３）が複数のトレンチゲート構造の間に形成されていると共に、第１不純物領域（４）がボディ領域の一部の表面部に形成されている。ボディ領域は、該ボディ領域よりも第２導電型不純物濃度が高くされていると共に上部電極（１０）と接触させられる第２導電型コンタクト領域（３ａ）を有している。第１不純物領域は、第１不純物領域よりも第１導電型不純物濃度が高くされていると共に上部電極と接触させられる第１導電型コンタクト領域（４ａ）を有している。ボディ領域のうち第１不純物領域が形成されていない部分に、第１導電型コンタクト領域が形成されておらずに第２導電型コンタクト領域が形成され、第１不純物領域にはコンタクトトレンチ（４ｂ）が形成され、コンタクトトレンチ内において第１導電型コンタクト領域が形成されている。

Description

半導体装置およびその製造方法 関連出願への相互参照
　本出願は、２０１９年１月１６日に出願された日本特許出願番号２０１９－５４８５号に基づくもので、ここにその記載内容が参照により組み入れられる。
　本開示は、トレンチゲート構造を有するトレンチ型の半導体スイッチング素子を有する半導体装置およびその製造方法に関するものである。
　従来より、トレンチ型のＭＯＳＦＥＴを有する半導体装置が知られている。この半導体装置では、ｎ＋型基板の上に形成したｎ－型ドリフト層の表層部に、一方向を長手方向とするトレンチゲート構造を複数本形成し、複数本のトレンチゲート構造の間に、ｐ型ボディ層やｎ型ソース領域を形成した構造とされる。ｎ型ソース領域は、トレンチゲート構造の長手方向に沿って複数個が並べられた構成とされている。そして、各ｎ型ソース領域の中央位置にｎ型コンタクト領域が形成され、各ｎ型ソース領域の間に位置するｐ型ボディ領域の中央位置にｐ型コンタクト領域が形成された構造とされる。
　ここで、ｐ型コンタクト領域やｎ型コンタクト領域の構造としては、２種類が採用されている。１つは、ｐ型ボディ領域やｎ型ソース領域の表面が平面形状とされ、その平面にｐ型コンタクト領域やｎ型コンタクト領域を形成する構造（以下、第１構造という）である。また、もう１つが、ｐ型ボディ領域やｎ型ソース領域の表面にコンタクトトレンチを形成し、そのコンタクトトレンチ内部にｐ型コンタクト領域やｎ型コンタクト領域を形成する構造（以下、第２構造という）である（例えば、特許文献１参照）。
特開２０１３－８４９２２号公報
　しかしながら、上記のような構造の場合、いずれの場合にも課題が生じることが判った。
　具体的には、第１構造の場合、アバランシェ耐量を低下させるという課題を発生させる。Ｌ負荷をクランプダイオード無しの構造でスイッチングしたとき、ＭＯＳＦＥＴはアバランシェ動作に入る。このとき、アバランシェブレークダウンによって発生した電子はドレイン電極によって引き抜かれ、正孔はソース電極によって引き抜かれる。しかしながら、第１構造の場合、引き抜かれる正孔がｐ型ボディ領域を通過する際に、その領域の電位を上昇させる。このため、アバランシェ耐量を低下させることになる。
　一方、第２構造の場合、負荷短絡時に飽和電流密度を低減できず、短絡耐量を低下させるという課題を発生させる。短絡耐量を向上させるためには、飽和電流密度を低減することが必要である。これは、ｎ型コンタクト領域やｐ型コンタクト領域を構成する拡散層を分割して形成することで対応可能である。ここで、飽和電流密度はｎ型コンタクト領域の幅で決定される。ところが、層間絶縁膜に対してコンタクトホールを形成し、それをマスクとしてコンタクトトレンチやｎ型コンタクト領域を形成するため、ｐ型ボディ領域側のトレンチの側面にもｎ型コンタクト領域が形成された構造になる。このため、ｐ型ボディ領域においてもｎ型コンタクト領域が電子の注入源となり、飽和電流密度を低減することができなくなるために、短絡耐量を低下させることになる。
　本開示は、アバランシェ耐量と短絡耐量の両方を得ることが可能な半導体装置およびその製造方法を提供することを目的とする。
　本開示の１つの観点にかかるトレンチゲート構造を有するトレンチ型の半導体スイッチング素子を備えた半導体装置は、半導体スイッチング素子は、第１導電型のドリフト層と、ドリフト層上に形成された第２導電型のボディ領域と、ボディ領域内における該ボディ領域の表層部に形成され、ドリフト層より高不純物濃度とされた第１導電型の第１不純物領域と、一方向を長手方向とすると共に第１不純物領域からボディ領域を貫通してドリフト層に達する複数のトレンチ内それぞれに、絶縁膜を介して、ゲート電極層が形成された複数のトレンチゲート構造と、ドリフト層を挟んでボディ領域と反対側に形成され、ドリフト層よりも高不純物濃度とされた第１または第２導電型の高濃度層と、第１不純物領域およびボディ領域と電気的に接続される上部電極と、高濃度層と電気的に接続された下部電極と、を有している。このような構造において、ボディ領域が複数のトレンチゲート構造の間に形成されていると共に、第１不純物領域がボディ領域の一部の表面部に形成されており、ボディ領域は、該ボディ領域よりも第２導電型不純物濃度が高くされていると共に上部電極と接触させられる第２導電型コンタクト領域を有している。また、第１不純物領域は、該第１不純物領域よりも第１導電型不純物濃度が高くされていると共に上部電極と接触させられる第１導電型コンタクト領域を有し、ボディ領域は第１不純物領域が形成されていない部分において、表面が平面形状とされており、該平面形状の平面に第２導電型コンタクト領域が形成され、第１不純物領域にはコンタクトトレンチが形成され、該コンタクトトレンチ内において第１導電型コンタクト領域が形成されている。
　このように、第１不純物領域については、コンタクトトレンチを通じて第１導電型コンタクト領域と上部電極とが電気的に接続させられるようにしている。このため、アバランシェ動作に入ったときに、アバランシェブレークダウンによって発生したキャリアが上部電極に引き抜かれるときに、コンタクトトレンチを通じた経路で引き抜かれる。したがって、ボディ領域での電圧の上昇を抑制でき、アバランシェ耐量の低下を抑制することが可能となる。
　また、ボディ領域については、第１導電型コンタクト領域が無い平面形状のボディ領域の表面に第２導電型コンタクト領域を形成し、この第２導電型コンタクト領域を通じて上部電極と電気的に接続させられるようにしている。このため、負荷短絡時には、第１不純物領域の間に位置しているボディ領域にはキャリアの注入源となる第１導電型コンタクト領域が存在しておらず、飽和電流密度を抑制することが可能となる。したがって、短絡耐量の低下を抑制することも可能となる。
　よって、アバランシェ耐量と短絡耐量の両方を得ることが可能な半導体装置とすることが可能となる。
　なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
第１実施形態にかかる半導体装置の部分断面斜視図である。 図１中のIIA－IIA断面図である。 図１中のIIB－IIB断面図である。 参考例として示すコンタクトトレンチを形成しない構造の半導体製造装置におけるｎ型不純物領域を通る位置での断面図である。 図３Ａに示す半導体製造装置におけるｎ型不純物領域を通らない位置での断面図である。 参考例として示すコンタクトトレンチを形成する構造の半導体製造装置におけるｎ型不純物領域を通る位置での断面図である。 図４Ａに示す半導体製造装置におけるｎ型不純物領域を通らない位置での断面図である。
　以下、本開示の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
　（第１実施形態）
　第１実施形態について説明する。本実施形態では、ｎチャネルタイプのトレンチ型のＭＯＳＦＥＴが備えられた半導体装置について説明する。以下、図１、図２Ａ、図２Ｂに基づいて本実施形態にかかる半導体装置の構造について説明する。なお、これらの図に示すＭＯＳＦＥＴは、半導体装置のうちのセル領域に形成されており、そのセル領域を囲むように外周耐圧構造が形成されることで半導体装置が構成されているが、ここではＭＯＳＦＥＴのみ図示してある。なお、以下では、図１に示すように、ＭＯＳＦＥＴの幅方向をｘ方向、ｘ方向に対して交差するＭＯＳＦＥＴの奥行方向をｙ方向、ＭＯＳＦＥＴの厚み方向もしくは深さ方向、つまりｘｙ平面に対する法線方向をｚ方向として説明する。
　図１に示すように、本実施形態にかかる半導体装置は、シリコン等の半導体材料によって構成されたｎ＋型の半導体基板１を用いて形成されている。ｎ＋型の半導体基板１の表面上には、ｎ＋型の半導体基板１よりも不純物濃度が低濃度とされたｎ－型ドリフト層２が形成されている。ｎ＋型の半導体基板１は、不純物濃度が高濃度とされた高濃度層を構成するものであり、この半導体基板１とｎ－型ドリフト層２とにより、高濃度層とその一面側にそれよりも低不純物濃度とされたドリフト層とを備えた基板を構成している。
　また、ｎ－型ドリフト層２の表層部の所望位置には、比較的不純物濃度が低く設定されたｐ型ボディ領域３が形成されている。ｐ型ボディ領域３は、例えばｎ－型ドリフト層２に対してｐ型不純物をイオン注入することなどによって形成され、チャネル領域を形成するチャネル層としても機能する。ｐ型ボディ領域３は、図１に示すように、後述する複数のトレンチゲート構造の間において、ｙ方向を長手方向として形成されている。
　ｐ型ボディ領域３の表層部には、ｎ－型ドリフト層２よりも不純物濃度が高濃度とされたソース領域に相当するｎ型不純物領域４が備えられている。ｎ型不純物領域４は、図１に示すように、ｙ方向おいて分離された複数個が並べられた構成とされている。本実施形態では、ｙ方向に並べられたそれぞれのｎ型不純物領域４は、同じ大きさで、上面形状が長方形とされ、等間隔に配置されている。また、各ｎ型不純物領域４の間において、ｐ型ボディ領域３が露出した状態となっている。そして、ｐ型ボディ領域３にはボディコンタクトとなるｐ＋型コンタクト領域３ａが形成され、ｎ型不純物領域４にはソースコンタクトとなるｎ＋型コンタクト領域４ａが形成されている。
　より詳しくは、ｎ型不純物領域４が形成されていない部分においては、各ｎ型不純物領域４の間に位置する各ｐ型ボディ領域３の表面は平面形状となっており、その平面におけるｘ方向の中央位置にｐ＋型コンタクト領域３ａが形成されている。つまり、各ｎ型不純物領域４の間に位置する各ｐ型ボディ領域３の表面とｐ＋型コンタクト領域３ａの表面とが同一平面となっている。そして、この部分については、後述するｎ＋型コンタクト領域４ａが形成されていないコンタクト構造とされている。
　一方、各ｎ型不純物領域４は、ｘ方向の中央部においてコンタクトトレンチ４ｂが形成されており、このコンタクトトレンチ４ｂ内において露出するようにｎ＋型コンタクト領域４ａが形成されている。さらに、本実施形態の場合は、コンタクトトレンチ４ｂがｐ型ボディ領域３を露出させる深さまで形成されており、この露出させられたｐ型ボディ領域３の表面部にもｐ＋型コンタクト領域３ａが形成されている。
　本実施形態の場合、ｐ＋型コンタクト領域３ａは、ｐ型ボディ領域３のうちｎ型不純物領域４の間に位置している部分の中央位置に形成されており、表面形状が長方形とされている。また、ｎ＋型コンタクト領域４ａは、各ｎ型不純物領域４の中央位置に形成されており、表面形状が長方形とされている。
　また、ｎ－型ドリフト層２の表層部のうち各ｐ型ボディ領域３や各ｎ型不純物領域４の間には、一方向を長手方向とする複数本のゲートトレンチ５が形成されている。このゲートトレンチ５はトレンチゲート構造を形成するためのトレンチであり、本実施形態では、各ゲートトレンチ５が等間隔に平行に並べられることでストライプ状のレイアウトとされている。
　ゲートトレンチ５は、ｐ型ボディ領域３よりも深い位置まで、つまり基板表面側からｎ型不純物領域４およびｐ型ボディ領域３を貫通してｎ－型ドリフト層２まで達する深さとされている。また、本実施形態では、ゲートトレンチ５は、底部に向かうほど徐々に幅が狭くなり、底部が丸まった形状とされている。
　ゲートトレンチ５の内壁面は、絶縁膜６によって覆われている。絶縁膜６については、単独の膜で構成されていても良いが、本実施形態の場合は、ゲートトレンチ５のうちの下方部分を覆っているシールド絶縁膜６ａと上方部分を覆っているゲート絶縁膜６ｂとによって構成している。シールド絶縁膜６ａは、ゲートトレンチ５の底部から下方部分の側面を覆い、ゲート絶縁膜６ｂは、ゲートトレンチ５の上方部分の側面を覆っている。本実施形態では、シールド絶縁膜６ａをゲート絶縁膜６ｂよりも厚く形成してある。
　また、ゲートトレンチ５内には、絶縁膜６を介してドープトＰｏｌｙ－Ｓｉによって構成されたシールド電極７およびゲート電極層８が積層されて二層構造となっている。シールド電極７は、ソース電位に固定されることで、ゲート－ドレイン間の容量を小さくし、縦型ＭＯＳＦＥＴの電気特性の向上を図るために形成されている。ゲート電極層８は、縦型ＭＯＳＦＥＴのスイッチング動作を行うもので、ゲート電圧印加時にゲートトレンチ５の側面のｐ型ボディ領域３にチャネル領域を形成する。
　シールド電極７とゲート電極層８との間には中間絶縁膜９が形成されており、中間絶縁膜９によってシールド電極７とゲート電極層８とが絶縁されている。これらゲートトレンチ５、絶縁膜６、シールド電極７、ゲート電極層８および中間絶縁膜９によってトレンチゲート構造が構成されている。このトレンチゲート構造は、例えば図２Ａ、図２Ｂの紙面垂直方向を長手方向として、図２Ａ、図２Ｂの紙面左右方向に複数本が配列されることでストライプ状のレイアウトとされている。
　さらに、図示していないが、ゲートトレンチ５の長手方向の両端部、具体的には図２Ａ、図２Ｂの紙面手前側および紙面向こう側の端部において、シールド電極７は、ゲート電極層８よりも外側まで延設されている。そして、それらの部分をシールドライナーとしてｐ型ボディ領域３やｎ型不純物領域４の表面側から露出させられている。
　また、ゲート電極層８を覆うように酸化膜などで構成された層間絶縁膜１１が形成され、この層間絶縁膜１１の上にソース電極に相当する上部電極１０や図示しないゲート配線が形成されている。上部電極１０は、層間絶縁膜１１に形成されたコンタクトホール１１ａ内に埋込まれたタングステン（Ｗ）プラグなどの接続部１０ａを通じてｐ＋型コンタクト領域３ａやｎ＋型コンタクト領域４ａと接触させられている。これにより、上部電極１０がｎ型不純物領域４およびｐ型ボディ領域３に電気的に接続されている。ゲート配線も、層間絶縁膜１１に形成されたコンタクトホールを通じて、ゲート電極層８に電気的に接続されている。
　さらに、ｎ＋型の半導体基板１のうちｎ－型ドリフト層２とは反対側の面にドレイン電極に相当する下部電極１２が形成されている。このような構成により、縦型ＭＯＳＦＥＴの基本構造が構成されている。そして、縦型ＭＯＳＦＥＴが複数セル集まって形成されることで、セル領域が構成されている。
　以上のようにして、縦型ＭＯＳＦＥＴを有する半導体装置が構成されている。次に、本実施形態にかかる半導体装置の製造方法について説明する。ただし、本実施形態にかかる半導体装置のうち従来とは異なっている製造方法について説明し、従来と同様の部分については簡略化して説明を行う。
　まず、半導体基板１を用意し、半導体基板１の表面上にｎ－型ドリフト層２をエピタキシャル成長させることで、高濃度層に相当する半導体基板１の一面側にｎ－型ドリフト層２が形成された基板を用意する。次に、ゲートトレンチ５の形成予定領域が開口する図示しないハードマスクを配置し、そのハードマスクを用いたエッチングによりゲートトレンチ５を形成する。続いて、ハードマスクを除去した後、熱酸化などによってゲートトレンチ５の内壁面を含めてｎ－型ドリフト層２の表面にシールド絶縁膜６ａを形成する。そして、シールド絶縁膜６ａの上にドープトポリシリコンを積んでからエッチバックし、ゲートトレンチ５の底部やゲートトレンチ５の端部にのみドープトポリシリコンを残すことでシールド電極７やシールドライナーを形成する。
　さらに、シールド絶縁膜６ａのうちゲートトレンチ５の上部の側面上やｎ－型ドリフト層２の表面上に形成された部分をエッチングして除去する。そして、プラズマＣＶＤ（chemical vapordeposition）などで絶縁膜をデポジションすることでシールド電極７の上やゲートトレンチ５の上部の側面を覆ったのち、マスクを用いてシールド電極７やシールドライナーの上に形成された部分のみが残るようにエッチングする。これにより、中間絶縁膜９が形成される。
　この後、熱酸化などによってゲートトレンチ５の上部の側面上などに絶縁膜を形成することで、ゲート絶縁膜６ｂが形成される。そして、再びドープトポリシリコンを積んでから、エッチバックすることでゲートトレンチ５内にゲート電極層８を形成する。これにより、トレンチゲート構造が形成される。
　この後、ｐ型不純物をイオン注入することにより、ｐ型ボディ領域３を形成する。そして、ｎ型不純物領域４の形成予定領域が開口するマスクを配置したのち、ｎ型不純物をイオン注入することでｎ型不純物領域４を形成する。
　続いて、ＣＶＤ等によって酸化膜などで構成される層間絶縁膜１１を形成したのち、平坦化研磨を行って層間絶縁膜１１の表面の平坦化を行う。そして、層間絶縁膜１１に対してコンタクトホール１１ａを形成する。
　このとき、まずはｎ型不純物領域４に繋がるコンタクトホール１１ａが形成されるようにする。すなわち、層間絶縁膜１１をハードマスクで覆い、ホトエッチングによってハードマスクのうち、ｎ型不純物領域４におけるｘ方向の中央位置と対応する部分を開口させる。そして、ハードマスクをマスクとして用いたエッチングによって層間絶縁膜１１にコンタクトホール１１ａを形成する。これにより、ｎ型不純物領域４の表面の一部については露出させられ、ｐ型ボディ領域３の表面については層間絶縁膜１１で覆われたままの状態となる。なお、このときに形成しているｎ型不純物領域４に繋がるコンタクトホール１１ａが第１コンタクトホールに相当する。
　さらに、ハードマスクを除去したのち、層間絶縁膜１１をマスクとしてｎ型不純物をイオン注入することで、ｎ型不純物領域４の表面部にｎ＋型コンタクト領域４ａを形成する。そして、層間絶縁膜１１をマスクとしてシリコンエッチングを行い、コンタクトホール１１ａと対応する位置、つまりｎ型不純物領域４におけるｘ方向の中央位置にコンタクトトレンチ４ｂを形成する。これにより、コンタクトトレンチ４ｂの側面においてｎ＋型コンタクト領域４ａが露出させられると共に、コンタクトトレンチ４ｂの底面においてｐ型ボディ領域３が露出させられる。
　次に、再び層間絶縁膜１１をハードマスクで覆い、ホトエッチングによってハードマスクのうち、ｐ型ボディ領域３におけるｘ方向の中央位置と対応する部分を開口させる。これにより、ｐ型ボディ領域３の表面の一部については露出させられ、ｎ型不純物領域４の表面についてはハードマスクによって覆われたままの状態となる。そして、ハードマスクをマスクとして用いたエッチングによって層間絶縁膜１１に残りのコンタクトホール１１ａを形成する。このときに形成しているｐ型ボディ領域３に繋がるコンタクトホール１１ａが第２コンタクトホールに相当する。これにより、ｐ型ボディ領域３の表面が露出させられる。そして、ハードマスクを除去することで、層間絶縁膜１１やｎ型不純物領域４の表面と対応する位置に形成されたコンタクトホール１１ａも露出させ、この状態で層間絶縁膜１１をマスクとしてｐ型不純物のイオン注入を行う。これにより、各ｎ型不純物領域４の間に位置する各ｐ型ボディ領域３の表面、つまり平面形状となった部分と、コンタクトトレンチ４ｂの底部に位置する部分におけるｐ型ボディ領域３の表面に、ｐ＋型コンタクト領域３ａが形成される。
　この後は、図示しないが、接続部１０ａの形成工程、上部電極１０およびゲートライナーの形成工程、下部電極１２の形成工程を行う。このようにして、本実施形態にかかる縦型ＭＯＳＦＥＴを有する半導体装置が完成する。
　このように構成された半導体装置によれば、次のような効果を得ることができる。
　まず、従来のトレンチ型のＭＯＳＦＥＴは、第１構造もしくは第２構造とされていた。具体的には、第１構造は、図３Ａおよび図３Ｂに示す構造である。すなわち、第１構造は、ｐ型ボディ領域３やｎ型不純物領域４の表面が平面形状とされ、その平面にｐ＋型コンタクト領域３ａやｎ＋型コンタクト領域４ａを形成した構造とされている。また、第２構造は、図４Ａおよび図４Ｂに示す構造である。すなわち、ｐ型ボディ領域３やｎ型不純物領域４の表面にコンタクトトレンチ３ｂ、４ｂを形成し、コンタクトトレンチ３ｂ、４ｂ内にｐ＋型コンタクト領域３ａやｎ＋型コンタクト領域４ａを形成した構造とされている。
　これらは、コンタクトホール１１ａの形成後に、コンタクトトレンチ３ｂ、４ｂを形成するか否かをｐ型ボディ領域３側とｎ型不純物領域４側の両方で揃えていたためである。このため、アバランシェ耐量と短絡耐量のいずれかについては低下してしまうという課題があった。
　これに対して、本実施形態の場合、ｎ型不純物領域４については、コンタクトトレンチ４ｂを通じてｎ＋型コンタクト領域４ａと上部電極１０とが電気的に接続させられるようにしている。このため、アバランシェ動作に入ったときに、アバランシェブレークダウンによって発生した正孔が上部電極１０に引き抜かれるときに、コンタクトトレンチ４ｂを通じた経路で引き抜かれる。したがって、ｐ型ボディ領域３での電圧の上昇を抑制でき、アバランシェ耐量の低下を抑制することが可能となる。
　また、ｐ型ボディ領域３については、ｎ＋型コンタクト領域４ａが無い平面形状のｐ型ボディ領域３の表面にｐ＋型コンタクト領域３ａを形成し、このｐ＋型コンタクト領域３ａを通じて上部電極１０と電気的に接続させられるようにしている。このため、負荷短絡時には、ｎ型不純物領域４の間に位置しているｐ型ボディ領域３には電子の注入源となるｎ＋型コンタクト領域４ａが存在しておらず、飽和電流密度を抑制することが可能となる。したがって、短絡耐量の低下を抑制することも可能となる。
　以上説明したように、本実施形態の半導体装置では、ｎ型不純物領域４についてはコンタクトトレンチ４ｂを形成し、ｐ型ボディ領域３については平面形状のままとして、上部電極１０と電気的な接続が行われるようにしている。これにより、アバランシェ耐量と短絡耐量の両方を得ることが可能な半導体装置とすることが可能となる。
　（他の実施形態）
　本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
　（１）例えば、上記実施形態では、半導体基板１によって高濃度の不純物領域を形成し、その上にｎ－型ドリフト層２をエピタキシャル成長させることで、高濃度層とｎ－型ドリフト層２とが形成された基板を構成している。これは、ドリフト層を挟んでｐ型ボディ領域３と反対側に高濃度層を構成する場合の一例を示したに過ぎず、ドリフト層を半導体基板によって構成し、その一面側にイオン注入等を行うことで高濃度層を形成するようにしても良い。
　（２）また、上記実施形態では、複数個のトレンチゲート構造の間に配置されるｐ型ボディ領域３をｙ方向に沿って形成し、ｎ型不純物領域４がｙ方向において複数個に分断された構造としているが、これも一例を示したに過ぎない。すなわち、ｐ型ボディ領域３の一部の表面部にｎ型不純物領域４が形成された構造に対して本開示が適用される。その場合、ｐ型ボディ領域３のうちｎ型不純物領域４が形成されていない部分の表面が平面形状とされる。そして、ｎ型不純物領域４にｎ＋型コンタクト領域４ａが備えられ、ｐ型ボディ領域３のうちｎ型不純物領域４が形成されていない平面形状とされた部分にｐ＋型コンタクト領域３ａが備えられることで、それぞれが上部電極１０に接続されれば良い。
　（３）また、上記実施形態では、ｐ型ボディ領域３におけるｘ方向の中央位置にｐ＋型コンタクト領域３ａを形成し、ｎ型不純物領域４におけるｘ方向の中央位置にｎ＋型コンタクト領域４ａを形成している。しかしながら、これは好ましい形態として記載したのであり、マスクずれ等の影響で配置場所がずれたりしても構わない。
　（４）また、上記実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴを半導体スイッチング素子の一例として説明した。しかしながら、これは一例を示したに過ぎず、他の構造の半導体スイッチング素子、例えばｎチャネルタイプに対して各構成要素の導電型を反転させたｐチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴとしても良い。さらに、ＭＯＳＦＥＴ以外に、同様の構造のＩＧＢＴに対しても本開示を適用することができる。ＩＧＢＴの場合、半導体基板１の導電型をｎ型からｐ型に変更する以外は、上記実施形態で説明した縦型ＭＯＳＦＥＴと同様である。さらに、上記各実施形態では、シールド電極７とゲート電極層８を積層した２層構造のトレンチゲート構造を備えたＭＯＳＦＥＴに対して本開示を適用しているが、ゲート電極層８の単層構造のものでも良い。
　（５）さらに、上記実施形態では、ｐ型ボディ領域３のうちｎ型不純物領域４が形成されていない部分の表面が平面形状となるようにしている。これについても一例を示したに過ぎず、この位置にもコンタクトトレンチを形成しても良く、コンタクトトレンチの底面にｐ＋型コンタクト領域３ａを形成するようにしても良い。この場合にも、ｎ＋型コンタクト領域４ａを形成する際のイオン注入がｐ型ボディ領域３のうちｎ型不純物領域４が形成されていない部分に為されないように、マスクを配置してイオン注入の打ち分けを行えば良い。

Claims (7)

  1. 　トレンチゲート構造を有するトレンチ型の半導体スイッチング素子を備えた半導体装置であって、
    　前記半導体スイッチング素子は、
    　第１導電型のドリフト層（２）と、
    　前記ドリフト層上に形成された第２導電型のボディ領域（３）と、
    　前記ボディ領域内における該ボディ領域の表層部に形成され、前記ドリフト層より高不純物濃度とされた第１導電型の第１不純物領域（４）と、
    　一方向を長手方向とすると共に前記第１不純物領域から前記ボディ領域を貫通して前記ドリフト層に達する複数のトレンチ（５）内それぞれに、絶縁膜（６）を介して、ゲート電極層（８）が形成された複数のトレンチゲート構造と、
    　前記ドリフト層を挟んで前記ボディ領域と反対側に形成され、前記ドリフト層よりも高不純物濃度とされた第１または第２導電型の高濃度層（１）と、
    　前記第１不純物領域および前記ボディ領域と電気的に接続される上部電極（１０）と、
    　前記高濃度層と電気的に接続された下部電極（１２）と、を有し、
    　前記ボディ領域が前記複数のトレンチゲート構造の間に形成されていると共に、前記第１不純物領域が前記ボディ領域の一部の表面部に形成されており、
    　前記ボディ領域は、該ボディ領域よりも第２導電型不純物濃度が高くされていると共に前記上部電極と接触させられる第２導電型コンタクト領域（３ａ）を有し、
    　前記第１不純物領域は、該第１不純物領域よりも第１導電型不純物濃度が高くされていると共に前記上部電極と接触させられる第１導電型コンタクト領域（４ａ）を有し、
    　前記ボディ領域のうち前記第１不純物領域が形成されていない部分に、前記第１導電型コンタクト領域が形成されておらずに前記第２導電型コンタクト領域が形成され、
    　前記第１不純物領域にはコンタクトトレンチ（４ｂ）が形成され、該コンタクトトレンチ内において前記第１導電型コンタクト領域が形成されている半導体装置。
  2. 　前記ボディ領域は前記第１不純物領域が形成されていない部分において、表面が平面形状とされており、該平面形状の平面に、前記第１導電型コンタクト領域は形成されておらずに前記第２導電型コンタクト領域が形成されている請求項１に記載の半導体装置。
  3. 　前記ボディ領域が前記複数のトレンチゲート構造の間において該トレンチゲート構造の長手方向に沿って形成されていると共に、前記第１不純物領域が前記一方向において分離されて複数個が並べられており、
    　複数個の前記第１不純物領域の間において、前記ボディ領域は表面が平面形状とされており、該平面形状の平面に前記第２導電型コンタクト領域が形成されている請求項２に記載の半導体装置。
  4. 　前記第２導電型コンタクト領域は、複数個の前記第１不純物領域の間に配置された前記ボディ領域のうち前記複数のトレンチゲート構造の配列方向の中央位置に配置され、
    　前記コンタクトトレンチは、前記第１不純物領域のうち前記複数のトレンチゲート構造の配列方向の中央位置に配置されている請求項３に記載の半導体装置。
  5. 　前記コンタクトトレンチによって前記ボディ領域が露出させられており、該ボディ領域のうち前記コンタクトトレンチにて露出させられ表面にも、前記第２導電型コンタクト領域が形成されている請求項１ないし４のいずれか１つに記載の半導体装置。
  6. 　前記トレンチゲート構造は、前記複数のトレンチ内それぞれに、前記絶縁膜を介して、シールド電極（７）と前記ゲート電極層（８）が積層された２層構造とされている請求項１ないし５のいずれか１つに記載の半導体装置。
  7. 　トレンチゲート構造を有するトレンチ型の半導体スイッチング素子を備えた半導体装置の製造方法であって、
    　第１導電型または第２導電型の高濃度層（１）および該高濃度層の一面側に形成され、該高濃度層よりも低不純物濃度とされた第１導電型のドリフト層（２）とを有する基板（１、２）を用意することと、
    　前記ドリフト層に対して、一方向を長手方向とする複数のトレンチ（５）を形成したのち、該複数のトレンチ内それぞれに、絶縁膜（６）を介して、ゲート電極層（８）を備えることで複数のトレンチゲート構造を形成することと、
    　前記複数のトレンチの間における前記ドリフト層上に、第２導電型のボディ領域（３）を形成することと、
    　前記ボディ領域内における該ボディ領域の一部の表面部に、前記ドリフト層より高不純物濃度とされた第１導電型の第１不純物領域（４）を形成することと、
    　前記トレンチゲート構造と前記ボディ領域及び前記第１不純物領域の上に層間絶縁膜（１１）を形成することと、
    　前記層間絶縁膜に対して前記ボディ領域や前記第１不純物領域に繋がるコンタクトホール（１１ａ）を形成することと、
    　前記コンタクトホールを通じて前記第１不純物領域および前記ボディ領域と電気的に接続される上部電極（１０）を形成することと、
    　前記高濃度層と電気的に接続される下部電極（１２）を形成することと、を含み、
    　前記コンタクトホールを形成することは、前記第１不純物領域に繋がる第１コンタクトホールを形成することと、前記ボディ領域のうち前記第１不純物領域が形成されていない部分に繋がる第２コンタクトホールを形成することとを含み、
    　前記第１コンタクトホールを形成することを行ったのち、前記層間絶縁膜をマスクとした第１導電型不純物のイオン注入を行うことで、前記第１不純物領域に第１導電型コンタクト領域（４ａ）を形成することと、
    　前記層間絶縁膜をマスクとして、前記第１コンタクトホールを通じて前記第１導電型コンタクト領域を含む前記第１不純物領域をエッチングしてコンタクトトレンチ（４ｂ）を形成し、該コンタクトトレンチの側面に前記第１導電型コンタクト領域を露出させると共に底面に前記ボディ領域を露出させることと、を行い、
    　その後、前記第２コンタクトホールを形成することを行ったのち、前記層間絶縁膜をマスクとした第２導電型不純物のイオン注入を行うことで、前記ボディ領域に第２導電型コンタクト領域（３ａ）を形成すること、を行う半導体装置の製造方法。 
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