JP2000124448A - 縦型半導体装置 - Google Patents
縦型半導体装置Info
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- JP2000124448A JP2000124448A JP10299809A JP29980998A JP2000124448A JP 2000124448 A JP2000124448 A JP 2000124448A JP 10299809 A JP10299809 A JP 10299809A JP 29980998 A JP29980998 A JP 29980998A JP 2000124448 A JP2000124448 A JP 2000124448A
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Abstract
(57)【要約】
【課題】 オン抵抗が低くかつ耐圧を向上させた縦型半
導体装置を提供する。 【解決手段】 複数の半導体素子のＰボディ領域９間に
挟まれた不純物領域が、基板６表面から低濃度不純物領
域であるＮ-層５、高濃度不純物領域であるＮ+型層４で
構成されている。Ｎ-層５は、ソース１０とほぼ同じ深
さであり、Ｎ+型層４は、Ｐボディ領域９とほぼ同じ深
さである。Ｎ-層５とＰボディ領域９との間に形成され
る空乏層はＮ-層５側に延びる。また、Ｎ+型層４とＰボ
ディ領域９との間に形成される空乏層は、Ｐボディ領域
９側に延びている。
導体装置を提供する。 【解決手段】 複数の半導体素子のＰボディ領域９間に
挟まれた不純物領域が、基板６表面から低濃度不純物領
域であるＮ-層５、高濃度不純物領域であるＮ+型層４で
構成されている。Ｎ-層５は、ソース１０とほぼ同じ深
さであり、Ｎ+型層４は、Ｐボディ領域９とほぼ同じ深
さである。Ｎ-層５とＰボディ領域９との間に形成され
る空乏層はＮ-層５側に延びる。また、Ｎ+型層４とＰボ
ディ領域９との間に形成される空乏層は、Ｐボディ領域
９側に延びている。
Description
【０００１】
【発明の属する技術分野】この発明は、縦型半導体装置
に関し、特に、オン抵抗の低減およびスイッチング特性
の向上に関する。
に関し、特に、オン抵抗の低減およびスイッチング特性
の向上に関する。
【０００２】
【従来技術】図８に、縦型半導体装置１００の要部断面
部を示す。縦型半導体装置１００では、においては、Ｎ
-層にＰボディ領域１０２が数多く形成され、各々のＰ
ボディ領域１０２に均一にオフ時の耐圧がかかるように
配線されている。不純物濃度の低いＮ-層には空乏層が
伸びやすいため、各々のＰボディ領域から伸びた空乏層
がつながり、全体的には平面の空乏層を形成することに
より、オフ時の耐圧を確保している。
部を示す。縦型半導体装置１００では、においては、Ｎ
-層にＰボディ領域１０２が数多く形成され、各々のＰ
ボディ領域１０２に均一にオフ時の耐圧がかかるように
配線されている。不純物濃度の低いＮ-層には空乏層が
伸びやすいため、各々のＰボディ領域から伸びた空乏層
がつながり、全体的には平面の空乏層を形成することに
より、オフ時の耐圧を確保している。
【０００３】しかし、図８に示すように、オン時の電流
経路には抵抗分の高くかつ狭いＪ−ＦＥＴが形成される
ことになり、オン抵抗が増大する。かかる問題を解決す
るため、図９に示すような縦型半導体装置１１０が提案
されている。縦型半導体装置１１０においては、ゲート
電極の下部の不純物領域１０６のＰボディ領域とほぼ同
じ深さまでは、Ｎ+領域となっている。したがって、オ
ン時の空乏層の伸びが制限されるとともに、電流経路に
抵抗分の小さいＮ+領域が入ることでオン抵抗を低くす
ることができる。
経路には抵抗分の高くかつ狭いＪ−ＦＥＴが形成される
ことになり、オン抵抗が増大する。かかる問題を解決す
るため、図９に示すような縦型半導体装置１１０が提案
されている。縦型半導体装置１１０においては、ゲート
電極の下部の不純物領域１０６のＰボディ領域とほぼ同
じ深さまでは、Ｎ+領域となっている。したがって、オ
ン時の空乏層の伸びが制限されるとともに、電流経路に
抵抗分の小さいＮ+領域が入ることでオン抵抗を低くす
ることができる。
【０００４】
【発明が解決しようとする課題】しかしながら、縦型半
導体装置１１０においては、オフ時に図１０に示すよう
に、Ｐボディ領域９に多く空乏層が延びるため、パンチ
スルーをおこしやすく耐圧が低下する。また、ゲート電
極下部の基板の深さ方向の空乏層の伸びが小さく、ドレ
インソース間の容量も大きくなる。したがって、スイッ
チング速度が遅くなる。
導体装置１１０においては、オフ時に図１０に示すよう
に、Ｐボディ領域９に多く空乏層が延びるため、パンチ
スルーをおこしやすく耐圧が低下する。また、ゲート電
極下部の基板の深さ方向の空乏層の伸びが小さく、ドレ
インソース間の容量も大きくなる。したがって、スイッ
チング速度が遅くなる。
【０００５】この発明は上記問題を解決し、高耐圧でか
つオン抵抗が小さな縦型半導体装置を提供することを目
的とする。
つオン抵抗が小さな縦型半導体装置を提供することを目
的とする。
【０００６】
【課題を解決するための手段および発明の効果】本発明
にかかる縦型半導体装置においては、前記制御電極の下
部の第１不純物領域は、前記第３不純物領域の深さとほ
ぼ同じ深さまでは低濃度不純物層であり、前記低濃度不
純物層の下部は前記第２不純物領域の深さとほぼ同じ深
さまでは高濃度不純物層で構成されている。したがっ
て、オン時には、前記第２不純物領域との間で形成され
る空乏層が前記高濃度不純物層にあまり伸びない。これ
により、オン抵抗を小さくすることができる。一方、オ
フ時には前記低濃度不純物層により、耐圧を保つことが
できる。
にかかる縦型半導体装置においては、前記制御電極の下
部の第１不純物領域は、前記第３不純物領域の深さとほ
ぼ同じ深さまでは低濃度不純物層であり、前記低濃度不
純物層の下部は前記第２不純物領域の深さとほぼ同じ深
さまでは高濃度不純物層で構成されている。したがっ
て、オン時には、前記第２不純物領域との間で形成され
る空乏層が前記高濃度不純物層にあまり伸びない。これ
により、オン抵抗を小さくすることができる。一方、オ
フ時には前記低濃度不純物層により、耐圧を保つことが
できる。
【０００７】なお、実施形態では、第１不純物領域はＮ
-層５に該当し、第２不純物領域はＰボディ領域９に該
当し、第３不純物領域はソース１０に該当する。また、
第１導電型がＮ型で、第２導電型がＰ型に該当する。
-層５に該当し、第２不純物領域はＰボディ領域９に該
当し、第３不純物領域はソース１０に該当する。また、
第１導電型がＮ型で、第２導電型がＰ型に該当する。
【０００８】
【発明の実施の形態】図面を用いて、本発明にかかる縦
型半導体装置であるＤＭＯＳＦＥＴ１について、説明す
る。
型半導体装置であるＤＭＯＳＦＥＴ１について、説明す
る。
【０００９】ＤＭＯＳＦＥＴ１は、Ｎ+型層２の上に、
Ｎ-層３、Ｎ+型層４、Ｎ-層５が順次形成された基板６
内に、Ｐボディ領域９が形成されている。Ｐボディ領域
９の底面は、Ｎ-層５表面から、Ｎ-層５に達している。
Ｐボディ領域９内には、チャネル領域２１を形成するよ
うに、Ｎ+型のソース１０が形成されている。Ｎ-層５お
よびチャネル領域２１の上には、絶縁膜１１を介して、
制御電極であるゲート電極１５が形成されている。ゲー
ト電極１５は、層間膜１７を介して、アルミ配線１９で
覆われている。
Ｎ-層３、Ｎ+型層４、Ｎ-層５が順次形成された基板６
内に、Ｐボディ領域９が形成されている。Ｐボディ領域
９の底面は、Ｎ-層５表面から、Ｎ-層５に達している。
Ｐボディ領域９内には、チャネル領域２１を形成するよ
うに、Ｎ+型のソース１０が形成されている。Ｎ-層５お
よびチャネル領域２１の上には、絶縁膜１１を介して、
制御電極であるゲート電極１５が形成されている。ゲー
ト電極１５は、層間膜１７を介して、アルミ配線１９で
覆われている。
【００１０】Ｎ-層３とは逆側のＮ+型層２の表面には、
ドレイン電極３１が形成されている。
ドレイン電極３１が形成されている。
【００１１】ＤＭＯＳＦＥＴ１においては、ゲート電極
１５の下方の不純物領域が基板６表面から順に、低濃度
不純物領域であるＮ-層５、高濃度不純物領域であるＮ+
型層４で構成されている。Ｎ-層５は、ソース１０とほ
ぼ同じ深さであり、Ｎ+型層４は、Ｐボディ領域９とほ
ぼ同じ深さである。したがって、図２に示すように、Ｎ
-層５とＰボディ領域９との間に形成される空乏層はＮ-
層５側に延びる。また、Ｎ+型層４とＰボディ領域９と
の間に形成される空乏層は、Ｐボディ領域９側に延びて
いる。
１５の下方の不純物領域が基板６表面から順に、低濃度
不純物領域であるＮ-層５、高濃度不純物領域であるＮ+
型層４で構成されている。Ｎ-層５は、ソース１０とほ
ぼ同じ深さであり、Ｎ+型層４は、Ｐボディ領域９とほ
ぼ同じ深さである。したがって、図２に示すように、Ｎ
-層５とＰボディ領域９との間に形成される空乏層はＮ-
層５側に延びる。また、Ｎ+型層４とＰボディ領域９と
の間に形成される空乏層は、Ｐボディ領域９側に延びて
いる。
【００１２】これにより、オフ時は、図３に示すよう
に、ソース１０近傍への空乏層の延びが制限され、耐圧
が向上する。また、ゲート電極下部の基板の深さ方向の
空乏層の伸びが大きく、ドレインソース間の容量も小さ
くなる。したがって、スイッチング速度が速くなる。ま
た、オン時には、Ｎ+型層４は不純物濃度が高いので、
図４に示すように、Ｎ+型層４内に延びる空乏層が制限
され、Ｊ−ＦＥＴによる抵抗成分を低くすることができ
る。また、Ｎ-層５内には、ゲート電極１５に印加され
るゲート電圧によりキャリア蓄積層が形成され、不純物
濃度が低くても、オン抵抗が大きくなる問題もない。
に、ソース１０近傍への空乏層の延びが制限され、耐圧
が向上する。また、ゲート電極下部の基板の深さ方向の
空乏層の伸びが大きく、ドレインソース間の容量も小さ
くなる。したがって、スイッチング速度が速くなる。ま
た、オン時には、Ｎ+型層４は不純物濃度が高いので、
図４に示すように、Ｎ+型層４内に延びる空乏層が制限
され、Ｊ−ＦＥＴによる抵抗成分を低くすることができ
る。また、Ｎ-層５内には、ゲート電極１５に印加され
るゲート電圧によりキャリア蓄積層が形成され、不純物
濃度が低くても、オン抵抗が大きくなる問題もない。
【００１３】このように、本実施形態においては、複数
の半導体素子のＰボディ領域９間に挟まれた不純物領域
が、基板６表面から順に、低濃度不純物領域、高濃度不
純物領域で構成されている。これにより、オン抵抗が低
くかつ耐圧を向上させた縦型半導体装置を提供すること
ができる。特に、低濃度不純物領域を第３不純物領域と
ほぼ同じ深さで、高濃度不純物領域を第２不純物領域と
ほぼ同じ深さで形成することにより、オン時およびオフ
時におけるオン抵抗と耐圧を向上させることができる。
の半導体素子のＰボディ領域９間に挟まれた不純物領域
が、基板６表面から順に、低濃度不純物領域、高濃度不
純物領域で構成されている。これにより、オン抵抗が低
くかつ耐圧を向上させた縦型半導体装置を提供すること
ができる。特に、低濃度不純物領域を第３不純物領域と
ほぼ同じ深さで、高濃度不純物領域を第２不純物領域と
ほぼ同じ深さで形成することにより、オン時およびオフ
時におけるオン抵抗と耐圧を向上させることができる。
【００１４】つぎに、ＤＭＯＳＦＥＴ１の製造方法につ
いて説明する。Ｎ+型層２上に、エピタキシャル成長法
を用いて、図５Ａに示すように、Ｎ-層３、Ｎ+型層４、
Ｎ-層５を順次形成する。これにより、基板６が形成さ
れる。本実施形態においては、Ｎ+型層２を不純物濃度
１０19〜20／cm3とし、Ｎ-層３を不純物濃度１０16／cm
3程度とし、Ｎ+型層４を不純物濃度１０17〜18／cm3程
度とし、Ｎ-層５を不純物濃度１０16／cm3程度とした。
また、Ｎ+型層４を２．５μｍ、Ｎ-層５を１μｍとし
た。
いて説明する。Ｎ+型層２上に、エピタキシャル成長法
を用いて、図５Ａに示すように、Ｎ-層３、Ｎ+型層４、
Ｎ-層５を順次形成する。これにより、基板６が形成さ
れる。本実施形態においては、Ｎ+型層２を不純物濃度
１０19〜20／cm3とし、Ｎ-層３を不純物濃度１０16／cm
3程度とし、Ｎ+型層４を不純物濃度１０17〜18／cm3程
度とし、Ｎ-層５を不純物濃度１０16／cm3程度とした。
また、Ｎ+型層４を２．５μｍ、Ｎ-層５を１μｍとし
た。
【００１５】つぎに、Ｎ-層５の表面を熱酸化させて、
６００オングストロームの絶縁膜１１（ゲート絶縁膜）
を形成した後、全面にポリシリコンをＣＶＤ法で堆積さ
せて、レジスト（図示せず）を用いてエッチングし、図
５Ｂに示すように、ゲート電極１５を形成する。
６００オングストロームの絶縁膜１１（ゲート絶縁膜）
を形成した後、全面にポリシリコンをＣＶＤ法で堆積さ
せて、レジスト（図示せず）を用いてエッチングし、図
５Ｂに示すように、ゲート電極１５を形成する。
【００１６】図５Ｃに示すように、ゲート電極１５をマ
スクとしてホウ素等のｐ型不純物をイオン注入し、熱拡
散を行う。図５Ｄに示すように、レジスト６１を形成し
て、ゲート電極１５およびレジスト６１をマスクとし
て、ヒ素等のｎ型不純物をイオン注入する。
スクとしてホウ素等のｐ型不純物をイオン注入し、熱拡
散を行う。図５Ｄに示すように、レジスト６１を形成し
て、ゲート電極１５およびレジスト６１をマスクとし
て、ヒ素等のｎ型不純物をイオン注入する。
【００１７】熱処理を行うことにより、図６Ａに示すよ
うに、Ｐボディ領域９およびＮ+型のソース領域１０を
二重拡散にて形成する。本実施形態においては、Ｐボデ
ィ領域９の不純物濃度が１０16／cm3程度に、ソース領
域の不純物濃度が１０19〜20／cm3程度になるように、
イオン注入及び熱拡散を行うようにした。また、Ｐボデ
ィ領域９の深さをＮ-層５の表面から３．０μｍとし、
およびＮ+型のソース領域１０をＮ-層５の表面から０．
６μｍとした。
うに、Ｐボディ領域９およびＮ+型のソース領域１０を
二重拡散にて形成する。本実施形態においては、Ｐボデ
ィ領域９の不純物濃度が１０16／cm3程度に、ソース領
域の不純物濃度が１０19〜20／cm3程度になるように、
イオン注入及び熱拡散を行うようにした。また、Ｐボデ
ィ領域９の深さをＮ-層５の表面から３．０μｍとし、
およびＮ+型のソース領域１０をＮ-層５の表面から０．
６μｍとした。
【００１８】図６Ｂに示すように、ＣＶＤ法でＰＳＧ膜
を１００００オングストローム堆積させ、層間膜１７を
形成する。その後、レジストを用いて、ソース１０用の
開口部を設けて、全面にアルミ配線を形成して、パター
ンニングする。このようにして、図１に示すＤＭＯＳＦ
ＥＴ１が製造される。
を１００００オングストローム堆積させ、層間膜１７を
形成する。その後、レジストを用いて、ソース１０用の
開口部を設けて、全面にアルミ配線を形成して、パター
ンニングする。このようにして、図１に示すＤＭＯＳＦ
ＥＴ１が製造される。
【００１９】なお、Ｎ+型層４、Ｎ-層５の形成について
は、エピタキシャル成長ではなく、図６Ｃに示すよう
に、Ｎ-層３を厚めに形成しておき、ゲート電極形成前
に、表面から所定の深さにＮ-層が形成されるように、
イオン注入するようにしてもよい。
は、エピタキシャル成長ではなく、図６Ｃに示すよう
に、Ｎ-層３を厚めに形成しておき、ゲート電極形成前
に、表面から所定の深さにＮ-層が形成されるように、
イオン注入するようにしてもよい。
【００２０】本実施形態においては、縦型半導体装置と
して、ＤＭＯＳＦＥＴに適用した場合について説明した
が、同様の構造であるＩＧＢＴについても同様に適用す
ることができる。
して、ＤＭＯＳＦＥＴに適用した場合について説明した
が、同様の構造であるＩＧＢＴについても同様に適用す
ることができる。
【図１】本発明にかかるＤＭＯＳＦＥＴ１の要部断面図
である。
である。
【図２】ＤＭＯＳＦＥＴ１の空乏層を示す図である。
【図３】オフ時のＤＭＯＳＦＥＴ１の空乏層を示す図で
ある。
ある。
【図４】オン時のＤＭＯＳＦＥＴ１の空乏層を示す図で
ある。
ある。
【図５】ＤＭＯＳＦＥＴ１の製造工程を示す図である。
【図６】ＤＭＯＳＦＥＴ１の製造工程を示す図である。
【図７】ＤＭＯＳＦＥＴ１の他の製造方法を示す図であ
る。
る。
【図８】従来のＤＭＯＳＦＥＴ１００を示す要部断面図
である。
である。
【図９】従来のＤＭＯＳＦＥＴ１１０を示す要部断面図
である。
である。
【図１０】従来のＤＭＯＳＦＥＴ１１０の空乏層を示す
図である。
図である。
１・・・・・ＤＭＯＳＦＥＴ ２・・・・・Ｎ+型層 ３・・・・・Ｎ-層 ４・・・・・Ｎ+型層 ５・・・・・Ｎ-層 ６・・・・・基板 ９・・・・・Ｐボディ領域 １０・・・・ソース １１・・・・絶縁膜 １５・・・・ゲート電極 ２１・・・・チャネル領域
Claims (1)
- 【請求項１】第１導電型の第１不純物領域を有する基
板、 前記第１不純物領域表面に隣接した第２導電型の第２不
純物領域、 前記第２不純物領域内に、前記第２不純物領域の端部か
ら所定距離離れて形成された第１導電型の第３不純物領
域、 前記第１不純物領域および第２不純物領域の上に絶縁膜
を介して形成された制御電極であって、前記第１不純物
領域と第３不純物領域との間の第２不純物領域に電路を
形成可能な制御電極、を備えた縦型半導体装置におい
て、 前記制御電極の下部の第１不純物領域は、前記第３不純
物領域の深さとほぼ同じ深さまでは低濃度不純物層であ
り、前記低濃度不純物層の下部は前記第２不純物領域の
深さとほぼ同じ深さまでは高濃度不純物層で構成されて
いること、 を特徴とする縦型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10299809A JP2000124448A (ja) | 1998-10-21 | 1998-10-21 | 縦型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10299809A JP2000124448A (ja) | 1998-10-21 | 1998-10-21 | 縦型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000124448A true JP2000124448A (ja) | 2000-04-28 |
Family
ID=17877198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10299809A Pending JP2000124448A (ja) | 1998-10-21 | 1998-10-21 | 縦型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000124448A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005175416A (ja) * | 2003-11-19 | 2005-06-30 | Fuji Electric Device Technology Co Ltd | 宇宙用半導体装置 |
-
1998
- 1998-10-21 JP JP10299809A patent/JP2000124448A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005175416A (ja) * | 2003-11-19 | 2005-06-30 | Fuji Electric Device Technology Co Ltd | 宇宙用半導体装置 |
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