JPH01255255A - 半導体集積回路のパッケージ - Google Patents
半導体集積回路のパッケージInfo
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- JPH01255255A JPH01255255A JP8368888A JP8368888A JPH01255255A JP H01255255 A JPH01255255 A JP H01255255A JP 8368888 A JP8368888 A JP 8368888A JP 8368888 A JP8368888 A JP 8368888A JP H01255255 A JPH01255255 A JP H01255255A
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- JP
- Japan
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- package
- mounting
- semiconductor integrated
- integrated circuit
- legs
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 10
- 239000012778 molding material Substances 0.000 abstract description 5
- 238000005452 bending Methods 0.000 abstract description 4
- 241000743339 Agrostis Species 0.000 abstract 1
- 239000000758 substrate Substances 0.000 abstract 1
- 238000005516 engineering process Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路のパッケージの形状に係り、よ
り詳しくは当該パッケージのリード端子の足曲り防止、
及びパッケージ下部のスペースを有効利用する為の技術
に関する。
り詳しくは当該パッケージのリード端子の足曲り防止、
及びパッケージ下部のスペースを有効利用する為の技術
に関する。
本発明は半導体集積回路を収容するパッケージの形状を
工夫する事により、リード端子の足曲がりを防止し、基
板実装時の組立て歩留シを向上させる事、且つ該パッケ
ージ下部のスペースを有効活用する事により、基板実装
効率を上げ、その結果実装コストの大幅な低減が可能と
なる。
工夫する事により、リード端子の足曲がりを防止し、基
板実装時の組立て歩留シを向上させる事、且つ該パッケ
ージ下部のスペースを有効活用する事により、基板実装
効率を上げ、その結果実装コストの大幅な低減が可能と
なる。
パッケージのリード端子の足曲がりにより、パッケージ
のリード端子と基板間で接触不良が発生した時は、パッ
ケージを基板から取りはずし再度実装するしか方法がな
かった。又従来はパッケージ下Ｖのスペースはプリント
基板の配線が通過しているだけであり、該パッケージの
下部に池の電子部品を配置する事ができず実装効率が非
常に悪かった。
のリード端子と基板間で接触不良が発生した時は、パッ
ケージを基板から取りはずし再度実装するしか方法がな
かった。又従来はパッケージ下Ｖのスペースはプリント
基板の配線が通過しているだけであり、該パッケージの
下部に池の電子部品を配置する事ができず実装効率が非
常に悪かった。
従来の技術では、パッケージのリード端子の足曲がりに
より、当該リード端子と基板間で接触不良が発生した時
は、パッケージを基板から取シはずして再度実装するか
、或は再製不可能な場合は廃却するしか方法がなかった
。又従来はパッケージ下部のスペースはプリント基板の
配線が通過しているだけであり、該パッケージの下部に
電子部品を配置する事ができず、プリント基板の実装ス
ペース効率が極めて悪く問題になっていた。本発明は前
述した実装上の課題を解決し、実装コストの大幅な低減
を目的としている。
より、当該リード端子と基板間で接触不良が発生した時
は、パッケージを基板から取シはずして再度実装するか
、或は再製不可能な場合は廃却するしか方法がなかった
。又従来はパッケージ下部のスペースはプリント基板の
配線が通過しているだけであり、該パッケージの下部に
電子部品を配置する事ができず、プリント基板の実装ス
ペース効率が極めて悪く問題になっていた。本発明は前
述した実装上の課題を解決し、実装コストの大幅な低減
を目的としている。
上記問題点を解決する為、本発明により半導体集積回路
のパッケージ形状を工夫する事、即ち、パッケージの周
囲にリード端子案内用の溝を設ける事で、リード端子の
足囲がりを防止し、更には当該パッケージ下部に、突起
部を設ける事により、当該パッケージ下部に、他の電子
部品を収容できるスペースを確保する事により、実装効
率を上げる事が可能となり、その結果実装コストの大幅
な低減を計る事ができる。
のパッケージ形状を工夫する事、即ち、パッケージの周
囲にリード端子案内用の溝を設ける事で、リード端子の
足囲がりを防止し、更には当該パッケージ下部に、突起
部を設ける事により、当該パッケージ下部に、他の電子
部品を収容できるスペースを確保する事により、実装効
率を上げる事が可能となり、その結果実装コストの大幅
な低減を計る事ができる。
以下図面に従って本発明の実施例を図面に従って説明す
る。第１図（α）は従来のプラットパッケージの平面図
であり、第１図（ｂ）はその側面図である。フラットパ
ッケージのリード端子２が、フラットパッケージのモー
ルド材部１より通常２〜３Ｍ位突き出している為、当該
リード端子部のスペース及び、当該モールド材部２の下
部スペースが有効活用できない事、且つリード端子の足
囲がりが発生しやすく、プリント基板実装時に、位置ズ
レ等のトラブルが発生しやすくなる。第２図（α）はプ
ラスチックリーディドチッχキャリア（以下ＰＬＣＣと
記す）と呼ばれるパッケージの平面図であり、第２図（
ｂ）はＰＬＯＯのモールド側面図である。当該パッケー
ジにおいては、ＰＬＧＯのリード端子５の、ＰＬＯＯの
モールド材部４に対する突出し量が少く、リード端子周
辺部のスペース効率は改善されているが、当該り−ド端
子２０足曲がり、及び当該モールド材部１の下部スペー
スに対しては何ら考慮されておらず、フラットパッケー
ジと同様なトラブル、即ち当該リード端子の足囲がりに
よる実装時のトラブル、或は基板実装効率低下の間頭が
依然として残っている。
る。第１図（α）は従来のプラットパッケージの平面図
であり、第１図（ｂ）はその側面図である。フラットパ
ッケージのリード端子２が、フラットパッケージのモー
ルド材部１より通常２〜３Ｍ位突き出している為、当該
リード端子部のスペース及び、当該モールド材部２の下
部スペースが有効活用できない事、且つリード端子の足
囲がりが発生しやすく、プリント基板実装時に、位置ズ
レ等のトラブルが発生しやすくなる。第２図（α）はプ
ラスチックリーディドチッχキャリア（以下ＰＬＣＣと
記す）と呼ばれるパッケージの平面図であり、第２図（
ｂ）はＰＬＯＯのモールド側面図である。当該パッケー
ジにおいては、ＰＬＧＯのリード端子５の、ＰＬＯＯの
モールド材部４に対する突出し量が少く、リード端子周
辺部のスペース効率は改善されているが、当該り−ド端
子２０足曲がり、及び当該モールド材部１の下部スペー
スに対しては何ら考慮されておらず、フラットパッケー
ジと同様なトラブル、即ち当該リード端子の足囲がりに
よる実装時のトラブル、或は基板実装効率低下の間頭が
依然として残っている。
第３図（ａ）は本発明による半導体集積回路の新パッケ
ージの平面図であり、第６図（ｂ）は断面図である。モ
ールド材部７０周辺部に、当該パッケージのリード端子
８の案内用溝９が設けである為足囲がりの発生す゛る可
能性は全くない。又当該パッケージ下部のスペースを有
効利用する為に当該パッケージの下部に突起部１１が設
けられており、従来技術では収容できなかった他の電子
部品１２を、当該パッケージ下部に配置する事により、
基板実装効率を飛躍的に高める事が可能となる。
ージの平面図であり、第６図（ｂ）は断面図である。モ
ールド材部７０周辺部に、当該パッケージのリード端子
８の案内用溝９が設けである為足囲がりの発生す゛る可
能性は全くない。又当該パッケージ下部のスペースを有
効利用する為に当該パッケージの下部に突起部１１が設
けられており、従来技術では収容できなかった他の電子
部品１２を、当該パッケージ下部に配置する事により、
基板実装効率を飛躍的に高める事が可能となる。
本発明により、半導体集積回路のパッケージのリード端
子の足囲がりが完全に防止できる事、且つパッケージ下
部に突起部を設ける事で、当該パッケージ下部のスペー
スを有効活用でき、プリント基板の実装効率を高める事
が可能となり、実装コストの大幅な低減が可能となる。
子の足囲がりが完全に防止できる事、且つパッケージ下
部に突起部を設ける事で、当該パッケージ下部のスペー
スを有効活用でき、プリント基板の実装効率を高める事
が可能となり、実装コストの大幅な低減が可能となる。
第１図（α）は従来のフラットパッケージの平面図であ
り、第１図（ｂ）はフラットパッケージの側面図であり
、 １・・・・・・フラットパッケージのモールド材部２１
００８９．７ラツトパツケージのリード端子６・・・・
・・足囲がりを起こしたフラットパッケージのリード端
子 を示している。 第２図（α）は従来のプラスチックリープイドチップキ
ャリアの平面図であり、第２図（ｂ、）はプラスチック
リープイドチップキャリアの側面図であり、 ４・・・・・・プラスチックリーディドチップキャリア
のモールド材部 ５・・・・・・プラスチックリープイドチップキャリア
のリード端子 ６・・・・・・足面がりを起こしたプラスチックリープ
イドチップキャリアのリード端子 を示している。 第３図（α）は本発明による新パッケージの平面図であ
り、第５図（ｂ）は新パッケージの断面図であり、 ７・・・・・・新パッケージのモールド材部８・・・・
・・新パッケージのリード端子９・・・・・・リード端
子案内用の溝 １０・・・プリント基板 １１・・・パッケージ突起部 １２・・・電子部品 １６・・・ボンディングワイヤー線 １４・・・半導体集積回路装置 を示している。 第 １’３＜ｏ＞ ＄ １ 図（ｂ） 茅２回ＣＱ） Ａス ２，８口 ｃｂ） メ３１Ｂ（ｄ） 茅：３図（ｂ）
り、第１図（ｂ）はフラットパッケージの側面図であり
、 １・・・・・・フラットパッケージのモールド材部２１
００８９．７ラツトパツケージのリード端子６・・・・
・・足囲がりを起こしたフラットパッケージのリード端
子 を示している。 第２図（α）は従来のプラスチックリープイドチップキ
ャリアの平面図であり、第２図（ｂ、）はプラスチック
リープイドチップキャリアの側面図であり、 ４・・・・・・プラスチックリーディドチップキャリア
のモールド材部 ５・・・・・・プラスチックリープイドチップキャリア
のリード端子 ６・・・・・・足面がりを起こしたプラスチックリープ
イドチップキャリアのリード端子 を示している。 第３図（α）は本発明による新パッケージの平面図であ
り、第５図（ｂ）は新パッケージの断面図であり、 ７・・・・・・新パッケージのモールド材部８・・・・
・・新パッケージのリード端子９・・・・・・リード端
子案内用の溝 １０・・・プリント基板 １１・・・パッケージ突起部 １２・・・電子部品 １６・・・ボンディングワイヤー線 １４・・・半導体集積回路装置 を示している。 第 １’３＜ｏ＞ ＄ １ 図（ｂ） 茅２回ＣＱ） Ａス ２，８口 ｃｂ） メ３１Ｂ（ｄ） 茅：３図（ｂ）
Claims (1)
- 半導体集積回路を収容するパッケージにおいて、リー
ド端子の足曲がり及び、当該パッケージと当該パッケー
ジを配置するプリント基板のスペースを有効活用する為
の手段を有する事を特長とする半導体集積回路のパッケ
ージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8368888A JPH01255255A (ja) | 1988-04-05 | 1988-04-05 | 半導体集積回路のパッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8368888A JPH01255255A (ja) | 1988-04-05 | 1988-04-05 | 半導体集積回路のパッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01255255A true JPH01255255A (ja) | 1989-10-12 |
Family
ID=13809430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8368888A Pending JPH01255255A (ja) | 1988-04-05 | 1988-04-05 | 半導体集積回路のパッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01255255A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0316249A (ja) * | 1989-06-14 | 1991-01-24 | Matsushita Electron Corp | Ｊリードパッケージ型半導体装置 |
| CN107613641A (zh) * | 2016-06-28 | 2018-01-19 | 广东欧珀移动通信有限公司 | Pcb板组件及具有其的移动终端 |
| US10734241B1 (en) | 2019-02-19 | 2020-08-04 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
-
1988
- 1988-04-05 JP JP8368888A patent/JPH01255255A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0316249A (ja) * | 1989-06-14 | 1991-01-24 | Matsushita Electron Corp | Ｊリードパッケージ型半導体装置 |
| CN107613641A (zh) * | 2016-06-28 | 2018-01-19 | 广东欧珀移动通信有限公司 | Pcb板组件及具有其的移动终端 |
| CN107613641B (zh) * | 2016-06-28 | 2019-07-19 | Oppo广东移动通信有限公司 | Pcb板组件及具有其的移动终端 |
| US10734241B1 (en) | 2019-02-19 | 2020-08-04 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
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