KR101184378B1 - 쇼트키 다이오드 및 그 제조방법 - Google Patents
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Abstract
본 발명은 공정을 단순화하면서 항복전압을 높일 수 있는 쇼트키 다이오드 및 그 제조방법을 제공하기 위한 것으로서, 이를 위해 본 발명에서는 기판 내에 형성된 웰과, 경사면을 갖도록 상기 웰 표면 상에 형성된 필드 산화막과, 상기 필드 산화막의 중앙부와 대응되는 영역에서 서로 일정 거리 이격되고, 각각 상기 필드 산화막의 일측부와 중첩되도록 상기 웰 상부에 형성된 애노드 전극 및 캐소드 전극을 포함하는 쇼트키 다이오드를 제공한다.
쇼트키 다이오드, 필드 산화막, LOCOS, 금속 실리사이드막, 항복전압.
Description
도 1은 종래 기술에 따른 쇼트키 다이오드를 도시한 단면도.
도 2는 본 발명의 실시예에 따른 쇼트키 다이오드를 도시한 단면도.
도 3a 내지도 3e는 본 발명의 실시예에 따른 쇼트키 다이오드 제조방법을 도시한 공정단면도.
<도면의 주요부분에 대한 부호의 설명>
10, 20 : 기판
11, 21 : 웰
12, 22 : 필드 산화막
13, 23 : 접합영역
25 : 금속 실리사이드막
26 : 포토레지스트 패턴
27 : 식각공정
17a, 30a: 애노드 전극
17b, 30b : 캐소드 전극
16 : 층간 절연막
15 : P+ 가드 링
본 발명은 쇼트키 다이오드 및 그 제조방법에 관한 것으로, 특히 쇼트키 다이오드(Schottky Diode)의 에지 종단처리(edge termination) 방법에 관한 것이다.
일반적으로, PN 접합 다이오드보다는 금속-반도체 접합의 쇼트키(Schottky Diode)가 더 우수한 고속 스위칭 특성(High switching characteristics)을 갖는다. 이는, 순방향 전압의 인가시 PN 접합과는 달리 소수 캐리어 주입(minority carrier injection)이 발생하지 않아 RC 지연이 발생하지 않기 때문이다.
금속-반도체 접합의 쇼트키 다이오드의 경우, 반도체로서 실리콘을 사용하는 것이 대부분이다. 그러나, 금속-실리콘 접합 쇼트키 다이오드는 역방향 바이어스(reverse bias) 인가시에 많은 누설전류(leakage current)가 흐르기 때문에 항복전압(breakdown voltage)이 낮다. 따라서, 높은 항복전압이 요구되어지는 고전력용 다이오드로 사용하기에는 부적합하다.
이를 보완하기 위하여 실리콘 대신에 SiC를 반도체로 사용한 금속-SiC 접합 쇼트키 다이오드가 많이 사용되고 있다. 그러나, 금속-SiC 접합 쇼트키 다이오드는 고가이어서 쉽게 사용할 수 없는 문제가 있다.
따라서, 상대적으로 저가인 금속-실리콘 접합 쇼트키 다이오드를 사용하는 대신에 항복전압을 높이기 위한 여러 가지 시도가 행해지고 있다. 다이오드의 항복현상은 주로 컨택 에지(contact edge)에 전기장(electric field)이 집중됨에 따라 발생되기 때문에, 컨택 에지에 전기장이 집중되지 않도록 에지 종단처리(edge termination)를 행하는 것이 이러한 시도의 주류를 이룬다. 예컨대, 도 1에서와 같이 층간 절연막(ILD : Inter Layer Dielectric, 16)을 이용하거나, P형 가드 링(P-type guard-ring, 15)을 이용하는 방법이 있다.
즉, 층간 절연막(16)을 통해 금속으로 이루어진 애노드 전극(17a) 및 캐소드 전극(17b)을 기판(10)과 일부 플로팅(floating) 시킴으로써 항복전압을 높이거나, P+ 가드 링(15)을 통해 애노드 전극(17a) 및 캐소드 전극(17b)과 기판(10) 사이의 전계를 감소시킴으로써 항복전압을 높이는 방법이 있다.
그러나, 도 1에서와 같이 층간 절연막(16) 및 P+ 가드 링(15)을 통해 에지 종단처리를 실시하게 되면, 이들을 형성하기 위한 별도의 공정이 필요하므로 공정이 복잡해지는 단점이 있다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으 로서, 공정을 단순화하면서 항복전압을 높일 수 있는 쇼트키 다이오드 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명은, 기판 내에 형성된 웰과, 경사면을 갖도록 상기 웰 표면 상에 형성된 필드 산화막과, 상기 필드 산화막의 중앙부와 대응되는 영역에서 서로 일정 거리 이격되고, 각각 상기 필드 산화막의 일측부와 중첩되도록 상기 웰 상부에 형성된 애노드 전극 및 캐소드 전극을 포함하는 쇼트키 다이오드를 제공한다.
또한, 상기 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 기판 내에 웰을 형성하는 단계와, 상기 웰 표면 상에 경사면을 갖는 필드 산화막을 형성하는 단계와, 상기 필드 산화막 및 상기 웰 표면 상부의 단차를 따라 금속 실리사이드막을 형성하는 단계와, 상기 필드 산화막의 중앙부가 노출되도록 상기 금속 실리사이드막의 일부를 식각하는 단계와, 상기 금속 실리사이드막 상에 애노드 전극 및 캐소드 전극을 형성하는 단계를 포함하는 쇼트키 다이오드 제조방법을 제공한다.
본 발명의 일측면에 있어서, 상기 쇼트키 다이오드는 상기 애노드 전극 및 상기 캐소드 전극 저부의 상기 필드 산화막 및 상기 웰 상부의 단차를 따라 형성된 금속 실리사이드막을 더 포함한다.
또한, 본 발명의 일측면에 있어서, 상기 애노드 전극 저부의 상기 웰 내에는 상기 웰보다 고농도의 접합영역이 형성된다.
본 발명의 다른 측면에 있어서, 상기 필드 산화막은 LOCOS 공정을 실시하여 형성한다.
또한, 본 발명의 다른 측면에 있어서, 상기 쇼트키 다이오드 제조방법은 상기 필드 산화막을 형성한 후, 상기 필드 산화막의 일측으로 노출된 상기 웰 내에 상기 웰보다 고농도의 접합영역을 형성하는 단계를 더 포함한다.
또한, 본 발명의 다른 측면에 있어서, 상기 고농도의 접합영역은 상기 애노드 전극과 전기적으로 접속된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 2는 본 발명의 실시예에 따른 쇼트키 다이오드를 도시한 단면도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 쇼트키 다이오드는 기판(20) 내에 형성된 웰(21), 예컨대 N웰(21)과, 경사면(ramp)을 갖도록 웰(21) 표면 상에 형 성된 필드 산화막(22)과, 필드 산화막(22)의 중앙부와 대응되는 영역에서 서로 일정 거리 이격되고, 각각 필드 산화막(22)의 일측부와 중첩되도록 웰(21) 상부에 형성된 애노드 전극(30a) 및 캐소드 전극(30b)으로 이루어진다.
특히, 필드 산화막(22)은 LOCOS(LOCal Oxidation of Silicon) 공정을 통해 형성된 것이므로 웰(21) 상부로 돌출된 부분이 라운드(round)한 경사면을 갖는다. 이를 통해, 넓은 위크 인버젼 레이어(weak inversion layer)를 형성시켜 항복전압을 높일 수 있다.
이러한 경사면을 갖는 필드 산화막(22)과 중첩된 부분에서 애노드 전극(30a) 및 캐소드 전극(30b)은 웰(21)과 플로팅된다. 결국, 필드 산화막(22)을 통해 애노드 전극 및 캐소드 전극(30a, 30b)을 웰(21)과 플로팅 시킴으로써, 기존에 컨택 에지 부분에서 전기장이 집중되어 항복전압이 낮아지는 현상을 방지할 수 있다. 즉, 전술한 바와 같이 별도의 층간 절연막 및 P+ 가드 링 형성공정을 진행하지 않고도 필드 산화막(22)의 형성만으로 항복전압을 높일 수 있다.
또한, 본 발명의 실시예에 따른 쇼트키 다이오드는 애노드 전극(30a) 및 캐소드 전극(30b) 저부의 필드 산화막(22) 및 웰(21) 상부의 단차를 따라 형성된 금속 실리사이드막(25)을 더 포함할 수 있다.
이처럼, 애노드 전극 및 캐소드 전극(30a, 30b) 저부에 형성된 금속 실리사이드막(25)을 통해 쇼트키 다이오드의 높은 전기 전도도를 확보할 수 있다.
애노드 전극(30a) 저부의 웰(21) 내에는 웰(21)보다 고농도의 접합영역, 예 컨대 n+ 접합영역(23)이 형성된다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 쇼트키 다이오드 제조방법을 도시한 공정단면도이다.
먼저, 도 3a에 도시된 바와 같이, 마스크 공정 및 웰 이온주입공정을 실시하여 기판(20) 내에 웰(21), 예컨대 N웰을 형성한다.
이어서, LOCOS 공정을 실시하여 웰(21) 표면 상에 라운드한 경사면을 갖는 필드 산화막(22)을 형성한다.
이어서, 도 3b에 도시된 바와 같이, 마스크 공정 및 이온주입공정을 실시하여 애노드 전극이 형성될 영역과 대응되도록 필드 산화막(22)의 일측으로 노출된 웰(21) 내에 고농도의 접합영역(23)을 형성한다. 예컨대, N웰보다 고농도의 N+ 접합영역을 형성한다.
이어서, 도 3c에 도시된 바와 같이, 필드 산화막(22)을 포함한 전체 구조 상부의 단차를 따라 금속 실리사이드막(25)을 형성한다. 예컨대, 필드 산화막(22)을 포함한 전체 구조 상부의 단차를 따라 금속물질을 증착한 후, 실리사이드(silicide) 공정을 실시하여 금속과 실리콘을 반응시킴으로써, 금속 실리사이드막(25)이 형성된다.
여기서, 금속 실리사이드막(25)은 후속공정을 통해 형성될 애노드 전극 및 캐소드 전극과 웰(21) 간의 전기 전도도를 높이기 위해 형성한다.
이어서, 도 3d에 도시된 바와 같이, 금속 실리사이드막(25) 상에 포토레지스 트(미도시)를 도포한 후, 포토마스크(미도시)를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(26)을 형성한다.
이어서, 포토레지스트 패턴(26)을 식각 마스크(mask)로 이용한 식각공정(27)을 실시하여 필드 산화막(22)의 중앙부가 노출되도록 금속 실리사이드막(25)의 일부를 식각한다. 이로써, 필드 산화막(22)의 중앙부에서 금속 실리사이드막(25)이 서로 소정 거리 이격된다.
바람직하게는, 필드 산화막(22)의 중앙부 및 접합영역(23)이 형성되지 않은 영역과 대응되는 영역의 금속 실리사이드막(25)을 식각한다.
이어서, 도 3e에 도시된 바와 같이, 스트립(strip) 공정을 실시하여 포토레지스트 패턴(26, 도 3d 참조)을 제거한다.
이어서, 금속 실리사이드막(25)을 포함한 전체 구조 상부에 금속막(미도시)을 증착한 후, 포토(photo) 공정을 실시하여 금속막 상에 소정의 포토레지스트 패턴(미도시)을 형성한다. 여기서, 포토레지스트 패턴은 애노드 전극 및 캐소드 전극을 정의하기 위한 것으로 금속 실리사이드막(25)이 형성되지 않은 영역이 오픈되도록 형성한다.
이어서, 포토레지스트 패턴을 마스크로 이용한 식각공정을 실시하여 금속 실리사이드막(25)이 형성되지 않은 영역의 금속막을 식각한다. 이로써, 필드 산화막(22)의 중앙부에서 서로 소정 거리 이격되면서 각각 필드 산화막(22)의 일측부와 중첩되는 애노드 전극(30a) 및 캐소드 전극(30b)이 웰(21) 상부에 형성된다.
여기서, N+ 접합영역(23)은 금속 실리사이드막(25)을 통해 애노드 전극(30a)과 전기적으로 접속된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 라운드(round)한 경사면을 갖도록 LOCOS 공정을 실시하여 웰 표면 상에 필드 산화막을 형성하고, 이러한 필드 산화막 만으로 웰과 애노드 전극 및 캐소드 전극을 플로팅시켜 항복전압을 높일 수 있으므로, 기존의 쇼트키 다이오드 제조공정에 비하여 공정을 단순화하면서 항복전압을 높일 수 있다.
또한, 본 발명에 의하면, 애노드 전극 및 캐소드 전극 저부의 필드 산화막 및 웰 상부의 단차를 따라 금속 실리사이드막을 형성함으로써, 애노드 전극 및 캐소드 전극과 웰 간의 전기 전도도를 높일 수 있다.
따라서, 쇼트키 다이오드 제조시 공정을 단순화하면서 높은 항복전압 및 높은 전기 전도도 특성을 확보할 수 있다.
Claims (8)
- 기판 내에 형성된 웰;라운드 형태의 경사면을 갖도록 상기 웰 표면 상에 형성된 필드 산화막; 및상기 필드 산화막의 중앙부와 대응되는 영역에서 서로 일정 거리 이격되고, 각각 상기 필드 산화막의 일측부와 중첩되도록 상기 웰 상부에 형성된 애노드 전극 및 캐소드 전극을 포함하는 쇼트키 다이오드.
- 제 1 항에 있어서,상기 애노드 전극 및 상기 캐소드 전극 저부의 상기 필드 산화막 및 상기 웰 상부의 단차를 따라 형성된 금속 실리사이드막을 더 포함하는 쇼트키 다이오드.
- 제 1 항 또는 제 2 항에 있어서,상기 애노드 전극 저부의 상기 웰 내에는 상기 웰보다 고농도의 접합영역이 형성된 쇼트키 다이오드.
- 기판 내에 웰을 형성하는 단계;상기 웰 표면 상에 라운드 형태의 경사면을 갖는 필드 산화막을 형성하는 단계;상기 필드 산화막 및 상기 웰 표면 상부의 단차를 따라 금속 실리사이드막을 형성하는 단계;상기 필드 산화막의 중앙부가 노출되도록 상기 금속 실리사이드막의 일부를 식각하는 단계; 및상기 금속 실리사이드막 상에 애노드 전극 및 캐소드 전극을 형성하는 단계를 포함하는 쇼트키 다이오드 제조방법.
- 제 4 항에 있어서,상기 필드 산화막은 LOCOS 공정을 실시하여 형성하는 쇼트키 다이오드 제조방법.
- 제 4 항 또는 제 5 항에 있어서,상기 필드 산화막을 형성한 후, 상기 필드 산화막의 일측으로 노출된 상기 웰 내에 상기 웰보다 고농도의 접합영역을 형성하는 단계를 더 포함하는 쇼트키 다이오드 제조방법.
- 제 6 항에 있어서,상기 고농도의 접합영역은 상기 애노드 전극과 전기적으로 접속되는 쇼트키 다이오드 제조방법.
- 제 4 항 또는 제 5 항에 있어서, 상기 애노드 전극 및 상기 캐소드 전극을 형성하는 단계는,상기 금속 실리사이드막을 포함한 전체 구조 상부에 금속막을 증착하는 단계;상기 필드 산화막의 중앙부가 노출되도록 상기 금속 실리사이드막이 형성되지 않은 영역의 상기 금속막을 식각하는 단계를 포함하는 쇼트키 다이오드 제조방법.
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