KR100598348B1 - 실리콘 기반 씨모스 공정을 이용한 쇼트키 다이오드제조방법 - Google Patents
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Abstract
본 발명은 반도체 제조 기술에 관한 것으로, 특히 쇼트키 다이오드 제조 공정 기술에 관한 것이다. 본 발명은 실리콘 기반 씨모스 공정을 이용하여 배선 공정의 평탄도를 확보할 수 있는 쇼트키 다이오드 제조방법을 제공하는데 그 목적이 있다. 본 발명에서는 배선 공정의 평탄도를 개선하기 위하여 금속 플러그(예컨대, 텅스텐 플러그) 공정을 도입하였으며, 금속 플러그 공정 도입에 따른 쇼트키 다이오드의 리버스 특성 열화를 고려하여 콘택 에지 가드-링 및 저항성 표면 이온주입 공정을 추가하였다.
쇼트키 다이오드, 텅스텐 플러그, 배선 공정 평탄화, 저항성 표면 이온주입, 콘택 에지 가드-링
Description
도 1a 내지 도 1e는 종래기술에 따른 CMOS 공정을 이용한 쇼트키 다이오드 제조 공정을 나타낸 단면도.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 CMOS 공정을 이용한 쇼트키 다이오드 제조 공정을 나타낸 단면도.
* 도면의 주요 부분에 대한 부호의 설명
20 : P- 실리콘 기판 21 : 고전압 N웰
22 : N+ 플러그 영역 23 : 소자분리막
24 : 에지 터미네이션 이온주입 영역 26 : P+ 콘택 에지 가드-링
27 : N+ 접합 28 : 층간절연막
29 : 쇼트키 장벽 금속막 30 : 텅스텐 플러그
31 : Al막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 쇼트키 다이오드 제조 공정 기술에 관한 것이다.
쇼트키 다이오드(Schottky Diode)는 금속-반도체 접합을 이용한 2극 소자로서, 일반적인 PN 접합 다이오드에 비해 우수한 고속 스위칭 특성을 갖는다. 이는 쇼트키 다이오드에 순방향 전압을 인가시 PN 접합과는 달리 소수캐리어 주입(minority carrier injection)이 발생하지 않아 RC 지연이 발생하지 않기 때문이다.
뿐만 아니라, 최근의 고전력 및 고속동작이 요구되는 추세에 부응하기 위해서는 낮은 순방향 전압 강하 특성, 적은 누설 전류 특성을 가져야 하는데, 쇼트키 다이오드는 PN 다이오드에 비하여 이와 같은 특성들을 잘 나타낸다.
일반적으로, 쇼트키 다이오드와 관련하여, 고전압 및 고온에 견디기 위하여 리버스 특성(역전압, 누설전류 등)이 요구되고 있으며, 턴온시 고밀도의 전류를 정류할 수 있는 포워드 특성(턴온 저항(Ron) 특성) 또한 요구되고 있다.
그러나, 포워드 특성과 리버스 특성은 트레이드-오프(trade-off) 관계가 있어 두 가지 특성을 모두 고려한 엔지니어링 워크(engineering work)가 필요하다.
도 1a 내지 도 1e는 종래기술에 따른 CMOS 공정을 이용한 쇼트키 다이오드 제조 공정을 나타낸 단면도이다.
종래기술에 따른 CMOS 공정을 이용한 쇼트키 다이오드 제조 공정은, 우선 도 1a에 도시된 바와 같이 P- 실리콘 기판(10) 표면에 초기 산화막(도시되지 않음)을 성장시키고, 고전압 N웰 마스크를 사용한 사진 및 이온주입 공정, 저전압 N웰 마스크를 사용한 사진 및 이온주입 공정, 그리고 확산 공정을 실시한다. 이때, 고전압 N웰(11)의 도펀트 농도가 낮으면 브레이크 다운 전압은 증가하나 Ron이 증가하여 전류 능력이 감소된다.
다음으로, 도 1b에 도시된 바와 같이 P- 실리콘 기판(10) 표면에 패드 산화막/패드 질화막(도시되지 않음)을 형성하고, 소자분리 마스크를 이용하여 이를 패터닝한 후, N 필드 마스크를 사용한 사진 공정 후 애노드 형성 영역의 활성 영역 가장자리에 에지 터미네이션 이온주입(붕소(B) 사용)을 실시하고, 열산화 공정을 실시하여 소자분리막(12)을 형성한 다음, 잔류하는 패드 질화막/패드 산화막을 제거한다. 도면 부호 13은 에지 터미네이션 이온주입 영역을 나타낸 것이다.
계속하여, 도 1c에 도시된 바와 같이 N+ 마스크를 사용한 사진 공정 및 이온주입 공정을 실시하여 캐소드 형성 영역에 N+ 접합(14)을 형성한다. N+ 접합(14)은 오믹 콘택을 제공하기 위하여 형성하는 것이다.
이어서, 도 1d에 도시된 바와 같이 전체 구조 상부에 층간절연막(15)을 형성하고, 콘택 마스크를 사용한 사진 및 식각 공정을 실시하여 캐소드 및 애노드 형성 영역을 오픈시킨다.
다음으로, 도 1e에 도시된 바와 같이 전체 구조 상부에 쇼트키 장벽 금속으로서, Ti막(16)을 증착하고 급속 열처리를 실시하여 캐소드 및 애노드 형성 영역의 표면에 Ti실리사이드막(16a)을 형성한 후, 다시 쇼트키 장벽 금속으로서 TiW막을 증착하고, 그 상부에 배선 금속인 Al막(18)을 증착한 다음, 전극 마스크를 사용한 사진 공정 및 Al막(18) 식각 공정을 실시하여 애노드 전극 및 캐소드 전극을 디파인하고, Al막(18)에 대한 열처리를 실시한다.
그런데, 상기와 같은 종래의 쇼트키 다이오드 제조 공정은 상기 도 1e에 도시된 바와 같이 배선 공정의 평탄도를 확보하기 어려우며, 이에 따라 다층 배선의 적용이 어려웠다. 한편, 이를 개선하기 위해서는 칩 사이즈가 증가하거나 더 두꺼운 금속배선을 적용하여야 하는 문제점이 있었다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 실리콘 기반 씨모스 공정을 이용하여 배선 공정의 평탄도를 확보할 수 있는 쇼트키 다이오드 제조방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 실리콘 기판에 고전압 웰을 형성하는 단계; 상기 실리콘 기판 상에 소자분리막을 형성하는 단계; 애노드 형성 영역의 상기 고전압 웰 표면 부분에 저항성 표면 이온주입 영역 - 상기 고전압 웰과 반대 극성의 저농도 도펀트가 주입됨 -을 형성하는 단계; 상기 저항성 표면 이온주입 영역 내에 다수의 콘택 에지 가드-링 - 상기 저항성 표면 이온주입 영역과 동일 극성의 고농도 도펀트가 주입되며, 하기 텅스텐 플러그가 형성 되는 쇼트키 콘택 영역을 둘러싸도록 배치됨 - 을 형성하는 단계; 캐소드 형성 영역에 오믹 콘택용 접합을 형성하는 단계; 상기 오믹 콘택용 접합이 형성된 전체 구조 상부에 층간절연막을 형성하는 단계; 상기 층간절연막에 대한 콘택 식각을 실시하여 상기 오믹 콘택용 접합 및 상기 저항성 표면 이온주입 영역을 오픈시키는 콘택홀을 형성하는 단계; 상기 콘택홀이 형성된 전체 구조 표면을 따라 쇼트키 장벽 금속막을 형성하는 단계; 상기 쇼트키 장벽 금속막이 형성된 상기 콘택홀 내에 금속 플러그를 형성하는 단계; 및 상기 금속 플러그에 콘택되는 애노드 전극 및 캐소드 전극을 형성하는 단계를 포함하는 쇼트키 다이오드 제조방법이 제공된다.
바람직하게, 상기 고전압 웰을 형성하는 단계는, 상기 실리콘 기판 표면에 초기 산화막을 형성하는 단계; 고전압 웰 이온주입을 실시하는 단계; 상기 캐소드 형성 영역에 플러그 이온주입을 실시하는 단계; 및 웰 확산 공정을 실시하는 단계를 포함한다.
바람직하게, 상기 소자분리막을 형성하는 단계는, 상기 실리콘 기판 표면에 소자분리 마스크 패턴을 형성하는 단계; 상기 애노드 형성 영역의 활성 영역 가장자리에 에지 터미네이션 이온주입을 실시하는 단계; 열산화 공정을 실시하여 상기 소자분리막을 형성하는 단계; 및 상기 소자분리 마스크 패턴을 제거하는 단계를 포함한다.
바람직하게, 상기 쇼트키 장벽 금속막을 형성하는 단계는, 상기 콘택홀이 형성된 전체 구조 표면을 따라 Ti/TiN막을 증착하는 단계와, 급속열처리를 실시하여 애노드 및 캐소드 콘택 영역의 표면에 Ti실리사이드막을 형성하는 단계를 포함한 다.
바람직하게, 상기 금속 플러그를 형성하는 단계는, 상기 쇼트키 장벽 금속막이 형성된 전체 구조 상부에 텅스텐막을 형성하는 단계와, 상기 쇼트키 장벽 금속막이 노출되도록 텅스텐막을 에치백하는 단계를 포함한다.
바람직하게, 상기 애노드 전극 및 캐소드 전극을 형성하는 단계는, 상기 금속 플러그가 형성된 전체 구조 상부에 알루미늄막을 형성하는 단계; 전극 마스크를 사용한 사진 공정 및 상기 알루미늄막, 상기 쇼트키 장벽 금속막에 대한 식각 공정을 실시하여 상기 애노드 전극 및 상기 캐소드 전극을 디파인하는 단계; 및 상기 알루미늄막에 열처리를 실시하는 단계를 포함한다.
나아가, 상기 애노드 전극 및 캐소드 전극을 형성하는 단계는, 상기 알루미늄막을 형성하는 단계 수행 전, 상기 금속 플러그가 형성된 전체 구조 상부에 상부 장벽 금속막을 형성하는 단계를 더 포함하는 것이 바람직하다.
본 발명에서는 배선 공정의 평탄도를 개선하기 위하여 금속 플러그(예컨대, 텅스텐 플러그) 공정을 도입하였으며, 금속 플러그 공정 도입에 따른 쇼트키 다이오드의 리버스 특성 열화를 고려하여 콘택 에지 가드-링 및 저항성 표면 이온주입 공정을 추가하였다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 CMOS 공정을 이용한 쇼트키 다이오드 제조 공정을 나타낸 단면도이다.
본 실시예에 따른 CMOS 공정을 이용한 쇼트키 다이오드 제조 공정은, 우선 도 2a에 도시된 바와 같이 P- 실리콘 기판(20) 표면에 초기 산화막(도시되지 않음)을 성장시키고, 고전압 N웰 마스크를 사용한 사진 및 이온주입 공정을 실시한다. 고전압 N웰(11)의 도펀트 농도가 낮으면 브레이크 다운 전압은 증가하나 Ron이 증가하여 전류 능력이 감소하므로 1×1012/㎠ 도즈의 인(P)을 이온주입하는 것이 바람직하며, 이후 저전압 N웰 마스크를 사용한 사진 및 이온주입을 실시하여 캐소드 형성 영역에 N+ 플러그 영역(22)을 형성한 다음, 웰 확산 공정을 실시한다. N+ 플러그 영역(22) 형성을 위한 이온주입 공정은 1×1015/㎠ 도즈의 비소(As)를 고에너지 이온주입으로 실시한다.
다음으로, 도 2b에 도시된 바와 같이 P- 실리콘 기판(10) 표면에 패드 산화막/패드 질화막(도시되지 않음)을 형성하고, 소자분리 마스크를 이용하여 이를 패터닝한 후, N 필드 마스크를 사용한 사진 공정 후 애노드 형성 영역의 활성 영역 가장자리에 에지 터미네이션 이온주입(붕소(B) 사용)을 실시하고, 열산화 공정을 실시하여 소자분리막(23)을 형성한 다음, 잔류하는 패드 질화막/패드 산화막을 제거한다. 도면 부호 24은 에지 터미네이션 이온주입 영역을 나타낸 것이다.
계속하여, 도 2c에 도시된 바와 같이 애노드 형성 영역의 고전압 N웰(21) 표면 부분에 낮은 도즈의 붕소로 P- 저항성 표면 이온주입을 실시한다. 도면 부호 25 는 P- 저항성 표면 이온주입 영역을 나타낸 것이다.
이어서, 도 2d에 도시된 바와 같이 마스크 공정 및 P+ 이온주입 공정을 실시하여 애노드 형성 영역의 P- 저항성 표면 이온주입 영역(25) 내에 다수의 P+ 콘택 에지 가드-링(26)을 형성한다. P+ 콘택 에지 가드-링(26)은 후속 텅스텐 플러그가 형성되는 쇼트키 콘택 영역을 둘러싸도록 형성한다.
다음으로, 도 2e에 도시된 바와 같이 N+ 마스크를 사용한 사진 공정 및 이온주입 공정을 실시하여 캐소드 형성 영역에 N+ 접합(27)을 형성한다. N+ 접합(27)은 오믹 콘택을 제공하기 위하여 형성하는 것이다.
계속하여, 도 2f에 도시된 바와 같이 전체 구조 상부에 층간절연막(28)을 형성하고, 콘택 마스크를 사용한 사진 및 식각 공정을 실시하여 캐소드 형성 영역의 N+ 접합(27) 및 애노드 형성 영역의 P- 저항성 표면 이온주입 영역(25)을 오픈시킨다.
이어서, 도 2g에 도시된 바와 같이 전체 구조 표면을 따라 쇼트키 장벽 금속막(29)을 형성하고, 텅스텐막 증착 및 에치백을 통해 애노드 및 캐소드 콘택 영역에 텅스텐 플러그(30)를 형성한 다음, 그 상부에 배선 금속인 Al막(31)을 증착한 다음, 전극 마스크를 사용한 사진 공정 및 Al막(31) 및 쇼트키 장벽 금속막(29) 식각 공정을 실시하여 애노드 전극 및 캐소드 전극을 디파인하고, Al막(31)에 대한 열처리를 실시한다. 여기서, 쇼트키 장벽 금속막(29)은 Ti/TiN막 증착 후 급속열처리를 통해 애노드 및 캐소드 콘택 영역의 표면에 Ti실리사이드막을 형성하는 과정을 통해 형성하는 것이 바람직하며, Al막(31) 증착 전에 상부 장벽 금속막을 더 증 착할 수 있다.
상기한 바와 같이 본 실시예에서는 텅스텐 플러그 공정을 도입하여 배선 공정을 평탄도를 확보하였다. 따라서, 배선 공정의 평탄도 열화에 따른 칩 사이즈의 증대 및 금속배선의 두께 증가 문제를 해결할 수 있다.
한편, 텅스텐 플러그(30)의 도입이 쇼트키 다이오드의 리버스 특성에 악영향을 줄 수 있음을 고려하여, 본 실시예에서는 상기 도 2c에 도시된 바와 같이 P- 저항성 표면 이온주입 공정을 도입하였다. P- 저항성 표면 이온주입 영역(25)은 전류 능력을 향상시키기 위하여 기판-웰 간 역전압을 고려한 최대한의 고전압 N웰(21) 이온주입 도즈를 적용할 경우 실제 전계가 강하게 걸리는 애노드 영역(쇼트키 영역에서의 브레이크 다운 전압의 감소로 인하여 리버스 특성이 저하되는 것을 방지할 수 있다.
더불어, 본 실시예에서는 P+ 콘택 에지 가드-링(26)을 도입하였는데, 이는 텅스텐 플러그(30)의 도입에 따른 누설전류의 증가를 억제하는 작용을 한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서는 금속 플러그 형성을 위해 텅스텐막을 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 다른 금속을 이용하여 플러그를 형성 하는 경우에도 적용된다.
전술한 본 발명은 칩 사이즈의 증가나 배선 두께의 증가 없이도 실리콘 기반 씨모스 공정을 이용하여 배선 공정의 평탄도를 확보할 수 있으며, 이에 따라 고전력 제품에 적합한 쇼트키 다이오드의 성능 향상을 기대할 수 있다.
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- 실리콘 기판에 고전압 웰을 형성하는 단계;상기 실리콘 기판 표면에 소자분리 마스크 패턴을 형성하는 단계;상기 애노드 형성 영역의 활성 영역 가장자리에 에지 터미네이션 이온주입을 실시하는 단계;열산화 공정을 실시하여 소자분리막을 형성하는 단계;상기 소자분리 마스크 패턴을 제거하는 단계;애노드 형성 영역의 상기 고전압 웰 표면 부분에 저항성 표면 이온주입 영역 - 상기 고전압 웰과 반대 극성의 저농도 도펀트가 주입됨 -을 형성하는 단계;상기 저항성 표면 이온주입 영역 내에 다수의 콘택 에지 가드-링 - 상기 저항성 표면 이온주입 영역과 동일 극성의 고농도 도펀트가 주입되며, 하기 텅스텐 플러그가 형성되는 쇼트키 콘택 영역을 둘러싸도록 배치됨 - 을 형성하는 단계;캐소드 형성 영역에 오믹 콘택용 접합을 형성하는 단계;상기 오믹 콘택용 접합이 형성된 전체 구조 상부에 층간절연막을 형성하는 단계;상기 층간절연막에 대한 콘택 식각을 실시하여 상기 오믹 콘택용 접합 및 상기 저항성 표면 이온주입 영역을 오픈시키는 콘택홀을 형성하는 단계;상기 콘택홀이 형성된 전체 구조 표면을 따라 쇼트키 장벽 금속막을 형성하는 단계;상기 쇼트키 장벽 금속막이 형성된 상기 콘택홀 내에 금속 플러그를 형성하는 단계; 및상기 금속 플러그에 콘택되는 애노드 전극 및 캐소드 전극을 형성하는 단계를 포함하는 쇼트키 다이오드 제조방법.
- 제3항에 있어서,상기 쇼트키 장벽 금속막을 형성하는 단계는,상기 콘택홀이 형성된 전체 구조 표면을 따라 Ti/TiN막을 증착하는 단계와,급속열처리를 실시하여 애노드 및 캐소드 콘택 영역의 표면에 Ti실리사이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 쇼트키 다이오드 제조방법.
- 제4항에 있어서,상기 금속 플러그를 형성하는 단계는,상기 쇼트키 장벽 금속막이 형성된 전체 구조 상부에 텅스텐막을 형성하는 단계와,상기 쇼트키 장벽 금속막이 노출되도록 텅스텐막을 에치백하는 단계를 포함하는 것을 특징으로 하는 쇼트키 다이오드 제조방법.
- 제5항에 있어서,상기 애노드 전극 및 캐소드 전극을 형성하는 단계는,상기 금속 플러그가 형성된 전체 구조 상부에 알루미늄막을 형성하는 단계;전극 마스크를 사용한 사진 공정 및 상기 알루미늄막, 상기 쇼트키 장벽 금 속막에 대한 식각 공정을 실시하여 상기 애노드 전극 및 상기 캐소드 전극을 디파인하는 단계; 및상기 알루미늄막에 열처리를 실시하는 단계를 포함하는 것을 특징으로 하는 쇼트키 다이오드 제조방법.
- 제6항에 있어서,상기 애노드 전극 및 캐소드 전극을 형성하는 단계는,상기 알루미늄막을 형성하는 단계 수행 전,상기 금속 플러그가 형성된 전체 구조 상부에 상부 장벽 금속막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 쇼트키 다이오드 제조방법.
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|---|---|---|---|
| KR1020040111943A KR100598348B1 (ko) | 2004-12-24 | 2004-12-24 | 실리콘 기반 씨모스 공정을 이용한 쇼트키 다이오드제조방법 |
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-
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