JPS5989464A - サイリスタ - Google Patents
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- JPS5989464A JPS5989464A JP18322683A JP18322683A JPS5989464A JP S5989464 A JPS5989464 A JP S5989464A JP 18322683 A JP18322683 A JP 18322683A JP 18322683 A JP18322683 A JP 18322683A JP S5989464 A JPS5989464 A JP S5989464A
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Classifications
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
- H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
-
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- H01L29/42312—Gate electrodes for field effect devices
-
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- H01L29/456—Ohmic electrodes on silicon
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
- H01L29/745—Gate-turn-off devices with turn-off by field effect
- H01L29/7455—Gate-turn-off devices with turn-off by field effect produced by an insulated gate structure
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
乱ｌ此」へ１１
本発明は、いずれもヴイー・エイ・ケイ・テンプル（Ｖ
、 Ａ、 Ｋ、 Ｔｅｍｐｌｅ ）の名義で提出されか
つ本発明の譲受人に譲渡された１９８２年６月２４日付
の米国特許出願第３９１６２０号、１９８２年２月３日
付の同第３４５２９０号および本願と同じ日付の同第４
３２．６１５号に関連するものである。上記特許出願の
開示内容は引用によって本明細書中に併合されるものと
する。
、 Ａ、 Ｋ、 Ｔｅｍｐｌｅ ）の名義で提出されか
つ本発明の譲受人に譲渡された１９８２年６月２４日付
の米国特許出願第３９１６２０号、１９８２年２月３日
付の同第３４５２９０号および本願と同じ日付の同第４
３２．６１５号に関連するものである。上記特許出願の
開示内容は引用によって本明細書中に併合されるものと
する。
明 の 背 町
本発明はサイリスタに関するものであって、更に詳しく
言えば、サイリスタのターンオフを容易にするために金
属−酸化物一半導体構造（すなわちＭＯ８構造）を組込
んだサイリスタに関する。
言えば、サイリスタのターンオフを容易にするために金
属−酸化物一半導体構造（すなわちＭＯ８構造）を組込
んだサイリスタに関する。
サイリスタは公知の凹領域（たとえばＰＮＰＮ）半導体
素子であって、通例、Ｐ＋形（すなわち高ドーパント濃
度のＰ形）エミッタ領域、Ｎ−形（すなわち低ドーパン
ト濃度のＮ形）ベース領域、Ｐ形（すなわち基準ドーパ
ント濃度のＰ形）ベース領域およびＮ十形エミッタ領域
並びにＰ＋十形エミッタ領域接続された陽極およびＮ十
形エミッタ領域に接続された陰極を含んでいる。陽極と
陰極との間に導電率の高い電流路が形成されるとサイリ
スタはターンオンし、また両極間の電流路が非導電性を
示すようになるとサイリスタはターンには、素子のター
ンオフを容易にするためのＭＯ８構造を含んだサイリス
タが記載されている。かかるＭＯ８構造はＮ＋エミッタ
領域内に反転チャネルを生み出す効果を有するもので、
それによって素子のＰ形ベース領域から（陰極にオーム
接続された）追加のＰ＋十形領域至る分布電流路が完成
される。このような反転チャネルは正孔に対して伝導性
を有するから、Ｐ形ベース領域から陰極へ向かって（追
加のＰ十形領域を経て）正孔電流が流れ、それによって
サイリスタのターンオフが達成されるのである。ところ
で、かかるサイリスタ中に追加のＰ＋十形領域含まれる
結果、その領域の形成に当っては写真食刻用マスクの厳
密な位置合せが必要となる。それ故、Ｐ形ベース領域か
ら陰極に至る正孔電流路内に追加のＰ＋十形領域必要と
することなしにＰ形ベース領域から陰極へ正孔を輸送す
るためのＭ ＯＳ、構造を具備したサイリスタが得られ
れば望ましいことである。
素子であって、通例、Ｐ＋形（すなわち高ドーパント濃
度のＰ形）エミッタ領域、Ｎ−形（すなわち低ドーパン
ト濃度のＮ形）ベース領域、Ｐ形（すなわち基準ドーパ
ント濃度のＰ形）ベース領域およびＮ十形エミッタ領域
並びにＰ＋十形エミッタ領域接続された陽極およびＮ十
形エミッタ領域に接続された陰極を含んでいる。陽極と
陰極との間に導電率の高い電流路が形成されるとサイリ
スタはターンオンし、また両極間の電流路が非導電性を
示すようになるとサイリスタはターンには、素子のター
ンオフを容易にするためのＭＯ８構造を含んだサイリス
タが記載されている。かかるＭＯ８構造はＮ＋エミッタ
領域内に反転チャネルを生み出す効果を有するもので、
それによって素子のＰ形ベース領域から（陰極にオーム
接続された）追加のＰ＋十形領域至る分布電流路が完成
される。このような反転チャネルは正孔に対して伝導性
を有するから、Ｐ形ベース領域から陰極へ向かって（追
加のＰ十形領域を経て）正孔電流が流れ、それによって
サイリスタのターンオフが達成されるのである。ところ
で、かかるサイリスタ中に追加のＰ＋十形領域含まれる
結果、その領域の形成に当っては写真食刻用マスクの厳
密な位置合せが必要となる。それ故、Ｐ形ベース領域か
ら陰極に至る正孔電流路内に追加のＰ＋十形領域必要と
することなしにＰ形ベース領域から陰極へ正孔を輸送す
るためのＭ ＯＳ、構造を具備したサイリスタが得られ
れば望ましいことである。
なお、当業界において公知の通り、Ｎ形材料の代りにＰ
形材料を使用しかつＰ形材料の代りにＮ形材料を使用す
ることによって上記のものとは相補的な構造を持ったサ
イリスタを製造する１こともできる。
形材料を使用しかつＰ形材料の代りにＮ形材料を使用す
ることによって上記のものとは相補的な構造を持ったサ
イリスタを製造する１こともできる。
発 明 の 目 的
従って本発明の目的は、分布電流路に沿って素子の内部
ベース領域から素子の主電流伝導電極へ多数キャリヤを
輸送するためのＭＯ８構造を有しながら、かかる分布電
流路内に独立した追加領域を必要としないようなサイリ
スタを提供することにある。
ベース領域から素子の主電流伝導電極へ多数キャリヤを
輸送するためのＭＯ８構造を有しながら、かかる分布電
流路内に独立した追加領域を必要としないようなサイリ
スタを提供することにある。
本発明のその他の目的および利点は、以下の説明を読む
ことによって自ら明らかとなろう。
ことによって自ら明らかとなろう。
明 の
本発明の一実施例に従えば、Ｐ十形エミッタ領域、Ｎ−
形ベース領域、Ｐ形ベース領域およびＮ１形エミツタ領
域を有するサイリスタが提供される。Ｐ＋十形エミッタ
領域は陽極が隣接しており、またＮ十形エミッタ領域に
は陰極が隣接している。
形ベース領域、Ｐ形ベース領域およびＮ１形エミツタ領
域を有するサイリスタが提供される。Ｐ＋十形エミッタ
領域は陽極が隣接しており、またＮ十形エミッタ領域に
は陰極が隣接している。
更に、Ｐ形ベース領域から陰極へ正孔を輸送するための
ＭＯ８ｌｌＩ３ｍが含まれている。かかるＭＯ８構造は
絶縁層およびゲート電極から成っていて、絶縁層はＮ十
形エミッタ領域および陰極のうちでＮ＋十形ミッタ領域
に隣接した部分に隣接しており、またゲート電極はＮ十
形ミッタ領域および陰極の上記部分に隣接して位置しな
がらも絶縁層によってＮ＋エミッタ領域および陰極の上
記部分から隔離されている。かかるサイリスタは、Ｐ形
ベース領域から陰極に至る正孔電流路の完成のために追
加のＰ＋形領領域必要としない。以後、上記のようなサ
イリスタを簡単にＭＯＳターンオフサイリスタ（Ｍ Ｏ
Ｓ Ｔ ＯＴ’）と呼ぶことがある。
ＭＯ８ｌｌＩ３ｍが含まれている。かかるＭＯ８構造は
絶縁層およびゲート電極から成っていて、絶縁層はＮ十
形エミッタ領域および陰極のうちでＮ＋十形ミッタ領域
に隣接した部分に隣接しており、またゲート電極はＮ十
形ミッタ領域および陰極の上記部分に隣接して位置しな
がらも絶縁層によってＮ＋エミッタ領域および陰極の上
記部分から隔離されている。かかるサイリスタは、Ｐ形
ベース領域から陰極に至る正孔電流路の完成のために追
加のＰ＋形領領域必要としない。以後、上記のようなサ
イリスタを簡単にＭＯＳターンオフサイリスタ（Ｍ Ｏ
Ｓ Ｔ ＯＴ’）と呼ぶことがある。
好適な 施の態様の説明
本発明の要旨は前記特許請求の範囲中に詳細かつ明確に
記述されているとは言え、添付の図面を参照しながら以
下の説明を読むことによって本発明は一層良く理解され
るものと信じる。
記述されているとは言え、添付の図面を参照しながら以
下の説明を読むことによって本発明は一層良く理解され
るものと信じる。
図面中には、本発明に基づ＜ＭＯ８ＴＯｊｌＯの一部分
が断面図によって示されている。ＭＯ８ＴＯＴＩ Ｏの
図示部分はセルまたは反復単位構造１０を含んでいるが
、かかるセルは素子上方から見た場合に円形または長方
形を成すのが通例である。ＭＯ８ＴＯＴ１０中には、セ
ル１２と同じ構造を持った多数のセルが含まれるのが通
例である。
が断面図によって示されている。ＭＯ８ＴＯＴＩ Ｏの
図示部分はセルまたは反復単位構造１０を含んでいるが
、かかるセルは素子上方から見た場合に円形または長方
形を成すのが通例である。ＭＯ８ＴＯＴ１０中には、セ
ル１２と同じ構造を持った多数のセルが含まれるのが通
例である。
ＭＯ８ＴＯＴ１０は半導体材料（好ましくはシリコン）
から成る基板１４を含んでいる。図示のごとき好適な実
施例の場合、基板１４はＰ＋十形ミッタ領域１６、Ｎ−
形ベース領域１８、Ｐ形ベース領域２０およびＮ十形エ
ミッタ領域２２並びにその他のセルに関するＮ＋十形ミ
ッタ領域（たとえば２４および２６）を有している。領
域１６．１８．２０および２２を縦方向に沿って見た場
合、ＭＯ，５ＴＯＴ１０は良好なサイリスタ性能を生み
出すように選定される。実例を挙げれば、適当なドーパ
ント濃度分布はニス・エム・セ（Ｓ、Ｍ。
から成る基板１４を含んでいる。図示のごとき好適な実
施例の場合、基板１４はＰ＋十形ミッタ領域１６、Ｎ−
形ベース領域１８、Ｐ形ベース領域２０およびＮ十形エ
ミッタ領域２２並びにその他のセルに関するＮ＋十形ミ
ッタ領域（たとえば２４および２６）を有している。領
域１６．１８．２０および２２を縦方向に沿って見た場
合、ＭＯ，５ＴＯＴ１０は良好なサイリスタ性能を生み
出すように選定される。実例を挙げれば、適当なドーパ
ント濃度分布はニス・エム・セ（Ｓ、Ｍ。
５ｚｅ）著「フィジックス・オブ・セミコンダクタ・デ
バイシズ（Ｐｈｙｓｉｃｓ ｏｆ Ｓｅｍ１ｃｏｎｄｕ
ｃｔｏｒ Ｄｅｖｉｃｅｓ） 」にューヨーク、ワイ
リー、インターサイエンス社、１９６９年）３２２頁の
第２（ａ）図中に示されている。
バイシズ（Ｐｈｙｓｉｃｓ ｏｆ Ｓｅｍ１ｃｏｎｄｕ
ｃｔｏｒ Ｄｅｖｉｃｅｓ） 」にューヨーク、ワイ
リー、インターサイエンス社、１９６９年）３２２頁の
第２（ａ）図中に示されている。
セル１２はまた、Ｐ形ベース領域２０から陰極２８へ正
孔を輸送することによってＭＯ８ＴＯＴ１０をターンオ
フさせるためのＭＯ８構造３０を含んでいる。ＭＯ８構
造３ｏは、ゲート電極３１構成部分３４．３６および３
８を有する絶縁層３２、並びにＮ十形ミッタ領域２２の
うちでゲート電極３１の近傍に位置する部分４ｏがら成
っている。ゲート電極３１は導電性の耐熱材料、たとえ
ば金属と同等の導電材料として知られるような高濃度の
ドーパントを添加したポリシリコンまたはケイ化モリブ
デンから成ることが好ましい。絶縁層３２の構成部分３
４および３６は半導体材料の酸化物から成ることが好ま
しいのに対し、構成部分３８は後述のごとくにＭＯ８Ｔ
ＯＴＩ Ｏの製造を容易にするため（酸化物と同等の絶
縁材料として知られる）窒化シリコンから成ることが好
ましい。
孔を輸送することによってＭＯ８ＴＯＴ１０をターンオ
フさせるためのＭＯ８構造３０を含んでいる。ＭＯ８構
造３ｏは、ゲート電極３１構成部分３４．３６および３
８を有する絶縁層３２、並びにＮ十形ミッタ領域２２の
うちでゲート電極３１の近傍に位置する部分４ｏがら成
っている。ゲート電極３１は導電性の耐熱材料、たとえ
ば金属と同等の導電材料として知られるような高濃度の
ドーパントを添加したポリシリコンまたはケイ化モリブ
デンから成ることが好ましい。絶縁層３２の構成部分３
４および３６は半導体材料の酸化物から成ることが好ま
しいのに対し、構成部分３８は後述のごとくにＭＯ８Ｔ
ＯＴＩ Ｏの製造を容易にするため（酸化物と同等の絶
縁材料として知られる）窒化シリコンから成ることが好
ましい。
当業者には自明のごとく、閾値を越える負の電圧でゲー
ト電極３０をバイアスすれば、Ｎ十形エミッタ領域２２
の部分４ｏが反転すること（すなわち、電子の数よりも
正孔の数が多くなること）によって正孔に対し伝導性を
示すようになる。このようにしてＮ＋十形ミッタ領域部
分４ｏ中に形成された反転チャネルは、Ｐ形ベース領域
２０の内部から陰極２８に至る分布電流路４２の一部を
構成する。更にまた、ゲート電極３１のバイアスの結果
としてＮ十形エミッタ領域２２の追加部分４８中に誘起
される電界が十分に強ければ、かかる追加部分４８も反
転し、従って部分４０中の反転チャネルと共にＰ形ベー
ス領域２０から陰極２８への分布電流路４２を完成する
ことになる。しかしながら、ＭＯ３ＴＯＴＩ Ｏの典型
的な実施例の場合、部分４８中の電界は部分４８を反転
させるほどには強くない。すなわち、部分４８中の電界
は部分４８から可動電子を除去するには十分であるが、
部分４８中における正孔の数を電子の数よりも多くする
ほどには強くないのである。当業者には自明の通り、部
分４８のかかる空乏状態は部分４８中における部分４０
から陰極２８への空乏層パンチスルーとして知られてい
る。
ト電極３０をバイアスすれば、Ｎ十形エミッタ領域２２
の部分４ｏが反転すること（すなわち、電子の数よりも
正孔の数が多くなること）によって正孔に対し伝導性を
示すようになる。このようにしてＮ＋十形ミッタ領域部
分４ｏ中に形成された反転チャネルは、Ｐ形ベース領域
２０の内部から陰極２８に至る分布電流路４２の一部を
構成する。更にまた、ゲート電極３１のバイアスの結果
としてＮ十形エミッタ領域２２の追加部分４８中に誘起
される電界が十分に強ければ、かかる追加部分４８も反
転し、従って部分４０中の反転チャネルと共にＰ形ベー
ス領域２０から陰極２８への分布電流路４２を完成する
ことになる。しかしながら、ＭＯ３ＴＯＴＩ Ｏの典型
的な実施例の場合、部分４８中の電界は部分４８を反転
させるほどには強くない。すなわち、部分４８中の電界
は部分４８から可動電子を除去するには十分であるが、
部分４８中における正孔の数を電子の数よりも多くする
ほどには強くないのである。当業者には自明の通り、部
分４８のかかる空乏状態は部分４８中における部分４０
から陰極２８への空乏層パンチスルーとして知られてい
る。
Ｎ＋十形ミッタ領域部分４８中におけるこのような空乏
層パンチスルーを確実に達成しかつ（所望ならば）Ｎ十
形エミッタ領域２２内の反転チャネルを部分４０から部
分４８へ延長させるため、様々な対策を講じることがで
きる。第一に、ゲート電極３１と陰極２８との間の絶縁
層３４の絶縁機能が損なわれない限り、その厚さを小さ
くすることができる。同様に、絶縁層３６および３８の
絶縁機能が損われない限り、それらの厚さを小さくする
こともできる。また、ゲート電極３１を包囲する絶縁層
３２の絶縁機能が損われない限り、ゲート電極３１に印
加するバイアス電圧を高くすることができる。更に、部
分４８から電子が除去ようなバイアス電圧レベルを低下
させるために部分４Ｂのドーパント濃度を制限すること
もできる。
層パンチスルーを確実に達成しかつ（所望ならば）Ｎ十
形エミッタ領域２２内の反転チャネルを部分４０から部
分４８へ延長させるため、様々な対策を講じることがで
きる。第一に、ゲート電極３１と陰極２８との間の絶縁
層３４の絶縁機能が損なわれない限り、その厚さを小さ
くすることができる。同様に、絶縁層３６および３８の
絶縁機能が損われない限り、それらの厚さを小さくする
こともできる。また、ゲート電極３１を包囲する絶縁層
３２の絶縁機能が損われない限り、ゲート電極３１に印
加するバイアス電圧を高くすることができる。更に、部
分４８から電子が除去ようなバイアス電圧レベルを低下
させるために部分４Ｂのドーパント濃度を制限すること
もできる。
部分４８にとっては約１０１７個／ｃＴ１１３より低い
ドーパント濃度が好適であるが、一部の実施例において
は約１０１８個／ｃ１１１３までのドーパント濃度を使
用しても差支えはない。
ドーパント濃度が好適であるが、一部の実施例において
は約１０１８個／ｃ１１１３までのドーパント濃度を使
用しても差支えはない。
上記の目的を達成するためにＮ＋形エミッタ領域部分４
８のドーパント濃度を制限すると、部分４８と陰極２８
との間に位置する部分の接合面５０が電子に関してショ
ットキー障壁形の整流性接触を示すことがある。ＭＯ８
ＴＯＴＩ Ｏが正しく機能を果すためには、Ｎ＋十形エ
ミッタ領域２２陰極２８との間の接合面５０の少なくと
も一部がオーム接触を成していなければならない。その
ためには、たとえばＮ＋十形エミッタ領域２２のＮ形ド
ーパントの局部拡散により、Ｎ＋十形エミッタ領域２２
うちで少なくとも陰極２８に隣接した一部分が接合面５
０の位置において約１０１７個ぺ ／ＣＴ１１３を越えるドーパント濃度を有し、また好ま
しくは約１０１９個／ｃＴＩＩ３のドーパント濃度を有
するようにすることが必要である。
８のドーパント濃度を制限すると、部分４８と陰極２８
との間に位置する部分の接合面５０が電子に関してショ
ットキー障壁形の整流性接触を示すことがある。ＭＯ８
ＴＯＴＩ Ｏが正しく機能を果すためには、Ｎ＋十形エ
ミッタ領域２２陰極２８との間の接合面５０の少なくと
も一部がオーム接触を成していなければならない。その
ためには、たとえばＮ＋十形エミッタ領域２２のＮ形ド
ーパントの局部拡散により、Ｎ＋十形エミッタ領域２２
うちで少なくとも陰極２８に隣接した一部分が接合面５
０の位置において約１０１７個ぺ ／ＣＴ１１３を越えるドーパント濃度を有し、また好ま
しくは約１０１９個／ｃＴＩＩ３のドーパント濃度を有
するようにすることが必要である。
接合面５０は正孔に関してショットキー障壁形の整流性
接触を示してはならない。さもないと、分布電流路４２
は完全なものにならない。従って、陰極２８は小さな仕
事関数を持った導電性材料（たとえばアルミニウムまた
はチタン）から成っていなければならない。逆に、Ｐ形
材料の代りにＮ形材料が使用されかつＮ形材料の代りに
Ｐ形材料が使用され、そして対応するバイパス電流路が
正孔ではなく電子に対して伝導性を示すような相補的Ｍ
Ｏ８ＴＯＴを製造した場合には、電子に対する整流性シ
ョットキー障壁の形成を回避するため、その陰極は大き
な仕事関数を持った導電性材料（たとえば金または白金
）から成ることが必要である。
接触を示してはならない。さもないと、分布電流路４２
は完全なものにならない。従って、陰極２８は小さな仕
事関数を持った導電性材料（たとえばアルミニウムまた
はチタン）から成っていなければならない。逆に、Ｐ形
材料の代りにＮ形材料が使用されかつＮ形材料の代りに
Ｐ形材料が使用され、そして対応するバイパス電流路が
正孔ではなく電子に対して伝導性を示すような相補的Ｍ
Ｏ８ＴＯＴを製造した場合には、電子に対する整流性シ
ョットキー障壁の形成を回避するため、その陰極は大き
な仕事関数を持った導電性材料（たとえば金または白金
）から成ることが必要である。
分布電流路４２が十分に低い抵抗を有する場合、すなわ
ちＰ形ベース領域２０とＮ＋十形エミッタ領域２２の間
のＰＮ接合面４４が電流路４２内を流れる正孔電流のた
めにＰＮ接合面４４を形成する半導体材料のエネルギー
ギャップ電圧（シリコンの場合には通例的１．０Ｖ）の
約１／２を越える順方向バイアスを受けることを防止し
得るような抵抗を有する場合には、ＭＯ８ＴＯＴ１０の
セル１２をターンオフさせることができる。電流路４２
の抵抗がかかる値を越えると、セル１２は少なくとも転
流（すなわち、ＭＯ８ＴＯＴＩ Ｏの陽極４６・陰極２
８間電圧の逆転）なしにはターンオフさせることができ
ない。このような場合でも、セル１２のターンオフは転
流のみによるターンオフに比べれば著しく速い。なお、
ＭＯ８ＴＯＴ１０全体をターンオフさせるためには、各
々のセル８つ゛−ンオ、さ□な、□１な、ない。
ちＰ形ベース領域２０とＮ＋十形エミッタ領域２２の間
のＰＮ接合面４４が電流路４２内を流れる正孔電流のた
めにＰＮ接合面４４を形成する半導体材料のエネルギー
ギャップ電圧（シリコンの場合には通例的１．０Ｖ）の
約１／２を越える順方向バイアスを受けることを防止し
得るような抵抗を有する場合には、ＭＯ８ＴＯＴ１０の
セル１２をターンオフさせることができる。電流路４２
の抵抗がかかる値を越えると、セル１２は少なくとも転
流（すなわち、ＭＯ８ＴＯＴＩ Ｏの陽極４６・陰極２
８間電圧の逆転）なしにはターンオフさせることができ
ない。このような場合でも、セル１２のターンオフは転
流のみによるターンオフに比べれば著しく速い。なお、
ＭＯ８ＴＯＴ１０全体をターンオフさせるためには、各
々のセル８つ゛−ンオ、さ□な、□１な、ない。
ＭＯ８ＴＯＴ１０の製造に当っては、通常のサイリスタ
製造技術に従ってＰ十形エミッタ領域１６、Ｎ−形ベー
ス領域１８およびＰ形ベース領域２０が適宜に形成され
る。その後、下記に例示される手順に従い、ゲート電極
３１および絶縁層３２を含みかつＰ形ベース領域２０か
ら陰極２８へ正孔を輸送するために役立つＭＯ８構造が
適宜に形成される。先ず、好ましくは低圧化学蒸着法に
より、半導体基板１４の図示部分の上面全域を覆うよう
にして窒化シリコン層３８、酸化物層３６およびゲート
電極層３１が相次いで形成される。
製造技術に従ってＰ十形エミッタ領域１６、Ｎ−形ベー
ス領域１８およびＰ形ベース領域２０が適宜に形成され
る。その後、下記に例示される手順に従い、ゲート電極
３１および絶縁層３２を含みかつＰ形ベース領域２０か
ら陰極２８へ正孔を輸送するために役立つＭＯ８構造が
適宜に形成される。先ず、好ましくは低圧化学蒸着法に
より、半導体基板１４の図示部分の上面全域を覆うよう
にして窒化シリコン層３８、酸化物層３６およびゲート
電極層３１が相次いで形成される。
次いで、写真食刻技術に従ってゲート電極層３１および
酸化物層３６にパターン形成を施すことによって不要部
分を除去すれば、図示のごときゲート電極３１および酸
化物層３６が残される。次いで、好ましくは熱的生成に
より、ゲート電極３１上に酸化物層３４が形成される。
酸化物層３６にパターン形成を施すことによって不要部
分を除去すれば、図示のごときゲート電極３１および酸
化物層３６が残される。次いで、好ましくは熱的生成に
より、ゲート電極３１上に酸化物層３４が形成される。
少なくとも熱的に生成させた場合、酸化物層３４は（図
面ではそ ・の下部が窒化シリコン層３８に接触し
ているように見えるけれど）窒化シリコン層３８上には
生成しない。その後、エツチングなどによって窒化シリ
コン層３８を選択的に除去すれば、それの図示部分のみ
が残される。なお、同様に酸化に耐えかつ酸化物を除去
することなしに除去し得るものであれば、窒化シリコン
以外の材料を用いて層３８を形成することもできる。層
３８がこのような特性を有することは、ＭＯ８ＴＯＴ１
０の製造のために必要な写真食刻マスキング工程の数を
最小にするのに役立つ。
面ではそ ・の下部が窒化シリコン層３８に接触し
ているように見えるけれど）窒化シリコン層３８上には
生成しない。その後、エツチングなどによって窒化シリ
コン層３８を選択的に除去すれば、それの図示部分のみ
が残される。なお、同様に酸化に耐えかつ酸化物を除去
することなしに除去し得るものであれば、窒化シリコン
以外の材料を用いて層３８を形成することもできる。層
３８がこのような特性を有することは、ＭＯ８ＴＯＴ１
０の製造のために必要な写真食刻マスキング工程の数を
最小にするのに役立つ。
次に、ゲート電極３１および絶縁層３２をマスクとして
使用しながら、好ましくは拡散によって半導体基板１４
の上部にＮ十形エミッタ領域２２．２４および２６が形
成される。その際には、基板１４の上面の残部は露出さ
れることになる。かかるＮ形ドーパントの拡散に際して
は、基板１４の上面の露出部分上における酸化物の熱的
生成は最小限に抑えるべきである。なぜなら、かかる酸
化物の除去に当り、酸化物層３４の厚さがそれの絶縁能
力を損うほど減少しないようにするためである。
使用しながら、好ましくは拡散によって半導体基板１４
の上部にＮ十形エミッタ領域２２．２４および２６が形
成される。その際には、基板１４の上面の残部は露出さ
れることになる。かかるＮ形ドーパントの拡散に際して
は、基板１４の上面の露出部分上における酸化物の熱的
生成は最小限に抑えるべきである。なぜなら、かかる酸
化物の除去に当り、酸化物層３４の厚さがそれの絶縁能
力を損うほど減少しないようにするためである。
以上、分布電流路に沿って素子の内部ベース領域から素
子の主電流伝導電極へ多数キャリヤを輸送するためのＭ
Ｏ８４ｆｔ造を有しながら、かかる分布電流路内に追加
の領域を必要としないようなサイリスタが記載された。
子の主電流伝導電極へ多数キャリヤを輸送するためのＭ
Ｏ８４ｆｔ造を有しながら、かかる分布電流路内に追加
の領域を必要としないようなサイリスタが記載された。
サイリスタをターンオンさせるための手段は特に記載さ
れていないが、この点に関しては前述の米国特許出願第
３９１６２０号明細書を参照されたい。その中には、本
発明のサイリスタのごときサイリスタをターンオンさせ
るために適した手段および技術が見出される。
れていないが、この点に関しては前述の米国特許出願第
３９１６２０号明細書を参照されたい。その中には、本
発明のサイリスタのごときサイリスタをターンオンさせ
るために適した手段および技術が見出される。
特定の実施例に関連して本発明が記載されたが、それ以
外にも多数の変形実施例が可能であることは当業者にと
って自明であろう。たとえば、前述の米国特許出願第３
９１６２０号明細書中に記載されているごとく、素子の
内部ベース領域から多数キャリヤを除去するための相補
的なＭＯ８構造を本明細書中に記載されたサイリスタの
下部に形成することも可能である。それ故、前記特許請
求の範囲は本発明の真の範囲内に包含されるそれら全て
の変形実施例をも包括するように意図されていることを
理解すべきである。
外にも多数の変形実施例が可能であることは当業者にと
って自明であろう。たとえば、前述の米国特許出願第３
９１６２０号明細書中に記載されているごとく、素子の
内部ベース領域から多数キャリヤを除去するための相補
的なＭＯ８構造を本明細書中に記載されたサイリスタの
下部に形成することも可能である。それ故、前記特許請
求の範囲は本発明の真の範囲内に包含されるそれら全て
の変形実施例をも包括するように意図されていることを
理解すべきである。
図面は本発明に基づ＜ＭＯ８ＴＯＴの一部分を示ず略断
面図である。 図中、１０はＭＯＳターンオフサイリスタ、１２はセル
、１４は基板、１６はＰ＋十形ミッタ領域、１８はＮ−
形ベース領域、２０はＰ形ベース領域、２２はＮ＋十形
ミッタ領域、２８は陰極、３０はＭＯ８構造、３１はゲ
ート電極、３２は絶縁層、４０はＮ＋十形ミッタ領域の
ゲート近傍部分、４２は分布電流路、４４はＰＮ接合面
、４６は陽極、４８は部分４０と陰極との間の部分、そ
して５０は接合面を表わす。 特許出願人 ゼネラル・エレクトリック・カンパニイ代理人 （７６
３０） 生 沼 徳 二４２３
面図である。 図中、１０はＭＯＳターンオフサイリスタ、１２はセル
、１４は基板、１６はＰ＋十形ミッタ領域、１８はＮ−
形ベース領域、２０はＰ形ベース領域、２２はＮ＋十形
ミッタ領域、２８は陰極、３０はＭＯ８構造、３１はゲ
ート電極、３２は絶縁層、４０はＮ＋十形ミッタ領域の
ゲート近傍部分、４２は分布電流路、４４はＰＮ接合面
、４６は陽極、４８は部分４０と陰極との間の部分、そ
して５０は接合面を表わす。 特許出願人 ゼネラル・エレクトリック・カンパニイ代理人 （７６
３０） 生 沼 徳 二４２３
Claims (1)
- 【特許請求の範囲】 １、導電形が交互に配置されるようにして順次に接合さ
れた第１、第２、第３および第４の領域並びに前記第１
および第４の領域にそれぞれ隣接した第１および第２の
電極を有する半導体材料の基板を含んだサイリスタにお
いて、＜ａ ＞前記第４の領域および前記第２の電極の
うちで前記第４の領域に隣接した部分に隣接する絶縁層
並びに（ｂ）前記第４の領域および前記第２の電極の前
記部分に隣接して位置しながらも前記絶縁層によって前
記第４の領域および前記第２の電極の前記部分から隔離
されたゲート電極を含み、そして前記第３の領域から前
記第２の電極へ多数キャリヤを輸送するために役立つＭ
Ｏ３手段が追加包含されることを特徴とするサイリスタ
。 ２、前記絶縁層が前記第４の領域に隣接して窒化シリコ
ンを含む特許請求の範囲第１項記載のサイリスタ。 ３、前記絶縁層が前記ゲート電極から熱的に生成させた
酸化物をも含む特許請求の範囲第２項記載のサイリスタ
。 ４、前記第４の領域のうちで前記第２の電極の前記部分
に近接した部分のドーパント濃度が約１０１８個／ｃｉ
Ｉ１３より低い特許請求の範囲第１項記載のサイリスタ
。 ５、前記第４の領域のうちで前記第２の電極の前記部分
に近接した部分のドーパント濃度が約１Ｑ１７個／Ｃ：
ｍ３より低い特許請求の範囲第１項記載のサイリスタ。 ６、前記第１および第３の領域がＰ形半導体材料から成
りかつ前記第２および第４の領域がＮ形半導体材料から
成る特許請求の範囲第１項記載のサイリスタ。 ７、前記基板がシリコンから成る特許請求の範囲第６項
記載のサイリスタ。 ８、前記第１、第２、第３および第４の領域が前記基板
の主面に平行なそれぞれの層から成る特許請求の範囲第
１項記載のサイリスタ。 ９．前記ゲート電極が前記第３および第４の領域間の接
合面の終端部分に隣接して位置するが、前記絶縁層によ
ってそれから隔離されている特許請求の範囲第１項記載
のサイリスタ。 １０、前記ゲート電極が導電性耐熱材料から成る特許請
求の範囲第１項記載のサイリスタ。 １１、前記ゲート電極が高濃度のドーパントを添加した
ポリシリコンから成る特許請求の範囲第１項記載のサイ
リスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US43261482A | 1982-10-04 | 1982-10-04 | |
| US432614 | 1982-10-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5989464A true JPS5989464A (ja) | 1984-05-23 |
| JPH0227822B2 JPH0227822B2 (ja) | 1990-06-20 |
Family
ID=23716884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18322683A Granted JPS5989464A (ja) | 1982-10-04 | 1983-10-03 | サイリスタ |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0107773B1 (ja) |
| JP (1) | JPS5989464A (ja) |
| DE (1) | DE3370248D1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3447220A1 (de) * | 1983-12-30 | 1985-07-11 | General Electric Co., Schenectady, N.Y. | Thyristor mit abschaltvermoegen mit verbessertem emitter-bereich und verfahren zu seiner herstellung |
| SE463235B (sv) * | 1989-02-23 | 1990-10-22 | Asea Brown Boveri | Mos-faelteffekttransistorstyrd tyristor |
| EP2728621A1 (en) * | 2012-11-05 | 2014-05-07 | ABB Technology AG | Insulated gate power semiconductor device |
| US9935188B2 (en) | 2016-07-22 | 2018-04-03 | Pakal Technologies Llc | Insulated gate turn-off device with turn-off Schottky-Barrier MOSFET |
| FR3076661A1 (fr) * | 2018-01-05 | 2019-07-12 | Stmicroelectronics (Tours) Sas | Triode semiconductrice |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5574168A (en) * | 1978-11-28 | 1980-06-04 | Oki Electric Ind Co Ltd | Pnpn switch |
| JPS5683067A (en) * | 1979-11-09 | 1981-07-07 | Siemens Ag | Thyristor |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE392783B (sv) * | 1975-06-19 | 1977-04-18 | Asea Ab | Halvledaranordning innefattande en tyristor och en felteffekttransistordel |
| DE2835089A1 (de) * | 1978-08-10 | 1980-03-20 | Siemens Ag | Thyristor |
| DE3018499A1 (de) * | 1980-05-14 | 1981-11-19 | Siemens AG, 1000 Berlin und 8000 München | Halbleiterbauelement |
| IE56341B1 (en) * | 1981-12-16 | 1991-07-03 | Gen Electric | Multicellular thyristor |
-
1983
- 1983-09-13 EP EP83109015A patent/EP0107773B1/en not_active Expired
- 1983-09-13 DE DE8383109015T patent/DE3370248D1/de not_active Expired
- 1983-10-03 JP JP18322683A patent/JPS5989464A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5574168A (en) * | 1978-11-28 | 1980-06-04 | Oki Electric Ind Co Ltd | Pnpn switch |
| JPS5683067A (en) * | 1979-11-09 | 1981-07-07 | Siemens Ag | Thyristor |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0107773B1 (en) | 1987-03-11 |
| DE3370248D1 (en) | 1987-04-16 |
| JPH0227822B2 (ja) | 1990-06-20 |
| EP0107773A1 (en) | 1984-05-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |