KR100457726B1 - Cmos회로를갖춘집적회로및cmos회로의절연된활성영역을제조하기위한방법 - Google Patents
Cmos회로를갖춘집적회로및cmos회로의절연된활성영역을제조하기위한방법 Download PDFInfo
- Publication number
- KR100457726B1 KR100457726B1 KR1019960029086A KR19960029086A KR100457726B1 KR 100457726 B1 KR100457726 B1 KR 100457726B1 KR 1019960029086 A KR1019960029086 A KR 1019960029086A KR 19960029086 A KR19960029086 A KR 19960029086A KR 100457726 B1 KR100457726 B1 KR 100457726B1
- Authority
- KR
- South Korea
- Prior art keywords
- field plate
- region
- well
- doped
- regions
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 20
- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 230000000295 complement effect Effects 0.000 claims abstract description 17
- 239000004065 semiconductor Substances 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 10
- 239000000463 material Substances 0.000 claims description 2
- 230000004888 barrier function Effects 0.000 abstract description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 239000002800 charge carrier Substances 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 230000008021 deposition Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000009279 wet oxidation reaction Methods 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical group CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/765—Making of isolation regions between components by field effect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명은 필드 플레이트 영역을 갖는 CMOS 회로를 갖춘 집적 회로 및 상기 CMOS 회로를 제조하기 위한 방법에 관한 것이다. 필드 플레이트는 그 아래에 놓이는 웰과 공통으로 도핑되고, 그 결과 필드 플레이트는 n-도핑된 영역 및 p-도핑된 영역으로 구성되며, 접합 영역에 배리어층이 형성된다. 필드 플레이트 영역을 각각 그 아래에 놓이는 웰과 전기적으로 접속할 때 기판 표면에는 플랫 스트립 조건이 유지된다.
Description
본 발명은 적어도 하나의 웰 상부에 필드 플레이트 영역을 포함하는 CMOS 회로를 갖춘 집적 회로에 관한 것으로, 상기 필드 플레이트 영역은 그 아래에 놓이는 웰을 전기적으로 차폐하기 위해 사용된다. 본 발명은 또한 CMOS 회로의 절연된 활성 영역을 제조하기 위한 방법에 관한 것이다.
CMOS 회로를 반도체 표면상에 구성할 때 능동 소자, 즉 2개의 상보형 트랜지스터는 서로에 대해 절연되어야 한다.
집적 CMOS 회로의 활성 영역은 통상적으로 실리콘의 국부적인 산화에 의해 절연된다. 이것은 또한 LOCOS 기술이라고 알려져 있다. 상기 기술에서 구조화된 질화물층은 산화물 배리어로서 사용되고, 실리콘 표면상의 덮여진 영역 외부에는 습식 산화에 의해 대략 600 내지 1.000nm의 게이트 산화물이 생성된다. 다른 통상적인 방법은 얕은 트렌치를 에칭하고 그 다음에 상기 트렌치를 산화물로 채우는 방법이다(얕은 트렌치 절연 STI).
산화막에 의해 덮여진 도핑된 폴리 실리콘으로 구성된 필드 플레이트의 사용이 또한 공지되어 있다. 상기 필드 플레이트는 활성 영역을 차폐하기 위해 사용되기 때문에 그 아래에 놓이는 웰에 상응하는 전위에 결합된다. 따라서 필드 플레이트는 상보 웰 사이의 천이영역에서 차단되어야 한다.
본 발명의 과제는, CMOS 회로의 공간이 가급적 작도록, 특히 인접한 활성 영역의 간격이 가급적 작도록 전술한 방식의 집적 회로를 제조하는 것이다. 또한 특히 적은 공간을 필요로 하는 CMOS 회로의 절연된 활성 영역을 제조하기 위한 방법을 제공하는 것이다.
상기 과제는, 상보형 MOS 트랜지스터의 필드 플레이트 영역이 그 아래에 놓이는 웰과 동일한 도전형으로 도핑되고, 필드 플레이트 영역이 상보적 웰의 경계 영역에서 서로 접속되며, 배리어층이 상기 경계 영역에 있는 것을 특징으로 하는장치, 및 산화막이 반도체 기판상에 형성되는 단계, 활성 영역을 오버랩하는 연속적인 필드 플레이트층이 상기 산화막상에 제공되는 단계, 웰 및 그 위에 놓이는 필드 플레이트 영역이 동시에 도핑되는 단계, 상보적 웰의 도핑이 그 위에 놓이는 필드 플레이트 영역의 도핑과 동시에 실시되는 단계, 연속적인 필드 플레이트층에 2개의 전기적 콘택트가 제공되는 단계를 포함하는 방법에 의해 해결된다. 바람직한 실시예는 종속항에 기술된다.
본 발명의 기본 사상에 따라 동일한 도전형 및 그 아래에 놓이는 웰보다 실질적으로 높지 않은 도펀트 농도를 갖는 상보 활성 영역의 필드 플레이트 영역이 도핑되고, 필드 플레이트 영역은 상보 활성 영역의 경계 영역에서 서로 접속되며, 상기 경계 영역에는 배리어층이 존재한다. 필드 플레이트는 연속적으로 형성되고 상보 웰에 오버랩된다.
그럼으로써 상보 웰내에 있는 2개의 활성 영역의 간격이 최소화 될 수 있다. 동시에 작은 절연 간격이 얻어진다.
웰 및 그 위에 놓이는 필드 플레이트 영역에서의 도펀트 농도는 바람직하게 1017내지 1018cm-3이다. 낮은 도펀트 농도에 의해 작동전압에서 충분한 전기적 강도(electric strength)를 갖는 배리어층이 웰 에지에 형성된다. 이것은 상이한 영역들이 그 아래에 놓이는 웰에 상응하게 도핑된 연속적인 필드 플레이트에도 동일하게 적용되고, 그 결과 상이한 영역들은 갈바닉 방식으로 분리될 필요가 없게 된다. 마찬가지로 전하 캐리어가 없는 배리어층이 상기 영역들 사이에 형성된다.
필드 플레이트는 바람직하게는 그 아래에 놓이는 웰에 전기적으로 접속된다. 또한 필드 플레이트-폴리 실리콘의 전하 캐리어 타입은 그 아래에 놓이는 웰의 전하 캐리어 타입에 상응하기 때문에, 반도체 표면에는 항상 거의 플랫 밴드 조건이 유지되고, 상기 조건은 적어도 절연 길이가 최소로 허용된 상보형 MOSFET의 게이트 길이 보다 짧지 않은 경우일 때 인접한 2개의 활성 영역 사이의 확실한 절연을 보장해준다. 이것은 웰 및 상응하는 필드 플레이트 내로의 동시 주입에 의해 양 트랜지스터 타입에 동일하게 적용된다. 이 경우 필드 플레이트의 콘택팅은 바람직하게 오버랩 또는 스태거링된 웰 콘택트에 의해 이루어진다. 필드 플레이트의 낮은 도핑으로 인해 그 결과는 흐름 방향으로 분극화된 쇼트키 콘택트가 된다. 필드 플레이트 영역의 pn-접합에서 웰 에지에는 작은 차단 전류만이 나타나기 때문에, 쇼트키 콘택트에서는 미미한 전압 강하가 나타난다.
본 발명의 개선예에서 필드 플레이트 영역은 단지 부분 영역에서만 서로 접속된다. 이 영역은 통상적으로 게이트 폴리 실리콘 스트립이 지나가는 영역이며, 그렇지 않으면 그 아래에 놓이는 웰에 영향이 미칠 것이다. 상기 조치에 의해 상보 필드 플레이트 사이의 누설 전류가 더욱 감소될 수 있다.
CMOS 회로의 절연된 활성 영역을 제조하기 위해 본 발명에 따라 산화막이 반도체 기판상에 형성되고, 상기 산화막 위에는 활성 영역을 오버랩하는 연속적인 필드 플레이트층이 제공되며, 마스킹 기술에 의해 웰 및 그 위에 놓이는 필드 플레이트 영역이 동시에 이온 주입에 의해 도핑되고, 동시에 제 2마스킹 기술에 의해 상보 웰과 그 위에 놓이는 필드 플레이트 영역의 도핑이 실시되며, 연속적인 필드 플레이트층에는 2개의 전기적 콘택트가 제공된다. 이 경우, 제 1콘택트는 제 1도핑된 웰의 영역에서 접속되며, 제 2콘택트는 제 2도핑된 웰의 영역에서 접속된다.
상기 방법에 의해 그 아래에 놓이는 웰과 동일한 도핑을 가지며, 전기적 접속에 의해 바람직하게 그 아래에 놓이는 웰과 동일한 전위로 되는 절연된 필드 플레이트가 얻어진다. 이 경우 반도체 표면에는 플랫 밴드 조건이 유지된다.
게이트 단자를 형성하기 위한 필드 플레이트층의 구조화는 바람직하게 필드 플레이트 영역 및 그 아래에 놓이는 각 웰의 도핑 이전에 실시된다. 그러나 대안으로서, 필드 플레이트 영역의 도핑이 먼저 이루어지고 그 후에 활성 영역의 구조화가 이루어지는 것도 가능하다.
상기 방법은 또한, 폴리 실리콘으로 제조되는 필드 플레이트 및 그 위에 놓이는 필드 산화막을 적은 비용으로 제작 가능하고, 전체 제작 공정이 CVD-질화물 증착 및 후속하는 습식 산화 없이도 실시될 수 있으며, 제작 시에 활성 영역의 에지가 기계적으로 하중을 받지 않음으로써 최소의 다이오드 누설전류가 발생되는 장점을 갖는다.
다른 변형예에서는 상기 방법이 CMOS 회로를 SOI 기본 재료(Silicon on a Insulator)상에서 제조할 때에도 변경없이 사용 가능하다.
본 발명은 도면을 참조하여 하기에 자세히 설명된다. 각 도면은 개략도이다:
제 1도에서 CMOS 회로는 평면도로 도시된다. (통상적으로 소스 영역, 채널 영역 및 드레인 영역으로 이루어진) 활성 영역을 둘러싸고, 기판 위에 놓이는 필드 플레이트 영역(4a 및 4b)이 반도체 기판(1)상에 도시되며, 이 경우 필드 영역의 측면 치수는 최소값에 미달되지 않는다. 전하 캐리어가 없는 배리어층(4c)이 2개의 필드 플레이트 영역(4a 및 4b) 사이의 천이 영역에 형성되고, 다이오드 전압을 가산한 인가된 전압은 상기 배리어층내에서 상보적으로 도핑된 필드 플레이트 영역의 천이 영역에서 강하된다. 필드 플레이트 영역(4a 및 4b)은 그의 내부에 리세스(9)를 포함하고, 게이트 전극(8)은 상기 리세스 내에서 아래쪽으로 게이트 산화막(7) 및 그 아래에 놓이는 각 웰 상으로 안내된다. 필드 플레이트 영역(4a 및 4b)의 콘택트의 길이는 게이트 폴리 실리콘 스트립 아래에 있는 영역에 한정되고, 그 결과 필드 플레이트 영역(4a 및 4b) 사이에 컷(10)이 형성된다.
제 2도에는 제 1도를 게이트(8)를 따라 절단한 횡단면도가 도시된다. n-도핑된 웰(2) 및 p-도핑된 웰(3)이 이온 주입에 의해 반도체 기판(1)내에 형성되고, 상기 웰 위에 산화막(5)이 중착된다. 하나의 필드 플레이트는 전체 CMOS 회로 위로 뻗는다. 필드 플레이트는 그 아래에 놓이는 p-도핑된 웰(3)과 마찬가지로 p-도핑된 하나의 필드 플레이트 영역(4a), 및 그 아래에 놓이는 n-도핑된 웰(2)과 마찬가지로 n-도핑된 하나의 필드 플레이트 영역(4b) 으로 구성된다. 필드 플레이트는 대략 70nm 두께의 폴리 실리콘층으로 구성되고, 대략 10nm 두께의 산화막(5)에 의해 기판(1) 또는 웰(2 및 3)로부터 분리된다. 웰에 접속된 작은 필드 플레이트 영역의 산화막에서는 전압이 강하되지 않기 때문에 산화막(5)의 두께는 중요하지 않다. 상기 산화물의 결함밀도 및 전기적 강도도 중요하지 않다. 필드 플레이트는 어떠한 완전한 디플리션도 나타날 수 없을 정도로 충분히 두꺼워야 된다. 이것은 대략 70nm의 두께에 의해 보장될 수 있다. 필드 플레이트는 대략 100nm 두께의 필드 산화물(6)에 의해 위쪽이 둘러싸임으로써 필드 플레이트의 폴리 실리콘에서 현저한 전위 반전이 발생되는 것을 막을 수 있을 만큼 충분한 두께가 된다. 그러나, 일반적으로, 능동 트랜지스터 영역 및 절연 영역 사이의 단의 높이를 최소화하기 위해, 필드 플레이트(4) 및 필드 산화막(6)의 두께를 가능한 한 작게 하려 한다. 게이트(8)는 대략 250nm 두께의 하나의 폴리 실리콘 층으로 구성된다.
상기 구조물을 형성하기 위하여, 도면에서 반도체 기판(1)으로서 도시된 단결정 실리콘 플레이트 위에 얇은 산화막(5)이 열에 의해 형성된다. 다음의 고온 단계에서 재결정화되는 비정질의 실리콘 또는 폴리실리콘으로 구성된 얇은 두께의 도핑되지 않은 실리콘층(나중의 필드 플레이트 층(4)) 및 산화막(6)이 증착된다. 상기 산화막(6)은 바람직하게 TEOS의 증착에 의해 형성된다. 실리콘층(4) 및 산화막(6)은 제 1포토 기술에 의해 이방성으로 구조화된다. 그리고 나서, 제 2포토 기술에 의해 MOS 트랜지스터 타입에 대한 이온 주입이 이루어진다. 다시 말해, 예를 들어 n-도핑된 웰(2) 및 그 위에 놓이는 n-도핑된 필드 플레이트 영역(4b)이 형성된다. 그 다음에 상보형 트랜지스터 타입의 주입에 적합한 마스크가 제 3포토 기술에 의해 형성된다.
이 때 p-도핑된 웰(3) 및 그 위에 놓이는 p-도핑된 필드 플레이트 영역(4a)이 형성된다. 그 후에, 필드 플레이트 영역에 의해 커버되지 않은 영역(9 및 10)에서 얇은 제 1산화물(5)이 등방성으로 제거되어 게이트 산화물(7)이 형성되며, 그 다음에 게이트 전극(8)이 증착되고 구조화된다.
통상적인 LOCOS 방법에서는 게이트 단자의 영역에서 여기에 사용된 대략10nm 두께의 산화막(5) 대신에 대략 200nm 두께의 막으로 반도체 표면에 산화처리되어야만 했다. 그에 비해 본 발명에 따른 방법에서는 도펀트 비균일성이 감소되고 적용전압 허용오차가 보다 작아진다.
제 1도는 본 발명에 따른 CMOS 회로의 평면도.
제 2도는 제 1도에 도시된 CMOS 회로를 게이트 구조(8)를 따라 절단한 횡단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 반도체 기판 2, 3 : 웰
4a, 4b : 필드 플레이트 영역 4C : 배리어층
5 : 산화막 6 : 필드 산화막
7 : 게이트 산화막 8: 게이트 전극
9 : 리세스 10 : 컷
Claims (5)
- CMOS 회로의 절연된 활성 영역을 제조하는 방법으로서,a) 산화막(5)이 반도체 기판(1)상에 형성되는 단계,b) 상기 활성 영역을 오버랩하는 연속적인 필드 플레이트층(4a, 4b)이 상기 산화막(5)에 제공되는 단계,c) 웰(2)이 제1 도전형으로 도핑되어 상기 반도체 기판에 형성되고, 상기 웰 위에 놓이는 상기 필드 플레이트 영역(4b)이 동시에 도핑되는 단계,d) 상보적 웰(3)이 제2 도전형으로 도핑되어 상기 반도체 기판의 상기 웰(2)의 옆쪽에 형성되고, 상기 상보적 웰 위에 놓이는 상기 상보적 필드 플레이트 영역(4a)이 동시에 도핑되는 단계, 및e) 상기 연속적인 필드 플레이트층에 2개의 전기적 콘택트들이 제공되는 단계를 포함하며,하나의 콘택트는 상기 단계(c)에서 도핑된 상기 필드 플레이트의 영역(4b)에 연결되며, 상기 다른 콘택트는 상기 단계(d)에서 도핑된 상기 상보적 필드 플레이트의 영역(4a)에 접속되는 활성 영역 제조 방법.
- 제 1항에 있어서,상기 전기적 콘택트들은 각각 그 아래에 놓인 상기 웰(2, 3)과 접속된 것을 특징으로 하는 활성 영역 제조 방법.
- 제 1항 또는 2항에 있어서,상기 방법은 SOI 기본 재료 상에서 실시된 것을 특징으로 하는 활성 영역 제조 방법.
- 제 1항 또는 제 2항에 있어서,리세스를 제조하기 위한 상기 필드 플레이트층의 구조화 단계가 상기 단계 b) 및 c) 사이에서 행해진 것을 특징으로 하는 활성 영역 제조 방법.
- 제 1항 또는 2항에 있어서,상기 웰(2, 3)은 농도가 역전된 방식(retrograde manner)으로 도핑된 것을 특징으로 하는 활성 영역 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19526568.8 | 1995-07-20 | ||
| DE19526568A DE19526568C1 (de) | 1995-07-20 | 1995-07-20 | Integrierter Schaltkreis mit CMOS-Schaltung und Verfahren zur Herstellung von isolierten, aktiven Bereichen einer CMOS-Schaltung |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970008577A KR970008577A (ko) | 1997-02-24 |
| KR100457726B1 true KR100457726B1 (ko) | 2005-01-31 |
Family
ID=7767369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960029086A KR100457726B1 (ko) | 1995-07-20 | 1996-07-19 | Cmos회로를갖춘집적회로및cmos회로의절연된활성영역을제조하기위한방법 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5847433A (ko) |
| EP (1) | EP0755072B1 (ko) |
| JP (1) | JP3502509B2 (ko) |
| KR (1) | KR100457726B1 (ko) |
| AT (1) | ATE214203T1 (ko) |
| DE (2) | DE19526568C1 (ko) |
| TW (1) | TW329046B (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100737309B1 (ko) | 2005-07-08 | 2007-07-09 | 세이코 엡슨 가부시키가이샤 | 반도체 장치 및 반도체 장치의 제조 방법 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19622276C2 (de) * | 1996-06-03 | 1998-07-09 | Siemens Ag | Halbleiterstruktur für einen MOS-Transistor und Verfahren zur Herstellung der Halbleiterstruktur |
| US5926697A (en) * | 1997-10-09 | 1999-07-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming a moisture guard ring for integrated circuit applications |
| US6410149B1 (en) * | 1998-08-27 | 2002-06-25 | Alliedsignal Inc. | Silane-based nanoporous silica thin films and precursors for making same |
| US6350663B1 (en) * | 2000-03-03 | 2002-02-26 | Agilent Technologies, Inc. | Method for reducing leakage currents of active area diodes and source/drain diffusions |
| JP2002158359A (ja) * | 2000-11-21 | 2002-05-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2003243662A (ja) * | 2002-02-14 | 2003-08-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法、半導体ウェハ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4825278A (en) * | 1985-10-17 | 1989-04-25 | American Telephone And Telegraph Company At&T Bell Laboratories | Radiation hardened semiconductor devices |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4688063A (en) * | 1984-06-29 | 1987-08-18 | International Business Machines Corporation | Dynamic ram cell with MOS trench capacitor in CMOS |
| US5181094A (en) * | 1988-09-29 | 1993-01-19 | Mitsubishi Denki Kabushiki Kaisha | Complementary semiconductor device having improved device isolating region |
| JPH02168666A (ja) * | 1988-09-29 | 1990-06-28 | Mitsubishi Electric Corp | 相補型半導体装置とその製造方法 |
| JPH02170469A (ja) * | 1988-12-22 | 1990-07-02 | Fuji Electric Co Ltd | 半導体装置 |
| JPH02172253A (ja) * | 1988-12-24 | 1990-07-03 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5463238A (en) * | 1992-02-25 | 1995-10-31 | Seiko Instruments Inc. | CMOS structure with parasitic channel prevention |
| JP3217484B2 (ja) * | 1992-08-17 | 2001-10-09 | 株式会社リコー | 高耐圧半導体装置 |
-
1995
- 1995-07-20 DE DE19526568A patent/DE19526568C1/de not_active Expired - Lifetime
-
1996
- 1996-07-11 DE DE59608821T patent/DE59608821D1/de not_active Expired - Fee Related
- 1996-07-11 AT AT96111246T patent/ATE214203T1/de not_active IP Right Cessation
- 1996-07-11 EP EP96111246A patent/EP0755072B1/de not_active Expired - Lifetime
- 1996-07-19 TW TW085108779A patent/TW329046B/zh not_active IP Right Cessation
- 1996-07-19 JP JP20904796A patent/JP3502509B2/ja not_active Expired - Fee Related
- 1996-07-19 KR KR1019960029086A patent/KR100457726B1/ko not_active IP Right Cessation
- 1996-07-22 US US08/681,296 patent/US5847433A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4825278A (en) * | 1985-10-17 | 1989-04-25 | American Telephone And Telegraph Company At&T Bell Laboratories | Radiation hardened semiconductor devices |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100737309B1 (ko) | 2005-07-08 | 2007-07-09 | 세이코 엡슨 가부시키가이샤 | 반도체 장치 및 반도체 장치의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3502509B2 (ja) | 2004-03-02 |
| ATE214203T1 (de) | 2002-03-15 |
| KR970008577A (ko) | 1997-02-24 |
| US5847433A (en) | 1998-12-08 |
| EP0755072A1 (de) | 1997-01-22 |
| JPH0936244A (ja) | 1997-02-07 |
| DE19526568C1 (de) | 1997-01-30 |
| DE59608821D1 (de) | 2002-04-11 |
| EP0755072B1 (de) | 2002-03-06 |
| TW329046B (en) | 1998-04-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6955972B2 (en) | Methods of fabricating integrated circuit devices having trench isolation structures | |
| US6271065B1 (en) | Method directed to the manufacture of an SOI device | |
| US20020098643A1 (en) | Method of manufacturing SOI element having body contact | |
| JPH1027914A (ja) | Ｓｏｉトランジスタ及びその製造方法 | |
| US5969393A (en) | Semiconductor device and method of manufacture of the same | |
| KR19980018751A (ko) | 반도체 장치 및 그 제조 방법 (semiconductor device and method of manufacturing the same) | |
| KR100457726B1 (ko) | Cmos회로를갖춘집적회로및cmos회로의절연된활성영역을제조하기위한방법 | |
| US6362025B1 (en) | Method of manufacturing a vertical-channel MOSFET | |
| KR0128339B1 (ko) | Cmos 기술을 이용하는 바이폴라 트랜지스터 제조방법 | |
| US20010000074A1 (en) | Thin film transistor and method of manufacturing the same | |
| EP1081768A2 (en) | Insulated gate field-effect transistor and method of making the same | |
| US5965928A (en) | Semiconductor device with MOS capacitor and fabrication method thereof | |
| EP0034341B1 (en) | Method for manufacturing a semiconductor device | |
| US20020001903A1 (en) | Electrically programmable memory cell | |
| US5716886A (en) | Method of fabricating a high voltage metal-oxide semiconductor (MOS) device | |
| US5143859A (en) | Method of manufacturing a static induction type switching device | |
| KR20040066024A (ko) | 반도체 장치와 그 제조 방법 | |
| KR100261165B1 (ko) | 반도체소자 및 그의 제조방법 | |
| US6812522B2 (en) | Lateral type power MOS transistor having trench gate formed on silicon-on-insulator (SOI) substrate | |
| KR100234692B1 (ko) | 트랜지스터 및 그 제조방법 | |
| JP3312683B2 (ja) | Ｍｏｓ型半導体装置とその製造方法 | |
| US20240250119A1 (en) | High voltage field effect transistors with superjunctions and method of making the same | |
| KR100197656B1 (ko) | 반도체 에스.오.아이.소자의 제조방법 | |
| US5264381A (en) | Method of manufacturing a static induction type switching device | |
| KR0151198B1 (ko) | 반도체소자 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20131031 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20141030 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20151201 Year of fee payment: 12 |
|
| EXPY | Expiration of term |