JP2009522807A - 化学的機械式平坦化を利用したパワーデバイス - Google Patents

化学的機械式平坦化を利用したパワーデバイス Download PDF

Info

Publication number
JP2009522807A
JP2009522807A JP2008549517A JP2008549517A JP2009522807A JP 2009522807 A JP2009522807 A JP 2009522807A JP 2008549517 A JP2008549517 A JP 2008549517A JP 2008549517 A JP2008549517 A JP 2008549517A JP 2009522807 A JP2009522807 A JP 2009522807A
Authority
JP
Japan
Prior art keywords
gate
trench
forming
runner
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2008549517A
Other languages
English (en)
Inventor
ブルース ダグラス マーチャント
トーマス イー． グレブス
ロドニー エス． リドリー
ネイサン ローレンス クラフト
Original Assignee
フェアチャイルド・セミコンダクター・コーポレーション
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by フェアチャイルド・セミコンダクター・コーポレーション filed Critical フェアチャイルド・セミコンダクター・コーポレーション
Publication of JP2009522807A publication Critical patent/JP2009522807A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y10S438/948—Radiation resist
    • Y10S438/95—Multilayer mask including nonradiation sensitive layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

トレンチゲート電界効果トランジスタ（ＦＥＴ）は以下のように形成される。複数のアクティブゲートトレンチ及び少なくとも１つのゲートランナートレンチは、１つのマスクを用いて、（ｉ）少なくとも１つのゲートランナートレンチの幅が複数のアクティブゲートトレンチのそれぞれの幅よりも広く、（ｉｉ）複数のアクティブゲートトレンチが少なくとも１つのゲートランナートレンチに隣接するように、シリコン領域に画定されて同時に形成される。

Description

関連出願の参照
本願は２００４年１２月２９日に出願された、本願と同一の譲受人の米国特許出願第１１／０２６２７６号に関連し、当該出願の開示内容は全体として本明細書に組み込まれる。
本発明は、半導体パワーデバイス技術に関し、特に、改良したトレンチゲートパワーデバイス及び当該改良したトレンチゲートパワーデバイスを形成する製造プロセスに関する。
パワーＭＯＳＦＥＴ（金属・酸化物・半導体電界効果トランジスタ）は半導体産業分野において周知である。パワーＭＯＳＦＥＴの１つの種類は、垂直に導電する「トレンチＭＯＳＦＥＴ」（例えば、トレンチＤＭＯＳ、トレンチＦＥＴ、ＵＭＯＳ等）である。通常、トレンチＭＯＳＦＥＴは、半導体層に形成された垂直トレンチを含んでいる。半導体層は、トレンチＭＯＳＦＥＴのドレインを形成する基板（すなわちウェハ）上に配置される。各トレンチは、通常、酸化物である誘電体によりトレンチの側壁から絶縁されたポリシリコンゲートを含んでいる。ＭＯＳＦＥＴのソース領域は、トレンチの各側部に位置する。トレンチＭＯＳＦＥＴは、ソース領域とドレイン領域との間に形成されるチャネルを経る電流フローに依存している。電流フローはポリシリコンゲートの電位により制御される。
従来技術においては、ポリシリコンゲートはデバイスパッケージのリード線に接続されなければならない。これを実現するために、ゲートは、トレンチの外側に延在し、基板の表面に形成された絶縁層上まで延在する。その後、被覆金属層が、基板の表面に形成され、表面におけるソースメサ領域及びポリシリコンゲートをデバイスのボンディングパッド又はボンディング構造部に電気的に接続する。誘電体層が、トレンチ内のポリシリコンゲートを被覆金属層から絶縁するために使用される。被覆金属層はマスクされてエッチングされ、ソース領域同士を接続する金属層からゲート同士を接続する金属層を分離する。従来の構造においては、金属層はソース領域同士を接続するバスとゲート同士を接続する別のバスとを形成する。
トレンチゲートＭＯＳＦＥＴを製造するのに使用される現状の製造ステップは半導体工業分野において挑戦であることを証明した。一般的に、デバイスがより複雑になるにつれて、プロセスステップもより複雑になる。同様に、プロセスステップがより複雑になるにつれて、プロセスエラーがより生ずるようになる。例えば、パワーＭＯＳＦＥＴのための従来のプロセスは、アクティブゲートトレンチのような複合構造を形成するステップを受け入れるために幾つかのマスクの生成及び配置を含んでいる。異なる寸法の隣接するトレンチをエッチングするために複数のマスクを使用することは、各マスキングステップにおけるマスクの寸法及び／又はアライメントにより生ずるエラーの故に困難であることが解っている。単一マスクのミスアライメントは、ＭＯＳＦＥＴの全体的なアレイを破壊し得るかもしれない。
基板表面の形態（topography）の相違が、ウエハ表面への金属の一様な堆積又はウエハ表面からの金属のエッチングを困難にする。例えば、形態における相違は、基板の表面全体をフォトリソグラフィシステムの被写界深度にすること、又は位置に基づき材料を選択的に除去することを困難にする。半導体デバイスの製造における相違は、ドレイン・ソース抵抗（Ｒｄｅｏｎ）及びドレイン・ゲート電荷量（Ｑｇｄ）等のデバイスの電気的性能における相違をもたらす。よって、様々な製造段階において一様な基板表面を提供することが、パワーＭＯＳＦＥＴの正確な電気的特性を提供する際に必須となる。
それ故、電気的性能特性を向上させつつ、垂直に整列されたトレンチゲートＭＯＳＦＥＴの製造の間、デバイスの欠陥を最小化するか解消するコスト効率の良い製造プロセスが必要である。
本発明によれば、トレンチゲート電界効果トランジスタ（ＦＥＴ）は以下のように形成される。単一マスクを用いて、複数のアクティブゲートトレンチ及び少なくとも１つのゲートランナートレンチは、（ｉ）当該少なくとも１つのゲートランナートレンチが当該複数のアクティブゲートトレンチのそれぞれの幅よりも広い幅を有し、（ｉｉ）当該複数のアクティブゲートトレンチが当該少なくとも１つのゲートランナートレンチと隣接するように、シリコン領域に画定されて同時に形成される。
ある実施例において、凹まされたゲート電極が複数のアクティブゲートトレンチの各々に形成され、凹まされたゲートランナーが少なくとも１つのゲートランナートレンチに形成される。誘電体キャップが、ＣＭＰを用いて、複数のアクティブゲートトレンチの各々内のゲート電極上及びゲートランナートレンチ内のゲートランナー上に形成される。
別の実施例において、厚い底部誘電体（ＴＢＤ）が、ＣＭＰを用いて、複数のアクティブゲートトレンチ及び少なくとも１つのゲートランナートレンチの底部に沿って形成される。
さらに別の実施例において、ポリシリコン層が、複数のアクティブゲートトレンチ及びゲートランナートレンチを充填し且つ複数のアクティブゲートトレンチに隣接するメサ領域上に延在するように形成される。ポリシリコン層は、メサ領域上に延在する予め指定されたＣＭＰ停止層に達するまで研磨される。研磨されたポリシリコン層は複数のアクティブゲートトレンチ及び少なくとも１つのゲートランナートレンチ内に予め決められた深さまで凹まされ、複数のアクティブゲートトレンチの各々内に凹まされたゲート電極を形成し、ゲートランナートレンチ内に凹まされたゲートランナーを形成する。
本発明の別の実施例によれば、トレンチゲート電界効果トランジスタ（ＦＥＴ）が以下のように形成される。第１マスクを用いて、シリコン領域において第１の深さまで延在する複数のアクティブゲートトレンチ及び少なくとも１つのゲートランナートレンチは、（ｉ）少なくとも１つのゲートランナートレンチが複数のアクティブゲートトレンチの各々の幅より広い幅を有し、（ｉｉ）複数のアクティブゲートトレンチが少なくとも１つのゲートランナートレンチと隣接するように、画定されて同時に形成される。第１マスク及び少なくとも１つのゲートランナートレンチを防護する第２マスクを用いて、複数のアクティブゲートトレンチだけがシリコン領域内において第２の深さ及び最終的な深さまでさらに伸長される。
本発明のさらに別の実施例によれば、電界効果トランジスタは、シリコン領域に複数のアクティブゲートトレンチを含み、アクティブゲートトレンチは凹まされたゲート電極を含む。ＦＥＴはシリコン領域にゲートランナートレンチをさらに含み、ゲートランナートレンチは複数のアクティブゲートトレンチと隣接している。ゲートランナートレンチは凹まされたゲートランナーを含み、凹まされたゲートランナーは凹まされた電極と隣接し、電気的に接触する。ゲートランナートレンチは複数のアクティブゲートトレンチの各々の幅よりも広い幅を有している。
本発明のさらに別の実施例によれば、シールドゲート電界効果トランジスタが以下のように形成される。複数のアクティブゲートトレンチがシリコン領域に形成される。アクティブゲートトレンチの下方側壁及び底部はシールド誘電体を設けられている。ＣＭＰプロセスを用いて、アクティブゲートトレンチの底部は、ポリシリコンからなるシールド電極により充填される。インターポリ誘電体（interpoly dielectric）（ＩＰＤ）がアクティブゲートトレンチ内のシールド電極上に形成される。アクティブゲートトレンチの上方側壁はゲート誘電体を設けられる。ゲート電極がアクティブゲートトレンチの上部におけるＩＰＤ上に形成される。
本発明のさらに別の実施例によれば、シールドゲート電界効果トランジスタが以下のように形成される。複数のアクティブゲートトレンチがシリコン領域に形成される。アクティブゲートトレンチの下方側壁及び底部はシールド電極を設けられる。アクティブゲートトレンチの底部は、ポリシリコンからなるシールド電極により充填される。ＣＭＰを用いて、インターポリ誘電体（ＩＰＤ）がアクティブゲートトレンチ内のシールド電極上に形成される。アクティブゲートトレンチの上方側壁はゲート誘電体を設けられる。ゲート電極がアクティブゲートトレンチの上部内のＩＰＤ上に形成される。
本発明のさらに別の実施例によれば、シールド電界効果トランジスタが以下のように形成される。複数のアクティブゲートトレンチがシリコン領域に形成される。アクティブゲートトレンチの下方側壁及び底部はシールド誘電体を設けられる。アクティブゲートトレンチの底部はポリシリコンからなるシールド電極により充填される。インターポリ誘電体（ＩＰＤ）がアクティブゲートトレンチ内のシールド電極上に形成される。アクティブゲートトレンチの上方側壁及びアクティブゲートトレンチに隣接するメサ表面はゲート誘電体を設けられる。ＣＭＰプロセスを用いて、ゲート電極がアクティブゲートトレンチの上部内のＩＰＤ上に形成される。
本発明のさらに別の実施例によれば、トレンチゲート電界効果トランジスタ（ＦＥＴ）が以下のように形成される。複数のトレンチが第１導電型のシリコン領域に形成される。ゲート電極は、当該ゲート電極がシリコン領域から絶縁されるように各トレンチに形成される。頂部金属層がＣＭＰを用いて形成され、頂部金属層は、シリコン領域の部分と電気的に接触しているが、各ゲート電極から絶縁されている。
本発明のさらに別の実施例によれば、トレンチゲート電界効果トランジスタ（ＦＥＴ）が以下のように形成される。複数のトレンチが第１導電型のシリコン領域に形成される。ゲート電極が、各ゲート電極がシリコン領域から絶縁されるように各トレンチに形成される。互いから絶縁された複数の部分を有する第１金属層が形成される。複数の部分の少なくとも１部がシリコン領域と電気的に接触するが、各ゲート電極から絶縁される。ＣＭＰを用いて、互いから絶縁された複数の部分を有する第２金属が形成される。第２金属層は第１金属層上に延在し、第２金属層の１つ以上の複数の部分が、対応する第１金属の１つ以上の複数の部分に電気的に接触する。
本発明の性質及び利点のより良い理解は、以下の発明の詳細な説明及び添付図面から得られ得る。
本発明は、改良されたトレンチゲートパワーデバイス構造及び、当該改良されたトレンチゲートパワーデバイス構造を形成するのに使用されるプロセスに属する。ある実施例において、トレンチゲート垂直パワーＭＯＳＦＥＴの製造は、１回のマスキング／エッチングプロセスを用いて、アクティブ領域にアクティブゲートトレンチ及びランナートレンチを形成するステップを含んでいる。ゲートランナートレンチの幅は、アクティブゲートトレンチの幅よりも広い。１回のマスキング／エッチングプロセスは、基板表面に酸化物及び窒化物等のようなマスクを形成するステップを含んでいる。マスクは、トレンチのアレイ及び別の構造に対応する開口部を含んでいる。幾つかのトレンチは、パワーＭＯＳＦＥＴに付随するゲート構造を形成するのに使用されるアクティブゲートトレンチである。別のトレンチは、複数の隣接するゲート構造部又は別の構造部同士を電気的に接続する相互接続構造部を形成するのに使用されるゲートランナートレンチである。さらに別のトレンチは、アクティブ領域を囲み、高ブレークダウン電圧を維持する目的のためにアクティブ領域を正確に終端するように機能する終端トレンチである。
ある実施例において、ポリシリコン層が、ゲート構造部と相互接続構造部とが電気的に接続されるようにアクティブゲートトレンチとゲートランナートレンチとの間に同一の広がりで（coextensively）配置される。少なくとも１回の化学的機械式平坦化プロセス（ＣＭＰ）が、アクティブゲートトレンチ、トレンチ同士の間のメサ領域、及び相互接続構造部がほぼ平坦になるポイントまで基板表面を平坦にするのに使用される。ＣＭＰプロセスが終了した後、全てのトレンチ内のポリシリコンは望まれる深さまで凹まされる。誘電体層が、凹まされたポリシリコン及びメサ領域上に配置される。別のＣＭＰプロセスが、メサ領域から誘電体層を除去するのに使用され、各トレンチ内の凹まされたポリシリコン上に別個の誘電体層を形成する。その後、金属層が、基板の平坦な表面の頂部に堆積され、トレンチ同士の間のメサ表面同士を接続する。各アクティブゲートトレンチ内の誘電体層は金属層からゲートを絶縁する。あるプロセスステップにおいて、金属層は、メサ領域同士を接続する金属層の部分がゲート相互接続構造部同士を接続する金属層の別の部分から電気的に分離するようにマスキングされるか又はエッチングされる。
従来の平坦なゲートランナー構造ではなく、ゲートランナートレンチ構造を用いる場合、ゲートランナートレンチの内部のゲートランナーは、ゲートランナーをゲートパッドに接続するために電気的に接触されることを必要とする。よって、もしゲートランナートレンチの幅がアクティブゲートトレンチの幅と同じであるならば、ゲートランナートレンチ上にコンタクト開口部を形成することは、狭いトレンチ開口部上に小さな接触ホールを形成することに関係するフォトリソグラフィの限界を考慮すると非常に困難である。よって、アクティブゲートトレンチの幅よりもゲートランナートレンチの幅を広く形成することが望ましい。しかし、多数の比較的狭いアクティブゲートトレンチが形成されているシリコン領域に広いアクティブゲートトレンチを形成することは、ゲートランナートレンチをポリシリコンにより充填することに関連する問題を生ずる。従来のポリシリコン堆積技術は狭いゲートランナートレンチの適切な充填を生ずるが、当該従来のポリシリコン堆積技術は、広いゲートランナートレンチを有する場合のものではない。その代わり、ゲートランナートレンチにおいて、ポリシリコンはゲートランナートレンチの壁部に沿って形成される。この問題を取り扱うあるアプローチは、アクティブゲートトレンチを画定及び形成するのにあるマスクを使用し、ゲートランナートレンチを画定及び形成するのに別のマスクを使用することであり、広いゲートランナートレンチは、アクティブゲートトレンチよりも浅く形成され、充填を容易にする。しかし、２つのマスク技術は、アクティブゲートがゲートランナーと一体化する領域に沿ったミスアライメントの問題を被る。本発明では、１回のマスキング／エッチングプロセスが、アクティブゲートトレンチ及び広いゲートランナートレンチ（並びに任意の終端トレンチ）を同時に形成するのに使用される。その後、ＣＭＰプロセスがアクティブゲートトレンチ及び広いゲートランナートレンチがポリシリコンを充填されるように使用されてもよい。これは図１Ａ乃至図１Ｄにより明確に示されている。
図１Ａ乃至図１Ｄは、製造の４つの段階におけるトレンチゲートパワーデバイスの一部の拡大斜視図である。図１Ａ乃至図１Ｄは別個の半導体構造を示しているが、当該構造は、本発明の実施例を用いて形成され得る幾つかの構造の単に一例である。また、例示目的のために、本発明の実施例は、特定の層、基板材料等を有するトレンチゲート垂直パワーＭＯＳＦＥＴを形成するのに使用される特定の製造プロセスに関して通常説明されが、当業者は、本発明が多くの別の種類のトレンチゲートパワーデバイスを形成するのに使用され得ることを理解するであろう。例えば、トレンチゲート垂直パワーＭＯＳＦＥＴのボディ、高濃度のボディ接触領域を形成するイオン注入及び拡散のような技術を用いたドープ領域の形成は、多数の組み合わせのシーケンスで図１Ａ乃至図１Ｄに示した技術を組み合わされてもよく、組み合わせの幾つかが以下において説明される。トレンチ構造と接合構造とを組み合わせたトレンチゲート垂直パワーＭＯＳＦＥＴの幾つかの例が明らかに示されているが、本明細書において示した様々なプロセスシーケンスは、当業者にとって公知であるドーパント注入のステップのようなステップを省略している。本明細書において説明されているような全ての別の図によれば、図面に示した様々な要素及び素子の相対的な寸法及びサイズは、実際の寸法を表しておらず、例示を目的としているだけである。
図１Ａにおいては、マスク１０４を用いて、シリコン領域は、アクティブゲートトレンチ１１０Ａ、１１０Ｂ、及び１１０Ｃ、ゲートランナートレンチ１１２、並びに任意の終端トレンチ１１４を同時に形成するようにエッチングされる。１回の同種のマスキング／エッチングプロセスは、複数のマスキングステップが様々なトレンチを形成するのに使用されるときに存在するミスアライメントの問題を防止するので有利である。
ある実施例において、アクティブゲートトレンチ１１０Ａ、１１０Ｂ、及び１１０Ｃ、ゲートランナートレンチ１１２、並びに終端トレンチ１１４は、絶縁層（図示せず）を設けられている。アクティブゲートトレンチ１１０Ａ、１１０Ｂ、及び１１０Ｃは、ゲートランナートレンチ１１２にほぼ垂直に配置されるが、有利に使用され得るいかなる相対的な位置に配置されてもよい。図１Ｂにおいて、アクティブゲートトレンチ１１０Ａ、１１０Ｂ及び１１０Ｃ、ゲートランナートレンチ１１２、並びに終端トレンチ１１４を充填し且つメサ領域上に延在するポリシリコン層１２０が堆積される。図１Ｃは、ポリシリコン層１２０がＣＭＰ処理を用いてＣＭＰ停止層として機能するマスク層１０４と共にエッチングされた後の構造の平坦な表面を示している。図示したように、ＣＭＰプロセスの後、マスク層１０４の表面並びにアクティブゲートトレンチ１１０Ａ乃至１１０Ｃ、ゲートランナートレンチ１１２、及び終端トレンチ１１４におけるポリシリコンの表面は、ほぼ同一の平面となる。図１Ｄは、全てのトレンチにおけるポリシリコンが所定の深さめで凹まされた後の構造を示している。
少しの典型的なプロセスフローに関して以下においてより詳しく説明されるように、図１Ａ乃至図１Ｄにより示されたＣＭＰ技術は、厚い底部誘電体（ＴＢＤ）又はゲート電極上の誘電体キャップのようなトレンチ構造の他の層を形成するのに使用されてもよい。図１Ａ乃至図１ＤのＣＭＰ技術は、従来技術において存在する形態に対する「パイルアップ（pileup）」として公知なことを解消することにより光学的な性能を改善すること、被写体深度を最小化すること、ＣＤ均一性を改良することを含む多数の利点を有する。よって、複数のトレンチのアレイに亘って構造的な相違が最小化されたか構造的な相違が無い非常に平坦な構造が得られる。さらに、平坦な表面は、ＢＰＳＧリフローのようなバックエンドプロセスステップにおいて低い温度を使用可能にする。また。低いバックエンド温度はポリシリサイドの使用を可能にする。
前述したように、図１Ａ乃至図１Ｄは、ＭＯＳＦＥＴ又はＩＧＢＴのようなトレンチゲートパワーデバイスを形成するのに要求される限られた数のプロセスステップだけを示している。例えば、ＭＯＳＦＥＴの場合、従来のプロセス技術は、図１Ａ乃至図１Ｄにおいて示したプロセス技術と組み合わされ、当該技術分野において公知であるようなシリコン領域１０２内のボディ領域、当該ボディ領域内のソース領域及び高濃度ボディ領域、全てのトレンチ内のポリシリコンを周囲のシリコン領域１０２及び被覆金属層から絶縁する誘電体層、並びに上部ソース接触層及び底部ドレイン接触層を形成する。
本明細書において説明される様々な典型的なプロセスフローをより理解するために、本発明は、図２に示したようなタイプのトレンチゲート垂直パワーＭＯＳＦＥＴ２００に関して詳しく説明される。なお、様々なプロセスフローの全ての部分は、別のプロセスと組み合わされ、当業者にとって公知であるような別のタイプのパワーデバイスを形成してもよい。図２は、典型的なｎ型トレンチゲート垂直パワーＭＯＳＦＥＴ２００のある実施例の一部の拡大断面図を示している。エピタキシャル領域２０６がドレイン領域を形成する高濃度ドープｎ型基板２０２上に配置されている。ポリシリコンのような導電性材料から形成されるゲート電極１３０Ａ及び１３０Ｂ、並びにゲートランナー１３２がアクティブゲートトレンチ１１０Ａ、１１０Ｂ、及びゲートランナートレンチ１１２のそれぞれの内部に配置されている。ゲートランナートレンチは、アクティブゲートトレンチ１１０Ａ、１１０Ｂより広く形成され、電気的接触部が、ゲートランナートレンチ１１２の内部のゲートランナー１３２に形成されると有利である。ある実施例において、アクティブゲートトレンチの幅に対するゲートランナートレンチの幅の比は２乃至２０の範囲である。
アクティブゲートトレンチ１１０Ａ及び１１０Ｂは、ｐ型ボディ領域を経て延在し、エピタキシャル層２０６のドリフト領域において終端する。アクティブゲートトレンチ１１０Ａ及び１１０Ｂ、並びにゲートランナートレンチは、本明細書において説明される同一のマスキング／エッチングプロセスを用いて形成されるので、ゲートランナートレンチ１１２の深さは、アクティブゲートトレンチ１１０Ａ及び１１０Ｂの深さとほぼ同じ深さまで伸長する。しかしながら、アクティブゲートトレンチ１１０Ａ、１１０Ｂ及びゲートランナートレンチ１１２は単一マスクを用いて同時に形成されるが、ゲートランナートレンチが、アクティブゲートトレンチのための開口部のサイズ及びゲートランナートレンチのための開口部のサイズ、どのくらい密集してアクティブゲートトレンチが形成されるか、及び様々な製造プロセスにおいて使用されるエッチングレシピにおける一般的な違いのような要因に応じて、アクティブゲートトレンチよりもわずかに深く又は浅く延在することは当業者により理解される。
アクティブゲートトレンチ１１０Ａ及び１１０Ｂ、並びにゲートランナートレンチ１１２は、様々な絶縁層を設けられ、周囲のシリコン領域からゲート電極１３０Ａ及び１３０Ｂ、並びにゲートランナー１３２を電気的に絶縁する。ｎ型ソース領域が、通常のドーピングにより、トレンチ１１０Ａ及び１１０Ｂに隣接するｐ型ボディ領域の内部に形成される。ソース領域は、凹まされたメサ領域へのｎ型ドーパントの角度を付けられた２経路注入（two-pass angled implant）を用いて形成され得る。ｎ型ソース領域２１２及びｐ型ボディ領域は、各アクティブゲートトレンチ１１０Ａ、１１０Ｂの側壁に沿って垂直に配置された電流導電チャネルを画定する。高濃度ボディ領域２１３が隣接するソース領域２１２同士の間のボディ領域２０４に形成される。
全てのソース領域２１２及びボディ領域２０４を電気的に接続するために、金属層２２０が構造の表面上に形成される。誘電体層２２４は、金属層２２０からゲート金属１３０Ａ及び１３０Ｂを絶縁する。別の金属層２２２がゲートランナー１３２に電気的に接触するのに使用される。アクティブゲートトレンチ１１０Ａ及び１１０Ｂに平行に示されているが、ゲートランナートレンチ１１２は、図１Ａ乃至図１Ｄに示したように、アクティブゲートトレンチ１１０Ａ及び１１０Ｂに垂直方向にほぼ延在している。しかし、当業者には、アクティブゲートトレンチ１１０Ａ及び１１０Ｂ並びにゲートランナートレンチ１１２は、有利に使用され得るように互いに対していかなる位置に位置決めされてもよいことは明白であろう。
図２の構造が何度も繰り返され、１つ又は複数のゲートランナー１３２により相互接続されたゲート電極１３０Ａ、１３０Ｂを有するトレンチゲート垂直パワーＭＯＳＦＥＴ２００のアレイを形成する。次に、本発明の技術を使用して改良されたトレンチゲート構造を形成する多数のプロセスシーケンスが説明される。
図３Ａ乃至図３Ｊは、ゲートランナートレンチ１１２を有する平坦化されたトレンチゲート垂直電界効果トランジスタを形成する典型的な製造プロセスを示している拡大断面図である。図３Ａにおいて、マスク３０２及び従来のシリコンエッチング技術を用いて、アクティブゲートトレンチ１１０Ａ及び１００Ｂ、並びにゲートランナートレンチ１１２がシリコン領域１０２内にエッチングされる。マスクは、酸化物、窒化物、フォトレジスト、又はこれらの組み合わせのようなシリコンエッチングに対して選択可能なマスクであってもよい。図３Ｂにおいて、誘電体層１０６（例えば、１５０Åから６００Åの範囲の厚みを有する酸化物層からなる）が、ＳＡＣＶＤのような従来の技術を用いて、アクティブゲートトレンチ１１０Ａ、１１０Ｂを充填し且つゲートランナートレンチ１１２内及びメサ領域上に延在するように堆積される。
図３Ｃにおいて、ＣＭＰ停止層として機能するシリコンを有するＣＭＰプロセスを用いて、誘電体層１０６はＣＭＰ停止層として機能するシリコン１０２と共に研磨される。よって、誘電体１０６は全てのメサ表面から除去される一方で、アクティブゲートトレンチ１１０Ａ及び１１０Ｂは誘電体１０６を充填されたままである。マイクロローディング構造が、ＣＭＰプロセスの間、ゲートランナートレンチ１１２内の誘電体層が除去される範囲を最小化するのに使用されてもよい。これは、図８を参照しつつ以下においてさらに詳しく説明される。図３Ｄにおいて、ゲートランナートレンチ１１２内の誘電体１０６を保護するマスク３１３を用いて、従来の誘電体エッチングが実行され、アクティブ１１０Ａ、１１０Ｂ内の誘電体１０６を所定の深さにまで凹ませ、アクティブゲートトレンチ１１０Ａ、１１０Ｂの底部に沿って、厚い底部誘電体（ＴＢＤ）３０６Ａ及び３０６Ｂをそれぞれ形成する。
図３Ｅにおいて、マスク３１３が除去された後、ゲート誘電体層３１０（例えば、酸化物からなる）が、例えばシリコンの酸化により、全ての露出したシリコン表面に沿って形成される。その後、アクティブゲートトレンチ１１０Ａ、１１０Ｂ、及びゲートランナートレンチ１１２を充填し且つメサ領域上に延在するポリシリコン層１２０が任意のインサイチュドーピング（in-situ doping）により形成される。図３Ｅは、ポリシリコン１２０により完全に充填されたゲートランナートレンチ１１２を示しているが、本発明は、このようなことだけに限定されない。ゲートランナートレンチの目標とする幅及び堆積されるポリシリコン１２０の目標とする厚みに応じて、ゲートランナートレンチは、ポリシリコンにより完全に充填されてもよく、又は完全に充填されなくともよい。しかし、堆積されるポリシリコンの目標とする厚みがゲートランナートレンチ開口部の深さ以上であるならば、ポリシリコン１２０は、トレンチ１１２の幅に関係なく、トレンチ１１２を完全に充填するであろう。
図３Ｆにおいて、ＣＭＰプロセスを用いて、ポリシリコン層１２０が、停止層として機能するゲート誘電体３１０と共に研磨される。アクティブゲートトレンチ１１０Ａ及び１１０Ｂ、並びにゲートランナートレンチ１１２はポリシリコンにより充填されたままであり、一方、メサ領域上のポリシリコンは除去されている。図３Ｇにおいて全てのトレンチ内のポリシリコンは予め決められた深さだけ凹まされ、アクティブゲートトレンチ１１０Ａ、１１０Ｂ内にゲート電極１３０Ａ、１３０Ｂを形成し、ゲートランナートレンチ１１２内にゲートランナー１３２を形成する。このエッチングプロセスにおいて、ポリシリコンは後のプロセス段階において形成されるソース領域の目標となる接合深さ未満の深さまで凹まされ、ソース領域は垂直な次元に沿ってゲート電極１３０Ａ、１３０Ｂと重なる。
[0046]図３Ｈにおいて、誘電体すなわち、ＴＥＯＳ（テトラエチルオルソシリケート（tetraethylorthosilicate））、ＰＳＧ（リンシリケートガラス（phosphosilicate glass））、ＢＰＳＧ（ホウ素リンシリケートガラス（borophosphosilicate glass））、又はＳＯＧ（スピンオンガラス（spin-on-glass））のようなガラス２２４の層が、アクティブゲートトレンチ１１０Ａ及び１１０Ｂ並びにゲートランナートレンチ１１２を充填し且つメサ領域上に延在するように形成される。図３Ｉにおいて、ＣＭＰプロセスがＣＭＰ停止層として機能するシリコン１０２と共に誘電体層２２４を研磨するのに使用される。アクティブゲートトレンチ１１０Ａ及び１１０Ｂ、並びにゲートランナートレンチ１１２の上部は誘電体２２４により充填されたままであり、一方、誘電体２２４の上部及びメサ表面上に延在するゲート誘電体３１０は除去される。この段階におけるＣＭＰの使用は、非常に平坦な表面が金属層に適用されるので有利である。
図３Ｊにおいて、従来の接触マスキング／エッチングプロセスが、ゲートランナートレンチ内の誘電体２２４及び必要に応じて別の領域にコンタクト開口部を形成するのに使用され、その後金属層２２０及び２２２を形成するのに従来の金属堆積及びパターンニングが使用される。金属層２２０はメサ表面領域同士を接続し、金属層２２２は誘電体層２２４において前もって形成されたコンタクト開口部を経てゲートランナー１３２に接触する。
図３Ａ乃至図３Ｊにより示されたプロセスシーケンス、又はこれらの一部は、別のプロセスステップと共に使用され、ＭＯＳＦＥＴ及びＩＧＢＴを含む様々なトレンチゲートパワーデバイス、並びに上記において参照された米国特許出願第１１／０２６，２７６号において説明された多くの別のトレンチゲートデバイスを形成してもよい。一例として、以下のプロセスステップは、図３Ａ乃至図３Ｊに示したプロセスシーケンスの様々な段階において組み合わされ、ｎチャネルＭＯＳＦＥＴを形成してもよい。この例においては、シリコン領域１０２は、図２Ａに示した基板と同様の高濃度ドープｎ型基板上に形成されたｎ型エピタキシャル層である。ｐ型ボディ領域は、例えば、図３Ａに対応するステップの前にエピタキシャル層へのｐ型ドーパントの注入により形成される。高濃度ドープｎ型ソース領域が、Ｇ図３Ｇに対応するステップの直後に、上方トレンチ側壁部に沿って露出したシリコン領域にｎ型ドーパントを角度付けられた２経路注入（two-pass angled implant）を行うことにより形成される。高濃度ボディ領域は、図３Ｉに対応するステップの直後に、まず露出したシリコン表面を凹ませ、凹んだシリコン領域にｐ型ドーパントを注入することにより形成される。シリコンを凹ますことは、凹まされたシリコンが先細になったエッジを有し、前もって形成されたソース領域をそのまま残すように行われる。この方法は、アクティブゲートトレンチに対して自己整合されたソース領域及び高濃度のボディ領域の構造を有利に生ずる。
図４Ａ乃至図４Ｊは、ゲートランナートレンチを有する平坦化されたトレンチゲート電界効果トランジスタを形成する別の典型的な製造プロセスを示している拡大断面図である。図４Ａにおいて、マスク４０２（例えば、酸化物からなる）及び従来のシリコンエッチング技術を用いて、アクティブゲートトレンチ１１０Ａ及び１１０Ｂ、並びにゲートランナートレンチ１１２がシリコン領域１０２内にエッチングされる。薄いシリコン層４０４（例えば、エピタキシャル層）が、アクティブゲートトレンチ１１０Ａ及び１１０Ｂ、並びにゲートランナートレンチ１１２の側壁及び底部を被覆し且つマスク４０２上に延在するように形成される。
図４Ｂにおいて、アクティブゲートトレンチ１１０Ａ及び１１０Ｂを充填し且つゲートランナートレンチ内及びメサ領域上に延在する約１５００Å乃至約６０００Åの誘電体層４０６（例えば酸化物からなる）が形成される。図４Ｃにおいて、ＣＭＰプロセスが、ＣＭＰ停止層として機能するシリコン層４０４と共に誘電体層４０６を研磨するのに使用される。よって、誘電体層４０６はアクティブゲートトレンチ１１０Ａ、１１０Ｂ及びゲートランナートレンチ１１２内に残ったままであるが、メサ領域上から除去される。前述の実施例のように、マイクロローディング構造が、ゲートランナートレンチ１１２内部の誘電体層４０６のエッチングを最小化するのに使用されてもよい。ＣＭＰ停止層として使用されるシリコン層４０４が、ＣＭＰ停止層として後に使用されるマスク４０２を防護すると有利である。
図４Ｄにおいて、ゲートランナートレンチ１１２内の誘電体４０６を防護するマスク４１３を用いて、従来の誘電体エッチングが、アクティブゲートトレンチ内の誘電体層４０６を予め決められた深さまで凹ますために行われ、アクティブゲートトレンチの底部に沿ってＴＢＤ４０６Ａ及び４０６Ｂを形成する。図４Ｅにおいて、マスク４１３が除去された後、ゲート誘電体層４０８がアクティブゲートトレンチの側壁に沿って且つメサ表面上に形成される（例えば、シリコンの酸化により形成される）。ゲート誘電体層４０８及びマスク４０２は、メサ表面上に厚い誘電体層４０３を形成するように結合する。シリコン層４０４の厚み及びゲート誘電体４０８を形成するのに使用されるプロセスに応じて、シリコン層４０４はゲート誘電体４０８により完全に消費されなくてもよい。この場合、シリコン層４０４の部分がメサ領域上に残らないことを確実にするためにシリコンエッチングが必要である。
その後、全てのトレンチを充填し且つメサ領域上に延在するポリシリコン層４１０が形成される。ポリシリコン層４１０は、リンをインサイチュドーピング（in-situ doped）されてもよい。図４Ｅは、ポリシリコン４１０により完全に充填されたゲートランナートレンチ１１２を示しているが、本発明はこれだけに限定されない。ゲートランナートレンチの目標となる幅及び堆積されるポリシリコン１２０の目標となる厚みに応じて、ゲートランナートレンチ１１２はポリシリコンを完全に充填されてもよく、完全に充填されなくてもよい。
図４Ｆにおいて、ＣＭＰプロセスを用いて、ポリシリコン層４１０はＣＭＰ停止層として機能するゲート誘電体４０３と共に研磨される。アクティブゲートトレンチ１１０Ａ及び１１０Ｂ並びにゲートランナートレンチ１１２はポリシリコンにより充填されたままであるが、メサ表面上のポリシリコンは除去されている。図４Ｇにおいて、全てのトレンチ内のポリシリコンは所定の深さまで凹まされ、アクティブゲートトレンチ１１０Ａ、１１０Ｂ内にゲート電極１３０Ａ、１３０Ｂを形成し、ゲートランナートレンチ１１２内にゲートランナー１３２を形成する。
図４Ｈにおいて、シリコン窒化物層（Ｓｉ３Ｎ４）４１４が、メサ表面上、ゲート電極１３０Ａ及び１３０Ｂ上、ゲートランナー１３２上、並びにトレンチの側壁に沿って延在するように形成される。シリコン窒化物層４１４は、化学気相堆積（ＣＶＤ）を用いて、約２２０Åから約１０００Åまでの厚みに堆積されてもよい。ＴＥＯＳ（テトラエチルオルソシリケート）、ＰＳＧ（リンシリケートガラス）、ＢＰＳＧ（ホウ素リンシリケートガラス）、又はＳＯＧ（スピンオンガラス）のような誘電体層つまりガラス４１８が、アクティブゲートトレンチ１１０Ａ及び１１０Ｂ、並びにゲートランナートレンチ１１２を充填し且つメサ表面上に延在するように形成される。図４Ｉにおいて、ＣＭＰプロセスが、ＣＭＰ停止層として機能するシリコン窒化物層４１４と共に誘電体層４１８を研磨するように行われる。ＣＭＰプロセスの後、誘電体部４１８Ａ、４１８Ｂ、及び４１８Ｃは各トレンチ内に残っているが、メサ領域上に延在する誘電体層４１８の部分は除去される。
図４Ｊにおいて、接触マスクが、誘電体層４１８Ｃを経る開口部を形成し、アクティブゲートトレンチ１１０Ａ、１１０Ｂに隣接するメサ上及びアクティブゲートトレンチ内の誘電体４１８Ａ、４１８Ｂの上部上のシリコン窒化物４１４及び誘電体４０３を除去するのに使用される。その後、金属接触層が、メサ表面同士を電気的に接続する接触層２２０及びゲートランナー１３２に電気的に接触する別の接触層２２２を形成するように堆積されてパターン化される。
図５Ａ乃至図５Ｊは、ゲートランナートレンチ１１２を含む平坦化されたトレンチゲートパワートランジスタを形成する別の典型的な製造プロセスを示している拡大断面図である。図３Ａ及び図４Ａと同様に、マスク５０１を用いて、従来のシリコンエッチングが、シリコン領域１０２にアクティブゲートトレンチ１１０Ａ及び１１０Ｂ、並びにゲートランナートレンチ１１２を形成するのに行われる。マスク５０１は、シリコン窒化物５０２及び酸化物５０４の２層であり、シリコン窒化物５０２が上層である。
図５Ｂにおいて、アクティブゲートトレンチ１１０Ａ及び１１０Ｂを充填し、ゲートランナートレンチに１１２内及びメサ領域上に延在する約１５００Åから約６０００Åの誘電体層５０６（例えば、酸化物からなる）が形成される。図５Ｃにおいて、ＣＭＰプロセスがＣＭＰ停止層として機能するマスク５０１の窒化物層５０２と共に誘電体層４０６を研磨するのに使用される。よって、誘電体層５０６は、アクティブゲートトレンチ１１０Ａ、１１０Ｂ及びゲートランナートレンチ１１２内に残ったままであるが、メサ領域上から除去されている。前述の実施例のように、マイクロローディング（microloading）構造が、ゲートランナートレンチ１１２内部の誘電体層５０６のエッチングを最小化するのに使用されてもよい。
図５Ｄにおいて、ゲートランナートレンチ１１２内の誘電体５０６を防護するマスク５１３を用いて、従来の誘電体エッチングが、アクティブゲートトレンチ１１０Ａ及び１１０Ｂ内の誘電体層５０６を予め決められた深さまで凹ますのに行われ、アクティブゲートトレンチの底部に沿ったＴＢＤ５０６Ａ及び５０６Ｂを形成する。図５Ｅにおいて、マスク５１３が除去された後、ゲート誘電体層５０８が、アクティブゲートトレンチの側壁に沿って形成される（例えば、シリコンの酸化によって形成される）。その後、全てのトレンチを充填し且つメサ領域上に延在するポリシリコン層５１０が形成される。図５Ｅは、ポリシリコン５１０により完全に充填されたゲートランナートレンチを示しているが、本発明はこれだけに限定されない。ゲートランナートレンチの目標となる幅及び堆積されるポリシリコン５１０の目標となる厚みに応じて、ゲートランナートレンチ１１２は、ポリシリコンにより完全に充填されてもよく、又は完全に充填されなくてもよい。
図５Ｆにおいて、ＣＭＰプロセスを用いて、ポリシリコン層５１０が、ＣＭＰ停止層として機能する窒化物層５０２と共に研磨される。アクティブゲートトレンチ１１０Ａ及び１１０Ｂ、並びにゲートランナートレンチ１１２はポリシリコンにより充填されたままであり、一方、メサ領域上のポリシリコンは除去されている。図５Ｇにおいて、全てのトレンチ内のポリシリコンは予め決められた深さまで凹まされ、アクティブゲートトレンチ１１０Ａ、１１０Ｂ内にゲート電極１３０Ａ、１３０Ｂを形成し、ゲートランナートレンチ１１２内にゲートランナー１３２を形成する。
図５Ｈにおいて、ＴＥＯＳ（テトラエチルオルソシリケート）、ＰＳＧ（リンシリケートガラス）、ＢＰＳＧ（ホウ素リンシリケートガラス）、又はＳＯＧ（スピンオンガラス）のような誘電体層すなわちガラス５１８が、アクティブゲートトレンチ１１０Ａ及び１１０Ｂ並びにゲートランナートレンチ１１２を充填し且つメサ表面上に延在するように形成される。図５Ｉにおいて、ＣＭＰプロセスが、ＣＭＰ停止層として機能する窒化物層５０２と共に誘電体層５１８を研磨するために行われる。ＣＭＰプロセスの後、誘電体部５１８Ａ、５１８Ｂ、及び５１８Ｃは、各トレンチ内に残ったままであり、一方、メサ領域上に延在する誘電体層５１８の部分は除去される。
図５Ｊにおいて、接触マスクが、誘電体層５１８Ｃを経る開口部を形成し、アクティブゲートトレンチ１１０Ａ、１１０Ｂに隣接するメサ上の窒化物層５０２、誘電体層５０４及びアクティブゲートトレンチ内の誘電体５１８Ａ、５１８Ｂの上部を除去するのに使用される。その後、金属接触層が、メサ表面同士を電気的に接続する接触層２２０とゲートランナー１３２に電気的に接触する別の接触層２２２とを形成するために堆積されてパターン化される。
図３Ａ乃至図３Ｊにより示されたプロセスシーケンスと同様に、図４Ａ乃至図４Ｊ及び図５Ａ乃至図５Ｊ又はこれらの一部により示された２つのプロセスシーケンスが別のプロセスと組み合わされて、様々なトレンチゲートパワーデバイスを形成してもよい。図３Ａ乃至図３Ｊの実施例に関連して上述したボディ領域、ソース領域、及び高濃度ボディ領域を形成する典型的なプロセスステップが、図４Ａ乃至図４Ｊ及び図５Ａ乃至図５Ｊのプロセスの実施例と同様に組み合わされて、ＭＯＳＦＥＴを形成してもよい。
図３Ａ乃至図３Ｊ、図４Ａ乃至図４Ｊ、及び図５Ａ乃至図５Ｊのプロセスシーケンスは、プロセスの３つの段階においてＣＭＰを使用するが、本発明は、これらだけに限定されない。以下は、図３Ａ乃至図３Ｊ、図４Ａ乃至図４Ｊ、及び図５Ａ乃至図５Ｊの実施例の少しの典型的な変形例である。ある変形例において、ＣＭＰでない従来のプロセス技術が、厚い底部誘電体（ＴＢＤ）３０６Ａ、３０６Ｂ、４０６Ａ、４０６Ｂ、５０６Ａ、及び５０６Ｂを形成するのに使用される。別の変形例において、ＣＭＰでない従来のプロセス技術が、ゲート電極１３０Ａ、１３０Ｂ、及び１３２を形成するのに使用される。さらに別の変形例において、ＣＭＰでない従来のプロセス技術が誘電体部２２４、４１８Ａ、４１８Ｂ、４１８Ｃ、５１８Ａ、５１８Ｂ、及び５１８Ｃを形成するのに使用される。
図６Ａ乃至図６Ｊは、本発明の実施例によるシールドゲートパワーデバイスのための製造プロセスを示している拡大断面図である。図６Ａは、一回のマスク／エッチングプロセスを用いて、シリコン領域１０２内にエッチングされたアクティブゲートトレンチ１１０Ａ及び１１０Ｂ並びにシールドランナートレンチ１１０Ｘを有するシリコン領域１０２を示している。ある実施例において、ゲートランナートレンチが同時に形成される。シールド誘電体層６０６が、アクティブゲートトレンチ１１０Ａ及び１１０Ｂ内、シールドランナートレンチ１１０Ｘ内、並びにメサ領域上に形成される。シールド誘電体６０６の厚みは、後に形成されるゲート誘電体（すなわち図６Ｈにおける層６１７）の厚みよりも通常厚く、ある実施例においては、デバイスの定格電圧に依存して、約５００Åから約５０００Åの範囲である。通常、高い定格電圧の場合、低い定格電圧の場合よりもより厚い誘電体が使用される。また、厚いシールド電極６０６はゲート−ソースキャパシタンスを低減するように機能する。図６Ａにおいて、アクティブゲートトレンチ１１０Ａ、１１０Ｂは、例示目的のためだけに、シールドランナートレンチ１１０Ｘに平行であるように示されている。実際のデバイスにおいては、シールドランナートレンチ１１０Ｘは、図１Ａにおいて、トレンチ１１２がアクティブゲートトレンチ１１０Ａ、１１０Ｂ、１１０Ｃに垂直に延在するのと同じように、アクティブゲートトレンチ１１０Ａ、１１０Ｂに垂直に延在する。
図６Ａにおいて、シールドランナートレンチ１１０Ｘは、アクティブゲートトレンチ１１０Ａ、１１０Ｂと同じ幅を有しているように示されているが、ある実施例においては、シールドランナートレンチ１００Ｘの幅はアクティブゲートトレンチの幅よりも広い。これは、シールドランナー電極に電気的に接触するソース金属のためのコンタクト開口部が形成される後のステップにおけるフォトリソグラフィの限界を有利に解消する。シールドランナートレンチ１００Ｘの幅は、アクティブゲートトレンチ１１０Ａ、１１０Ｂの幅よりも２０％乃至２００％広くてもよい。同様に、ゲートランナートレンチを有する実施例において、ゲートランナートレンチは、アクティブゲートトレンチよりも幅を広く形成され、ゲート金属がゲートランナートレンチの内部のポリシリコンゲートランナーに接触するためのコンタクト開口部を形成することに関するフォトリソグラフィの限界を解消する。
図６Ｂにおいて、アクティブゲートトレンチ１１０Ａ及び１１０Ｂ、シールドランナートレンチ１１０Ｘを充填し、トレンチ同士の間のメサ領域上に延在するポリシリコン層６０８が形成される。ポリシリコン層６０８は、アクティブゲートトレンチ１１０Ａ及び１１０Ｂ並びにシールドランナートレンチ１１０Ｘが次に行われるポリシリコンＣＭＰプロセスの時間を過度に増大させずに充填されるのを確実にするのに十分な厚さに通常形成される。図６Ｃにおいて、ポリシリコン層６０８はＣＭＰ停止層として機能する誘電体層６０６と共に研磨される。このプロセス段階におけるＣＭＰの使用は、基板１０２の表面からポリシリコンを除去し、従来のエッチングプロセスの後も残ったままであり得るポリシリコンフィルムの破片（pieces）である“ストリンガー（stringer）”の形成を防止するのに有利である。
図６Ｃにおいて、３つのトレンチ内に残っているポリシリコンはわずかに凹まされて示されている。これは、もしシールドランナートレンチが凹まされていないならば、シールドランナートレンチ１１０Ｘに与えられる局所的な圧力を解消する。ある実施例において、凹部は、意図的な凹みのための（intentional dish）ＣＭＰ（すなわち、ＣＭＰプロセスが、誘電体６０６が露出した後も短い時間の間続けられる）を行うことにより形成される。別の実施例において、ＣＭＰは誘電体６０６が露出したとき停止され、その後、別の時間でポリシリコンのエッチングがなされ、望まれる凹部の深さが得られる。凹部の深さは、シールド誘電体６０６の厚みにほぼ等しいか又はわずかに厚くてもよい。
図６Ｄにおいて、ポリシリコンエッチングがアクティブゲートトレンチ１１０Ａ、１１０Ｂ内のポリシリコンを所定の深さまで凹ますために行われている間、マスク６１１が、シールドランナー電極６１０を防護するために使用される。よって、シールド電極６０８Ａ及び６０８Ｂがアクティブトレンチの下部に形成される。有利には、誘電体層６０６はポリシリコン層６０８よりもより遅い速度でエッチングされ、シールド電極６０８Ａ及び６０８Ｂの制御された形成を可能にする。シールド電極６０８Ａ及び６０８Ｂの制御された形成は、シールド電極６０８Ａ及び６０８Ｂに関する電気的な特性を制御する。例えば、シールド電極６０８Ａ及び６０８Ｂは、ゲート電極１３０Ａ及び１３０Ｂ（図６Ｊ）とドレイン領域との間のキャパシタンスを低減する厚さに形成されてもよい。
図６Ｅにおいて、アクティブゲートトレンチ１１０Ａ、１１０Ｂを充填し且つメサ領域及びシールドゲートトレンチ１１０Ｘ上に延在する誘電体層６１２が形成される。図６Ｆにおいて、ＣＭＰプロセスが、メサ領域上から誘電体層６１２を除去するのに使用されるが、アクティブゲートトレンチは誘電体材料６１２Ａ、６１２Ｂにより充填されたままであり、シールドランナートレンチ１１０Ｘは誘電体層材料６１２Ｘにより充填されたままである。ある実施例において、誘電体層６１２は堆積された酸化物であり、誘電体層６０６はＣＭＰプロセスの停止層として機能する熱酸化物である。あるいは、シリコン１０２が停止層として使用されてもよい。
図６Ｇにおいて、マスク層６１４はシールドランナートレンチ１１０Ｘ及び当該シールドランナートレンチ１１０Ｘに隣接するメサ表面を防護するが、露出した誘電体の全てはエッチバックされて、インターポリシリコン誘電体層（ＩＰＤ）６１２Ａ及び６１２Ｂを形成する。ＩＰＤ層６１２Ａ及び６１２Ｂは、シールド電極６０８Ａ、６０８Ｂを後の段階において当該シールド電極６０８Ａ、６０８Ｂ上に形成されるゲート電極１３０Ａ、１３０Ｂから絶縁するように機能する。エッチングプロセスは、アクティブゲートトレンチ１１０Ａ及び１１０Ｂの上方側壁、並びに隣接する露出したメサ表面から誘電体層６０６を除去する。マスク６１４がシールドランナートレンチとアクティブゲートトレンチ１１０Ｂとの間のメサ表面を覆う範囲は注意深く考えられなければならない。第１に、被覆部は、適切なソース接触部がシリコン１０２に後に形成され得る（図６Ｊにおける参照符号６１１を見られたい）のに十分なメサ表面を準備しなければならない。第２に、マスク６１４は、誘電体層６１２の十分な厚みの部分が、アクティブゲートトレンチがシールドランナートレンチと交差するシールドランナー電極の垂直壁に沿って残っているようにメサ領域を十分に覆う必要がある。誘電体層６１２のこの垂直に延在する部分は、交差領域において、シールドランナー電極６１０をゲート電極１３０Ａ、１３０Ｂから絶縁するのに役立つ。
ＩＰＤ層６１２Ａ及び６１２Ｂを製造するのに使用される品質、厚み、及び方法は、ドレイン・ゲート電荷量（Ｑｇｄ）ドレインとソースとの間の抵抗（Ｒｄｓｏｎ）、及びゲート・ソース電流（Ｉｇｓｓ）等のような値に関するシールドゲートパワーデバイスの電気的特性に影響を与える。上述した米国特許出願第１１／０２６，２７６号においては、これら及び別の要因が、本明細書において説明されるＩＰＤ層及び被覆ゲート電極を形成する様々なＣＭＰでない方法において考慮されている。１つ以上のこれら方法が、図６Ａ乃至図６Ｊの実施例と組み合わさると有利であり、優れた特性を有するＩＰＤ層を形成する。
図６Ｈにおいて、マスク６１４が除去される前に、ゲート誘電体層６１７が、従来の技術を用いて、アクティブゲートトレンチ１１０Ａ及び１１０Ｂの露出した側壁に沿って並びに隣接するメサ表面上に形成される。その後、ポリシリコン層６１６がアクティブゲートトレンチ１１０Ａ及び１１０Ｂ内、並びにシールドランナートレンチ１１０Ｘの頂部及びメサ領域上に形成される。図６Ｉにおいて、ＣＭＰプロセスが停止層として機能する誘電体層６０６と共に行われ、その後、メサ表面からポリシリコンを除去するポリシリコンのわずかなオーバーエッチングが行われて、アクティブゲートトレンチ内にゲート電極１３０Ａ及び１３０Ｂを形成する。あるいは、シリコン１０２が停止層として使用されてもよい。別の実施例において、プロセスコストを低減するために、ポリシリコン層６１６は、従来のエッチング技術を用いてエッチバックされ、ＣＭＰステップを省いてもよい。
図６Ｊにおいて、従来のフォトリソグラフィ及びエッチング技術を用いて、絶縁キャップ６１８Ａ及び６１８Ｂがアクティブゲートトレンチ１１０Ａ及び１１０Ｂ上に形成され、絶縁層６１８Ｃがシールドランナートレンチ１１０Ｘ上及び当該シールドランナートレンチ１１０Ｘの隣接するメサ表面上に形成される。絶縁層６１８Ａ、６１８Ｂ、６１８Ｃは１つ以上のＴＥＯＳ、ＰＳＧ、ＢＰＳＧ、及びＳＯＧ等を含んでいてもよい。その後、金属接触層６２０が露出したメサ表面に電気的に接触するために形成される。絶縁層６１８Ａ、６１８Ｂ、６１８Ｃは、金属接触層６２０をゲート電極１３０Ａ及び１３０Ｂから絶縁する。ある実施例において、シールドランナー電極６１０は、終端構造の一部を形成し、ボディ領域、ソース領域、及び高濃度ボディ領域がメサ領域に形成され、シールドランナー電極６１０は、第３の次元に沿った金属層６２０によりソース及びボディ領域に電気的に接続される。代替実施例において、シールドランナー電極６１０はいかなる端子に接続されず、浮遊していてもよい。図６ＪＪに示したさらに別の実施例において、誘電体キャップ６１８Ａ、６１８Ｂ及び誘電体６１８Ｃを形成するステップに関するフォトリソグラフィ及びエッチングステップは、誘電体６１２Ｘの一部が除去され、図示したようにシールドランナー電極６１０の表面領域を露出させるように行われる。これは、シールドランナー電極６１０が金属層６２０に直接結合されることを可能にする。また、シールドランナートレンチ１１０Ｘの上部右角に沿って誘電体６１２Ｘの一部を残すことは、当該領域においてソースドレイン漏電を防止することを助ける。図６ＪＪの実施例において、より広いランナートレンチ１１０Ｘは、適切な接続が金属層６２０とシールドランナー電極６１０との間に形成されることを確実にする。
ゲートランナートレンチもデバイスに含まれている実施例において、ゲートランナートレンチ及び当該ゲートランナートレンチの内部層の構造はアクティブゲートトレンチにおける構造と同一である。つまり、ゲートランナートレンチは、６０６に類似するシールド誘電体、６０８Ａ、６０８Ｂに類似するシールド電極、６１２Ａ、６１２Ｂに類似するＩＰＤ層、６１７に類似するゲート誘電体層、及び１３０Ａ、１３０Ｂに類似するゲート電極を含んでいる。図６Ｊのプロセス及びマスキングステップと同一のステップを用いて、コンタクト開口部がゲートランナートレンチ内のゲート電極上に形成され、金属層（金属６２０から絶縁されている）がゲートランナートレンチ内のゲート電極に電気的に接触するのに使用され得る。よって、ゲートランナートレンチを包含することは、図６Ａ乃至図６Ｊにより示されたステップ以外のいかなる追加のステップを必要としない。
ある実施例において、デバイスは、シールドランナートレンチがダイの一方のサイドに沿って延在し、ゲートランナートレンチがダイの他方のサイドに沿って延在し、アクティブゲートトレンチがこれらの間に延在するようなモジュール形態で設計される。このレイアウト構造においては、シールドランナートレンチ及びゲートランナートレンチは互いに平行に延在し、アクティブゲートゲートトレンチに対して垂直には延在している。シールドランナートレンチがダイの左側に沿って延在し且つゲートランナートレンチがダイの右側に沿って延在していると仮定すると、アクティブゲートトレンチにおけるシールド電極は左側から右側に延在し、ダイの右側に沿ったシールドランナー電極６１０を電気的に接触する。一方、アクティブゲートトレンチ内のゲート電極は右側から左側に延在し、ダイの左側に沿ったゲートランナートレンチにおけるゲート電極を電気的に接触する。
図６Ａ乃至図６Ｊ、図６ＪＪにより示されたプロセスシーケンスは、上記において参照された米国特許出願第１１／０２６，２７６号において説明される多くのトレンチゲート構造を含む様々なトレンチゲートパワーデバイスを形成する際に使用されてもよい。ある実施例において、図３Ａ乃至図３Ｊの実施例に関連して上記されたボディ領域、ソース領域、高濃度ボディ領域を形成する典型的なプロセスステップは、図６Ａ乃至図６Ｊ、図６ＪＪのプロセスの実施例及び当該プロセスの変形例と同様に組み合わされ、シールドゲートＭＯＳＦＥＴを形成してもよい。代わりの実施例において、これら領域は以下のように形成される。シリコン領域１０２は高ドープｎ型基板上に形成されたｎ型エピタキシャル層であり、図６Ｉにおけるポリシリコンの平坦化の後、ｐ型ボディ領域が当該エピタキシャル層へのｐ型ドーパントの注入によりメサ領域に形成される。マスキング／注入プロセスを用いて、ｎ型ソース領域が各アクティブ領域に隣接するボディ領域に形成される。誘電体キャップ６１８Ａ、６１８Ｂ（図６Ｊ）の配置の後、金属層６１８Ｂを形成するステップの前に、高濃度ボディ領域が、ボディ領域の露出した表面へのｐ型ドーパントの注入により、ボディ領域に形成される。
図６Ａ乃至図６Ｊの実施例の方法はプロセスの３つの段階においてＣＭＰを使用しているが、本発明はこれだけに限定されない。Ｊ図６Ａ乃至図６Ｊの実施例のわずかな典型的な変形例が以下において説明される。ある実施例において、ＣＭＰでない従来のマスキング及びエッチングプロセスがゲート電極１３０Ａ、１３０Ｂを形成するのに使用される。これはゲート電極を用いた終端構造の実現を可能にする。別の変形において、ＣＭＰでない従来の技術又は上記において参照された米国特許出願第１１／０２６，２７６号において説明される技術が、ＩＰＤ層及びゲート電極を形成するのに使用される。さらに別の変形において、ＣＭＰでない従来技術又は上記において参照された米国特許出願第１１／０２６，２７６号において説明される技術のいずれか１つがシールド電極６０８Ａ、６０８Ｂを形成するのに使用される。
上記の全ての実施例において、単一のマスク／エッチングステップが、従来の多数のマスク／エッチングプロセスにおいて存在するアクティブゲートトレンチからゲートランナートレンチへの遷移領域におけるミスアライメントの問題を解消するために、アクティブゲートトレンチ並びにゲートランナートレンチ及び／又はシールドランナートレンチを同時に形成するのに使用される。しかし、図７Ａ及び図７Ｂに示した別の実施例によれば、２つのマスク／エッチングステップが、ミスアライメントの問題が遷移領域において存在することなく、アクティブゲートトレンチ並びにゲートランナートレンチ及び／又はシールドランナートレンチを形成する際に行われる。
図７Ａにおいて、第１マスク７０２が、アクティブゲートトレンチ及びゲートランナートレンチ（及び必要ならばシールドランナー／終端トレンチ）のための開口部を画定するのに使用される。その後、第１シリコンエッチングが第１マスク７０２における開口部を経てシリコンをエッチングするために行われ、ゲートランナー（又はシールドランナー）トレンチ７１２と同一の深さまで延在するアクティブゲートトレンチ７１０Ａ、７１０Ｂを形成する。図７Ｂにおいて、第２マスク７０３がゲートランナートレンチ７１２（及び／又はシールドランナー／終端トレンチ）を被覆するのに使用され、第２シリコンエッチングがアクティブゲートトレンチ７１０Ａ、７１０Ｂを最終的な目標となる深さまで伸ばすために行われる。この実施例は、アクティブゲートトレンチが、より高い電圧におけるデバイス又は図６Ａ乃至図６Ｊに示したようなシールドゲート構造のデバイスのような標準的な深さよりもより深く伸長する必要があるデバイスにおいて特に役立つ。ゲートランナートレンチを薄く保つことは、ゲートランナートレンチを充填するときに、より薄いフィルムを要求する。次に、より薄いフィルムは短いエッチング及び／又はＣＭＰプロセスを要求する。図３Ａ乃至図３Ｊ、図４Ａ乃至図４Ｊ、図５Ａ乃至図５Ｊ、及び図６Ａ乃至図６Ｊ、並びにこれらの変形において、図３Ａ、図４Ａ、図５Ａ、及び図６Ａに対応するステップは、図７Ａ乃至図７Ｂに示した２回のマスク／エッチングステップにより置き換えられてもよい。
本明細書において説明される様々なプロセスシーケンスの全てにおいて、頂部金属層は従来技術を用いて形成される。しかし、ある実施例においては、ＣＭＰプロセスが非常に平坦な頂部金属層を形成するのに使用される。これは、フリップチップパッケージ又ははんだ付け可能なデバイス技術が使用される用途において有利である。図４Ａ乃至図４Ｊのプロセスシーケンスのバリエーションが、平坦な頂部金属を形成する２つの技術を説明するのに使用される。しかし、本明細書において説明される全ての別のプロセスシーケンス及びこれらの明らかな変形例は、同じ様な方法で２つの技術のどちらかを一体化するように改良され得る。
第１の技術が、図４Ａ乃至図４Ｊのプロセスシーケンスにおける図４Ｈ乃至図４Ｊに対応するプロセスステップを置き換える図８Ａ乃至図８Ｄにより示されたプロセスステップを用いて説明される。図８Ａにおいて、誘電体層８１８は、ＢＰＳＧ層の上に存在する窒化物層又は酸窒化物層を含む複合層である。下に存在する誘電体層４１４は低温酸化物（ＬＴＯ）からなる。代わりの実施例において、複合層８１８は上部窒化物又は酸窒化物層の頂部又は上部窒化物又は酸窒化物層の代わりに形成されたポリイミド層を含んでいる。図８Ｂにおいて、従来のフォトリソグラフィ及びエッチングステップが、シリコンに達するまで、誘電体層８１８及び当該誘電体層の下にある誘電体層８１４及び８０３をパターン化してエッチングするのに行われて、図示したようにコンタクト開口部を形成する。
図８Ｃ及び図８Ｄにおいて、金属層８２０が堆積され、その後、ＣＭＰ停止層として機能する誘電体層８１８Ｃ８１８Ｄと共に研磨される。誘電体層８１８Ｃにより互いに絶縁されたソース金属層２２０及びゲートランナー金属２２２が、実質的に平坦な表面が得られるように形成される。ある実施例において、金属層２２０、２２２は、銅及び銅マイグレーション（copper migration）を防止するためのタンタル又は窒化タンタルのようなバリヤ金属の下層を含んでいる。別の実施例において、金属層２２０、２２２はアルミニウム及び金属シリコン接触抵抗を低減するためのチタン、窒化チタン、又はコバルトのような下方バリヤ金属を含んでいる。
第２の技術は２つの金属層を形成するステップを含み、図４Ａ乃至図４Ｊのプロセスシーケンスにおける図４Ｊに対応するプロセスステップを置き換える図９Ａ乃至図９Ｄにより示されたプロセスステップを用いて説明される。図４Ｉに対応するプロセスステップが完了すると、図９Ａに対応するプロセスステップが行われる。図９Ａにおいて、従来のフォトリソグラフィ及びエッチングステップが、シリコンに達するまで誘電体層９１８、９１４、及び９０３をパターン化してエッチングするために行われ、図示したようなコンタクト開口部を形成する。その後、第１金属層９１９がコンタクト開口部を充填し且つ残っている誘電体部上に延在するように堆積される。図９Ｂにおいて、ＣＭＰを用いて、第１金属層９１９がＣＭＰ停止層として機能する誘電体層９１４と共に研磨される。ソース金属接触層の第１の層２２０及びゲートランナー金属層の第１の層２２２はほぼ平坦に形成される。金属層２２０及び２２２は比較的薄い層である（例えば約５０００乃至２００００Åの厚みである）。
図９Ｃにおいて、窒化物又は酸窒化物からなる誘電体層９２０が形成され、その後、従来のフォトリソグラフィ及びエッチングステップを用いてパターン化されてエッチングされ、図示したように誘電体層９２０にコンタクト開口部を形成する。その後、第２金属層９２２が誘電体部９２０Ａ、９２０Ｂにより形成されたコンタクト開口部を充填するように堆積される。図９Ｄにおいて、ＣＭＰを用いて、第２金属層９２２はＣＭＰ停止層として機能する誘電体９２０Ａ、９２０Ｂと共に研磨される。２つの金属層２２０及び９２２Ａを含むソース金属接触層と２つの金属層２２２及び９２２Ｂを含むゲートランナー金属接触層とは図９Ｄに示したように非常に平坦に形成される。ある実施例において、金属層９２２は、銅及び銅マイグレーションを防止するためのタンタル又は窒化タンタルのようなバリヤ金属の下層を含んでいる。別の実施例において、金属層９２２はアルミニウム及び金属シリコン接触抵抗を低減するためのチタン、窒化チタン、又はコバルトのような下方バリヤ金属を含んでいる。
図９Ａ乃至図９Ｄのプロセスシーケンスにおいて、両方の金属層はＣＭＰを用いて形成される。図１０Ａ乃至図１０Ｃに示した代わりの実施例において、次に説明するように、上方金属層だけがＣＭＰを用いて形成される。図１０Ａ乃至図１０Ｃは図４Ａ乃至図４Ｊのプロセスシーケンスにおける図４Ｊに対応するプロセスステップを置き換える。図１０Ａは図４Ｊに対応し、ソース接触層の第１金属層２２０及びゲートランナート接触層の第１金属層２２２は図４Ｊにおける金属層部２２０及び２２２と同様に形成される。図１０Ｂにおいて、窒化物又は酸窒化物を含む誘電体層１０２０が形成され、その後従来のフォトリソグラフィ及びエッチングステップを用いてパターン化されエッチングされて、図示したように誘電体層１０２０にコンタクト開口部を形成する。その後、第２金属層１０２６が、誘電体部１０２０Ａ、１０２０Ｂにより形成されたコンタクト開口部を充填するように堆積される。
図１０Ｃにおいて、ＣＭＰプロセスを用いて、第２金属層１０２６はＣＭＰ停止層として機能する誘電体層１０２０Ａ、１０２０Ｂと共に研磨される。２つの金属層２２０及び１０２６Ａを含むソース金属接触層並びに２つの金属層２２２及び１０２６Ｂを含むゲートランナー金属接触層が、図１０Ｃに示したように平坦に形成される。ある実施例において、金属層１０２６は、銅及び銅マイグレーションを防止するためのタンタル又は窒化タンタルのようなバリヤ金属の下層を含んでいる。別の実施例において、金属層１０２６はアルミニウム及び金属半導体接触抵抗を低減するためのチタン、窒化チタン、又はコバルトのような下層バリヤ金属を含んでいる。
図１１は、基板に配置されたトレンチゲート垂直パワーＭＯＳＦＥＴ及びＣＭＰマイクロローディング構造部１１０２、１１０４、並びに任意のダミートレンチ１１０６（例えばアクティブデバイスとして使用されないトレンチ）のアレイを示しているダイの一部の拡大平面図である。ＣＭＰプロセスの間、コロイドと称される腐食性の化学的スラリーが、処理されるウエハの直径より大きい直径に形成された回転研磨パッド（図示せず）と共に、ウエハの表面を平坦化するのに使用される。一般的に、研磨パッドは、プロセスの間、所定の形態に対して少し撓む。ウエハ表面は複数のメサ及びトレンチを有するので、メサ領域同士の間の幅の広いトレンチ領域は、研磨パッドが撓むことを可能にする。研磨パッドにおける撓みは、研磨パッドにウエハ表面の形態における相違をもたらす表面以外の幾つかの表面を研磨させる。形態における相違は、デバイス製造における相違及びデバイス性能における相違を引き起こす。図１１に示したような実施例において、複数の任意のＣＭＰマイクロローディング構造部１１０２（シリコンの柱部）がトレンチ領域に配置され、シリコンの島部１１０４がゲートランナー１１３２内に配置され、ダミートレンチ（例えば、動作しないゲートトレンチ）１１０６が、平坦にされる基板表面全体に研磨力を拡散することを助けるためにウエハ上に配置される。よって、本発明によれば、マイクロローディング構造部１１０２、島部１１０４、及びダミートレンチ１１０６は、ＣＭＰ回転表面がより一様な表面形状にされ、ＣＭＰプロセスの精度を改善する。
別の実施例において、マイクロローディング構造１１０２を有する外側トレンチ領域は以下のように変更される。広いトレンチではなく、アクティブゲートトレンチの幅以下（例えば３倍以下）の幅を有する複数のトレンチが形成される。複数のトレンチは、垂直若しくは水平に延在していてもよく、カーブしていてもよく、又は両者を組み合わせてもよい。このようなマイクロローディング構造部は、狭いトレンチと広いトレンチが同時に形成されるとき、広いトレンチにおける「シリコンの草状形成物（silicon grass）」（すなわち、薄いシリコンの柱）として公知の構造を防止する。適切に扱われないと、シリコングレイスは漏電又は別のプロセス／デバイスに関する故障を引き起こす。さらに、図１１において、島部１１０４はアクティブゲートトレンチ５個分の間隔で形成されているが、隣接する島部１１０４同士の間の間隔は、例えばアクティブゲートトレンチ２乃至３個分の間隔に減じられてもよい。
本明細書において説明された典型的なプロセスシーケンスにおいて、ＣＭＰがトレンチ内に様々な層を形成するのに使用される。ＣＭＰプロセスの十分詳しい説明はされていないが、当該ＣＭＰプロセス技術及びプロセスは当該技術分野において周知である。本明細書において説明される特定の構造及び／又はプロセスシーケンスに必要とされる公知のＣＭＰ技術の変形はこの開示した発明の観点から当業者には明らかであろう。
上記において説明された本発明の様々な実施例、特にアクティブゲートトレンチ及びゲートランナートレンチを形成する技術は、上記において参照された本出願人の米国特許出願第１１／０２６，２７６号において詳しく説明される様々なパワーデバイス及びプロセスシーケンスと組み合わされると有利である。
本発明の様々な実施例が上記において説明されたが、多くの変更、修正、及び均等物が可能である。例えば、ＭＯＳＦＥＴ、特にトレンチゲートＭＯＳＦＥＴに関して本明細書において説明された一体化配置技術の多くが別の種類のプロセス技術に使用され、半導体構造を製造してもよい。さらに、様々な寸法、エネルギーレベル、ドーピング濃度、及び異なる半導体又は絶縁層を本明細書において説明した多くの実施例及び材料の種類の全ては、例示を目的としたものである。さらに、本明細書において説明された実施例における１つ以上の様々な誘電体層は、ローｋ誘電体又はハイｋ誘電体を含んでいてもよい。例えば、最初のポリシリコン堆積の前に形成される１つ以上の誘電体層がハイｋ誘電体材料を含み、最後のポリシリコン堆積の後に形成される１つ以上の誘電体層は、ローｋ誘電体材料を含んでいてもよい。この理由及び別の理由により、上記の説明は本発明の範囲を限定するとして考えられるべきではなく、本発明の範囲は特許請求の範囲により画定される。
本発明の典型的な実施例による製造のある段階におけるトレンチゲートパワーデバイスの一部の拡大斜視図である。 本発明の典型的な実施例による製造のある段階におけるトレンチゲートパワーデバイスの一部の拡大斜視図である。 本発明の典型的な実施例による製造のある段階におけるトレンチゲートパワーデバイスの一部の拡大斜視図である。 本発明の典型的な実施例による製造のある段階におけるトレンチゲートパワーデバイスの一部の拡大斜視図である。 ゲートランナートレンチを含むトレンチゲート垂直パワーＭＯＳＦＥＴ構造の拡大断面図であり、様々なトレンチが本発明の典型的な実施例により同時に形成される。 ＣＭＰプロセスが本発明の典型的な実施例に従い使用され、ゲートランナートレンチを含むトレンチゲートパワーデバイスについての製造プロセスを示す拡大断面図である。 ＣＭＰプロセスが本発明の典型的な実施例に従い使用され、ゲートランナートレンチを含むトレンチゲートパワーデバイスについての製造プロセスを示す拡大断面図である。 ＣＭＰプロセスが本発明の典型的な実施例に従い使用され、ゲートランナートレンチを含むトレンチゲートパワーデバイスについての製造プロセスを示す拡大断面図である。 ＣＭＰプロセスが本発明の典型的な実施例に従い使用され、ゲートランナートレンチを含むトレンチゲートパワーデバイスについての製造プロセスを示す拡大断面図である。 ＣＭＰプロセスが本発明の典型的な実施例に従い使用され、ゲートランナートレンチを含むトレンチゲートパワーデバイスについての製造プロセスを示す拡大断面図である。 ＣＭＰプロセスが本発明の典型的な実施例に従い使用され、ゲートランナートレンチを含むトレンチゲートパワーデバイスについての製造プロセスを示す拡大断面図である。 ＣＭＰプロセスが本発明の典型的な実施例に従い使用され、ゲートランナートレンチを含むトレンチゲートパワーデバイスについての製造プロセスを示す拡大断面図である。 ＣＭＰプロセスが本発明の典型的な実施例に従い使用され、ゲートランナートレンチを含むトレンチゲートパワーデバイスについての製造プロセスを示す拡大断面図である。 ＣＭＰプロセスが本発明の典型的な実施例に従い使用され、ゲートランナートレンチを含むトレンチゲートパワーデバイスについての製造プロセスを示す拡大断面図である。 ＣＭＰプロセスが本発明の典型的な実施例に従い使用され、ゲートランナートレンチを含むトレンチゲートパワーデバイスについての製造プロセスを示す拡大断面図である。 ＣＭＰプロセスが本発明の別の典型的な実施例に従い使用され、ゲートランナートレンチを含むトレンチゲートパワーデバイスについての製造プロセスを示す拡大断面図である。 ＣＭＰプロセスが本発明の別の典型的な実施例に従い使用され、ゲートランナートレンチを含むトレンチゲートパワーデバイスについての製造プロセスを示す拡大断面図である。 ＣＭＰプロセスが本発明の別の典型的な実施例に従い使用され、ゲートランナートレンチを含むトレンチゲートパワーデバイスについての製造プロセスを示す拡大断面図である。 ＣＭＰプロセスが本発明の別の典型的な実施例に従い使用され、ゲートランナートレンチを含むトレンチゲートパワーデバイスについての製造プロセスを示す拡大断面図である。 ＣＭＰプロセスが本発明の別の典型的な実施例に従い使用され、ゲートランナートレンチを含むトレンチゲートパワーデバイスについての製造プロセスを示す拡大断面図である。 ＣＭＰプロセスが本発明の別の典型的な実施例に従い使用され、ゲートランナートレンチを含むトレンチゲートパワーデバイスについての製造プロセスを示す拡大断面図である。 ＣＭＰプロセスが本発明の別の典型的な実施例に従い使用され、ゲートランナートレンチを含むトレンチゲートパワーデバイスについての製造プロセスを示す拡大断面図である。 ＣＭＰプロセスが本発明の別の典型的な実施例に従い使用され、ゲートランナートレンチを含むトレンチゲートパワーデバイスについての製造プロセスを示す拡大断面図である。 ＣＭＰプロセスが本発明の別の典型的な実施例に従い使用され、ゲートランナートレンチを含むトレンチゲートパワーデバイスについての製造プロセスを示す拡大断面図である。 ＣＭＰプロセスが本発明の別の典型的な実施例に従い使用され、ゲートランナートレンチを含むトレンチゲートパワーデバイスについての製造プロセスを示す拡大断面図である。 ＣＭＰ技術が本発明のさらなる典型的な実施例に基づき使用され、ゲートランナートレンチを含むトレンチゲートパワーデバイスのための製造プロセスを示す拡大断面図である。 ＣＭＰ技術が本発明のさらなる典型的な実施例に基づき使用され、ゲートランナートレンチを含むトレンチゲートパワーデバイスのための製造プロセスを示す拡大断面図である。 ＣＭＰ技術が本発明のさらなる典型的な実施例に基づき使用され、ゲートランナートレンチを含むトレンチゲートパワーデバイスのための製造プロセスを示す拡大断面図である。 ＣＭＰ技術が本発明のさらなる典型的な実施例に基づき使用され、ゲートランナートレンチを含むトレンチゲートパワーデバイスのための製造プロセスを示す拡大断面図である。 ＣＭＰ技術が本発明のさらなる典型的な実施例に基づき使用され、ゲートランナートレンチを含むトレンチゲートパワーデバイスのための製造プロセスを示す拡大断面図である。 ＣＭＰ技術が本発明のさらなる典型的な実施例に基づき使用され、ゲートランナートレンチを含むトレンチゲートパワーデバイスのための製造プロセスを示す拡大断面図である。 ＣＭＰ技術が本発明のさらなる典型的な実施例に基づき使用され、ゲートランナートレンチを含むトレンチゲートパワーデバイスのための製造プロセスを示す拡大断面図である。 ＣＭＰ技術が本発明のさらなる典型的な実施例に基づき使用され、ゲートランナートレンチを含むトレンチゲートパワーデバイスのための製造プロセスを示す拡大断面図である。 ＣＭＰ技術が本発明のさらなる典型的な実施例に基づき使用され、ゲートランナートレンチを含むトレンチゲートパワーデバイスのための製造プロセスを示す拡大断面図である。 ＣＭＰ技術が本発明のさらなる典型的な実施例に基づき使用され、ゲートランナートレンチを含むトレンチゲートパワーデバイスのための製造プロセスを示す拡大断面図である。 ＣＭＰ技術が本発明のさらなる典型的な実施例に基づき使用され、トレンチ終端構造を含むシールドゲートパワーデバイスのための製造プロセスを示す拡大断面図である。 ＣＭＰ技術が本発明のさらなる典型的な実施例に基づき使用され、トレンチ終端構造を含むシールドゲートパワーデバイスのための製造プロセスを示す拡大断面図である。 ＣＭＰ技術が本発明のさらなる典型的な実施例に基づき使用され、トレンチ終端構造を含むシールドゲートパワーデバイスのための製造プロセスを示す拡大断面図である。 ＣＭＰ技術が本発明のさらなる典型的な実施例に基づき使用され、トレンチ終端構造を含むシールドゲートパワーデバイスのための製造プロセスを示す拡大断面図である。 ＣＭＰ技術が本発明のさらなる典型的な実施例に基づき使用され、トレンチ終端構造を含むシールドゲートパワーデバイスのための製造プロセスを示す拡大断面図である。 ＣＭＰ技術が本発明のさらなる典型的な実施例に基づき使用され、トレンチ終端構造を含むシールドゲートパワーデバイスのための製造プロセスを示す拡大断面図である。 ＣＭＰ技術が本発明のさらなる典型的な実施例に基づき使用され、トレンチ終端構造を含むシールドゲートパワーデバイスのための製造プロセスを示す拡大断面図である。 ＣＭＰ技術が本発明のさらなる典型的な実施例に基づき使用され、トレンチ終端構造を含むシールドゲートパワーデバイスのための製造プロセスを示す拡大断面図である。 ＣＭＰ技術が本発明のさらなる典型的な実施例に基づき使用され、トレンチ終端構造を含むシールドゲートパワーデバイスのための製造プロセスを示す拡大断面図である。 ＣＭＰ技術が本発明のさらなる典型的な実施例に基づき使用され、トレンチ終端構造を含むシールドゲートパワーデバイスのための製造プロセスを示す拡大断面図である。 ＣＭＰ技術が本発明のさらなる典型的な実施例に基づき使用され、トレンチ終端構造を含むシールドゲートパワーデバイスのための製造プロセスを示す拡大断面図である。 ゲートランナートレンチを含むトレンチゲートパワーデバイスのためのプロセスステップを示している拡大断面図であり、様々なトレンチが本発明の典型的な実施例による複数のマスキング／エッチングプロセスを用いて形成される。 ゲートランナートレンチを含むトレンチゲートパワーデバイスのためのプロセスステップを示している拡大断面図であり、様々なトレンチが本発明の典型的な実施例による複数のマスキング／エッチングプロセスを用いて形成される。 本発明の３つの典型的な実施例によるＣＭＰ技術を用いて頂部層金属を形成するプロセスステップを示す拡大断面図である。 本発明の３つの典型的な実施例によるＣＭＰ技術を用いて頂部層金属を形成するプロセスステップを示す拡大断面図である。 本発明の３つの典型的な実施例によるＣＭＰ技術を用いて頂部層金属を形成するプロセスステップを示す拡大断面図である。 本発明の３つの典型的な実施例によるＣＭＰ技術を用いて頂部層金属を形成するプロセスステップを示す拡大断面図である。 本発明の３つの典型的な実施例によるＣＭＰ技術を用いて頂部層金属を形成するプロセスステップを示す拡大断面図である。 本発明の３つの典型的な実施例によるＣＭＰ技術を用いて頂部層金属を形成するプロセスステップを示す拡大断面図である。 本発明の３つの典型的な実施例によるＣＭＰ技術を用いて頂部層金属を形成するプロセスステップを示す拡大断面図である。 本発明の３つの典型的な実施例によるＣＭＰ技術を用いて頂部層金属を形成するプロセスステップを示す拡大断面図である。 本発明の３つの典型的な実施例によるＣＭＰ技術を用いて頂部層金属を形成するプロセスステップを示す拡大断面図である。 本発明の３つの典型的な実施例によるＣＭＰ技術を用いて頂部層金属を形成するプロセスステップを示す拡大断面図である。 本発明の３つの典型的な実施例によるＣＭＰ技術を用いて頂部層金属を形成するプロセスステップを示す拡大断面図である。 本発明の典型的な実施例によるトレンチゲートパワーデバイス及びＣＭＰローディング構造のアレイを示すダイの一部の平面図である。

Claims (106)

  1. トレンチゲート電界効果トランジスタ（ＦＥＴ）を形成する方法であって、
    単一マスクを用いて、シリコン領域に複数のアクティブゲートトレンチ及び少なくとも１つのゲートランナートレンチを（ｉ）前記少なくとも１つのゲートランナートレンチが前記複数のアクティブゲートトレンチのそれぞれの幅よりも広い幅を有し、（ｉｉ）前記複数のアクティブゲートトレンチが前記少なくとも１つのゲートランナートレンチと隣接するように、画定して同時に形成するステップを含むことを特徴とする方法。
  2. ＣＭＰを用いて、前記複数のアクティブゲートトレンチの内部及び少なくとも１つのゲートランナートレンチの内部に凹まされた層を形成するステップをさらに含むことを特徴とする請求項１に記載の方法。
  3. 前記凹まされた層は、前記複数のアクティブゲートトレンチ及び前記ゲートランナートレンチの底部に沿って形成される厚い底部誘電体（ＴＢＤ）であることを特徴とする請求項２に記載の方法。
  4. 前記凹まされた層は、前記複数のアクティブゲートトレンチの各々内にゲート電極を形成し且つ前記ゲートランナートレンチ内にゲートランナーを形成するポリシリコン層であり、前記ゲート電極及び前記ゲートランナーは隣接していることを特徴とする請求項２に記載の方法。
  5. 前記画定して同時に形成するステップの前に、ＣＭＰ停止層を形成するステップと、
    前記複数のアクティブゲートトレンチを充填し且つ前記複数のアクティブゲートトレンチに隣接するメサ領域上に延在する第１の層を形成するステップと、
    前記メサ領域上の前記ＣＭＰ停止層に達するまで前記第１の層を研磨するステップと、
    研磨された前記第１の層を前記複数のアクティブゲートトレンチ内に所定の深さまで凹ますステップと、
    をさらに含むことを特徴とする請求項２に記載の方法。
  6. 前記凹まされた層はポリシリコン層であり、前記ＣＭＰ停止層は非導電性層であることを特徴とする請求項５に記載の方法。
  7. 前記複数のアクティブゲートトレンチの各々内に凹まされたゲート電極を形成し且つ前記少なくとも１つのゲートランナートレンチ内に凹まされたゲートランナーを形成するステップと、
    ＣＭＰを用いて、前記複数のアクティブゲートトレンチの各々内の前記ゲート電極上及び前記ゲートランナートレンチ内の前記ゲートランナー上に誘電体キャップを形成するステップと、
    をさらに含むことを特徴とする請求項１に記載の方法。
  8. 前記凹まされたゲート電極を形成するステップの後に、前記複数のアクティブゲートトレンチを充填し且つ前記複数のアクティブゲートトレンチに隣接するメサ領域上に延在する第１誘電体層を形成するステップと、
    予め指定されたＣＭＰ停止層に達するまで前記第１誘電体層を研磨し、各ゲート電極及び前記ゲートランナー上に前記誘電体キャップを形成するステップと、
    をさらに含むことを特徴とする請求項７に記載の方法。
  9. 前記予め指定されたＣＭＰ停止層は前記シリコン領域であることを特徴とする請求項８に記載の方法。
  10. 前記予め指定されたＣＭＰ停止層は、第１誘電体層を形成する前記ステップの前に形成される窒化物層であることを特徴とする請求項８に記載の方法。
  11. 前記凹まされたゲートランナー上の前記誘電体キャップにコンタクト開口部を形成するステップと、
    前記コンタクト開口部を経て前記ゲートランナーに接続する相互接続層を形成するステップと、
    をさらに含むことを特徴とする請求項８に記載の方法。
  12. 前記複数のアクティブゲートトレンチは前記少なくとも１つのゲートランナートレンチに垂直に延在することを特徴とする請求項１に記載の方法。
  13. 前記単一マスクが、前記複数のアクティブゲートトレンチ及び前記少なくとも１つのゲートランナートレンチと同時に前記シリコン領域の終端領域に少なくとも１つの終端トレンチを形成するのに使用されることを特徴とする請求項１に記載の方法。
  14. ＣＭＰを用いて、前記複数のアクティブゲートトレンチ及び前記少なくとも１つのゲートランナートレンチの底部に沿って厚い誘電体（ＴＢＤ）を形成するステップをさらに含むことを特徴とする請求項１に記載の方法。
  15. 前記ＴＢＤを形成するステップは、
    前記複数のアクティブゲートトレンチを充填し、ゲートランナートレンチ内に延在し、前記複数のアクティブゲートトレンチに隣接するメサ領域上に延在する誘電体層を形成するステップと、
    前記メサ領域上に延在する予め指定されたＣＭＰ停止層に達するまで誘電体層を研磨するステップと、
    前記研磨された誘電体層を所定の深さまで前記複数のアクティブゲートトレンチ内に凹ますステップと、
    を含むことを特徴とする請求項１４に記載の方法。
  16. 前記予め指定されたＣＭＰ停止層は前記シリコン領域であることを特徴とする請求項１５に記載の方法。
  17. 前記予め指定されたＣＭＰ停止層は画定して同時に形成する前記ステップの後に形成されるシリコン層であることを特徴とする請求項１５に記載の方法。
  18. 前記予め指定されたＣＭＰ停止層は前記単一マスクにおける窒化物層であることを特徴とする請求項１５に記載の方法。
  19. 前記複数のアクティブゲートトレンチ及び前記ゲートランナートレンチを充填し且つ前記複数のアクティブゲートトレンチに隣接するメサ領域上に延在するポリシリコン層を形成するステップと、
    前記メサ領域上に延在する所定のＣＭＰ停止層に達するまで、前記ポリシリコン層を研磨するステップと、
    研磨された前記ポリシリコン層を所定の深さまで前記複数のアクティブゲートトレンチ及び前記少なくとも１つのゲートランナートレンチ内に凹ますステップと、
    をさらに含み、これによって各前記複数のアクティブゲートトレンチ内に凹まされたゲート電極を形成し、前記ゲートランナートレンチ内に凹まされたゲートランナーを形成することを特徴とする請求項１に記載の方法。
  20. 前記所定のＣＭＰ停止層はポリシリコン層を形成する前記ステップの前に形成される非導電性層であることを特徴とする請求項１９に記載の方法。
  21. 前記非導電性層はゲート誘電体であることを特徴とする請求項２０に記載の方法。
  22. 前記非導電性層はゲート誘電体と前記単一マスクとの組み合わせであることを特徴とする請求項２０に記載の方法。
  23. 前記非導電性層は前記単一マスクにおける窒化物層であることを特徴とする請求項２０に記載の方法。
  24. 前記ポリシリコン層を形成するステップの前に、ＣＭＰを用いて、前記複数のアクティブゲートトレンチ及び前記少なくとも１つのゲートランナートレンチの底部に沿って厚い底部誘電体（ＴＢＤ）を形成するステップをさらに含むことを特徴とする請求項１９に記載の方法。
  25. 前記ＴＢＤを形成するステップは、
    前記複数のアクティブゲートトレンチを充填し且つ前記ゲートランナートレンチ内及び前記複数のアクティブゲートトレンチに隣接するメサ領域上に延在する第１誘電体層を形成するステップと、
    前記メサ領域上に延在する所定のＣＭＰ停止層に達するまで前記第１誘電体層を研磨するステップと、
    所定の深さまで前記複数のアクティブゲートトレンチ内だけに研磨された前記第１誘電体層を凹ますステップと、
    を含むことを特徴とする請求項２４に記載の方法。
  26. 前記第１誘電体層を研磨する前記ステップにおける前記予め指定されたＣＭＰ停止層は前記シリコン領域であることを特徴とする請求項２５に記載の方法。
  27. 前記第１誘電体層を研磨するステップにおける前記予め指定されたＣＭＰ停止層は前記画定及び同時に形成するステップの後に形成されるシリコン層であることを特徴とする請求項２５に記載の方法。
  28. 前記第１誘電体層を研磨する前記ステップにおける前記予め指定されたＣＭＰ停止層は前記単一マスクにおける窒化物層であることを特徴とする請求項２５に記載の方法。
  29. 研磨された前記ポリシリコン層を凹ます前記ステップの後に、前記複数のアクティブゲートトレンチ及び前記ゲートランナートレンチを充填し、前記複数のアクティブゲートトレンチに隣接するメサ領域上に延在する第２誘電体層を形成するステップと、
    予め指定されたＣＭＰ停止層に達するまで前記第２誘電体層を研磨し、前記凹まされたゲート電極及び前記凹まされたゲートランナーの各々の上に誘電体キャップを形成するステップと、
    をさらに含むことを特徴とする請求項２５に記載の方法。
  30. 第２誘電体層を形成する前記ステップにおける前記予め指定されたＣＭＰ停止層は前記シリコン領域であることを特徴とする請求項２９に記載の方法。
  31. 第２誘電体層を形成する前記ステップにおける前記予め指定されたＣＭＰ停止層は窒化物層であることを特徴とする請求項２９に記載の方法。
  32. 前記単一マスクは前記窒化物層であることを特徴とする請求項３１に記載の方法。
  33. 前記凹まされたゲートランナー上の前記誘電体キャップにコンタクト開口部を形成するステップと、
    前記コンタクト開口部を経て前記ゲートランナーに接続する相互接続層を形成するステップと、
    をさらに含むことを特徴とする請求項２９に記載の方法。
  34. 前記研磨されたポリシリコン層を凹ますステップの後に、
    前記複数のアクティブゲートトレンチ及びゲートランナートレンチを充填し且つ前記複数のアクティブゲートトレンチに隣接するメサ領域上に延在する誘電体層を形成するステップと、
    予め指定されたＣＭＰ停止層に達するまで前記誘電体層を研磨するステップと、
    を含み、各前記凹まされたゲート電極及び前記凹まされたゲートランナー上に誘電体キャップが形成されることを特徴とする請求項１９に記載の方法。
  35. 前記誘電体層を形成するステップにおける前記予め指定されたＣＭＰ停止層は前記シリコン領域であることを特徴とする請求項３４に記載の方法。
  36. 前記誘電体層を形成するステップにおける前記予め指定されたＣＭＰ停止層は窒化物層であることを特徴とする請求項３４に記載の方法。
  37. 前記単一マスクが前記窒化物層を含んでいることを特徴とする請求項３６に記載の方法。
  38. 前記凹まされたゲートランナー上の前記誘電体キャップにコンタクト開口部を形成するステップと、
    前記コンタクト開口部を経て前記ゲートランナーを接続する相互接続層を形成するステップと、
    をさらに含むことを特徴とする請求項３４に記載の方法。
  39. 前記シリコン領域は第１導電型である請求項１９に記載の方法であって、
    前記シリコン領域に第２導電型のウェル領域を形成するステップと、
    前記ウェル領域に前記第１導電型のソース領域を形成するステップと、
    前記ウェル領域及び前記ソース領域に電気的に接触する第１金属層並びに前記凹まされたゲートランナーに接触する第２金属層を形成するステップと、
    をさらに含むこと特徴とする請求項１９に記載の方法。
  40. トレンチゲート電界効果トランジスタ（ＦＥＴ）を形成する方法であって、
    第１マスクを用いて、シリコン領域内の第１の深さまで延在する複数のアクティブゲートトレンチ及び少なくとも１つのゲートランナートレンチを（ｉ）前記少なくとも１つのゲートランナートレンチが前記複数のアクティブゲートトレンチの各々の幅よりも広い幅を有し、（ｉｉ）前記複数のアクティブゲートトレンチが前記少なくとも１つのゲートランナートレンチと隣接するように、画定して同時に形成するステップと、
    前記第１マスク及び前記少なくとも１つのゲートランナートレンチを保護する第２マスクを用いて、前記複数のアクティブゲートトレンチだけを前記シリコン領域内の第２及び最終的な深さまで伸長させるステップと、
    を含むことを特徴とする方法。
  41. ＣＭＰを用いて、前記複数のアクティブゲートトレンチの内部及び前記少なくとも１つのゲートランナートレンチの内部に凹まされた層を形成するステップをさらに含むことを特徴とする請求項４０に記載の方法。
  42. 前記凹まされた層は、前記複数のアクティブゲートトレンチ及び前記ゲートランナートレンチの底部に沿って形成される厚い底部誘電体（ＴＢＤ）であることを特徴とする請求項４１に記載の方法。
  43. 前記凹まされた層は、前記複数のアクティブゲートトレンチの各々にゲート電極を形成し且つ前記ゲートランナートレンチにゲートランナーを形成するポリシリコン層であり、前記ゲート電極及び前記ゲートランナーは隣接していることを特徴とする請求項４１に記載の方法。
  44. 前記複数のアクティブゲートトレンチ内に凹まされたゲート電極を形成し且つ前記少なくとも１つのゲートランナートレンチ内に凹まされたゲートランナーを形成するステップと、
    各前記複数のアクティブゲートトレンチ内のゲート電極上且つ前記ゲートランナートレンチ内の前記ゲートランナー上に誘電体キャップを形成するステップと、
    をさらに含むことを特徴とする請求項４０に記載の方法。
  45. 前記複数のアクティブゲートトレンチは前記少なくとも１つのゲートランナートレンチに垂直に延在することを特徴とする請求項４０に記載の方法。
  46. 前記第１マスクが、前記複数のアクティブゲートトレンチ及び前記少なくとも１つのゲートランナートレンチと同時に、前記シリコン領域の終端領域に少なくとも１つの終端トレンチを形成するのに使用されることを特徴とする請求項４０に記載の方法。
  47. ＣＭＰを用いて、前記複数のアクティブゲートトレンチ及び前記少なくとも１つのゲートランナートレンチの底部に沿って厚い底部誘電体（ＴＢＤ）を形成するステップをさらに含むことを特徴とする請求項４０に記載の方法。
  48. ＣＭＰを用いて、前記複数のアクティブゲートトレンチの各々の内部に凹まされたゲート電極を形成し且つ前記少なくとも１つのゲートランナートレンチの内部に凹まされたゲートランナートレンチを形成するステップをさらに含むことを特徴とする請求項４７に記載の方法。
  49. ＣＭＰを用いて、各前記複数のアクティブゲートトレンチ内の前記ゲート電極上且つ前記ゲートランナートレンチ内のゲートランナー上に誘電体キャップを形成するステップをさらに含むことを特徴とする請求項４８に記載の方法。
  50. 前記凹まされたゲートランナー上の前記誘電体キャップにコンタクト開口部を形成するステップと、
    前記コンタクト開口部を経て前記ゲートランナーと接触する相互接続層を形成するステップと、
    をさらに含むことを特徴とする請求項４９に記載の方法。
  51. 前記シリコン領域が第１導電型である請求項４９に記載の方法であって、
    前記シリコン領域に第２導電型のウェル領域を形成するステップと、
    前記ウェル領域に前記第１導電型のソース領域を形成するステップと、
    前記ウェル領域及び前記ソース領域と電気的に接触する第１金属層及び前記凹まされたゲートランナーと接触する第２金属層を形成するステップと、
    をさらに含むことを特徴とする請求項４９に記載の方法。
  52. 電界効果トランジスタであって、
    シリコン領域に複数のアクティブゲートトレンチと、
    前記シリコン領域にゲートランナートレンチと、
    を含み、
    各アクティブゲートトレンチは凹まされたゲート電極を含み、
    前記ゲートランナートレンチは前記複数のアクティブゲートトレンチと隣接し、前記ゲートランナートレンチは凹まされたゲートランナーを含み、前記凹まされたゲートランナーは前記凹まされたゲート電極と隣接し且つ電気的に接続し、前記ゲートランナートレンチは各前記複数のアクティブゲートトレンチの幅よりも広い幅を有していることを特徴とする電界効果トランジスタ。
  53. 前記ゲートランナートレンチの幅は各前記アクティブゲートトレンチの幅よりも少なくとも３倍以上であることを特徴とする請求項５２に記載の電界効果トランジスタ。
  54. 前記複数のアクティブゲートトレンチ及び前記ゲートランナートレンチは前記シリコン領域内のほぼ同じ深さまで伸長することを特徴とする請求項５２に記載の電界効果トランジスタ。
  55. 前記ゲートランナートレンチは、前記凹まされたゲートランナーの下に延在する誘電体層を含み、前記凹まされたゲートランナーは、前記複数のアクティブゲートトレンチ内の各前記凹まされたゲート電極の下に延在する誘電体層の厚みよりも厚い厚みを有することを特徴とする請求項５２に記載の電界効果トランジスタ。
  56. 前記複数のアクティブゲートトレンチは前記少なくとも１つのゲートランナートレンチと垂直に延在することを特徴とする請求項５２に記載の電界効果トランジスタ。
  57. 前記シリコン領域が第１導電型である請求項５２に記載の電界効果トランジスタであって、
    前記シリコン領域に第２導電型のウェル領域と、
    前記ウェル領域に前記第１導電型のソース領域と、
    前記ウェル領域及び前記ソース領域と接触する第１金属層と、
    前記凹まされたゲートランナーと接触する第２金属層と、
    をさらに含み、前記ソース領域は前記複数のアクティブゲートトレンチの側面に設けられていることを特徴とする請求項５２に記載の電界効果トランジスタ。
  58. シールドゲート電界効果トランジスタを形成する方法であって、
    シリコン領域に複数のアクティブゲートトレンチを形成するステップと、
    シールド誘電体を前記アクティブゲートトレンチの下方側壁及び底部に沿って形成するステップと、
    ＣＭＰプロセスを用いて、前記アクティブゲートトレンチの底部をポリシリコンからなるシールド電極で充填するステップと、
    前記アクティブゲートトレンチ内の前記シールド電極上にインターポリ誘電体（ＩＰＤ）を形成するステップと、
    ゲート誘電体を前記アクティブゲートトレンチの上方側壁に沿って形成するステップと、
    前記アクティブゲートトレンチの上部内の前記ＩＰＤ上にゲート電極を形成するステップと、
    を含むことを特徴とする方法。
  59. 前記アクティブゲートトレンチの底部を充填するステップは、
    前記アクティブゲートトレンチを充填し且つ前記アクティブゲートトレンチに隣接するメサ領域上に延在するポリシリコン層を形成するステップと、
    ＣＭＰプロセスを用いて、ＣＭＰ停止層として機能する前記シールド誘電体を共に前記ポリシリコンをエッチバックするステップと、
    前記ポリシリコンを前記アクティブゲートトレンチ内に所定の深さまで凹ますステップと、
    を含み、これによって前記アクティブゲートトレンチの底部に沿った前記シールド電極を形成することを特徴とする請求項５８に記載の方法。
  60. 前記複数のアクティブゲートトレンチを形成するステップと同時に、シールドランナートレンチを形成するステップをさらに含み、
    前記シールドランナートレンチは前記アクティブゲートトレンチと垂直に延在し、前記アクティブゲートトレンチに隣接することを特徴とする請求項５８に記載の方法。
  61. 前記アクティブゲートトレンチの底部を充填するステップは、
    前記アクティブゲートトレンチ及び前記シールドランナートレンチを充填するポリシリコン層を形成するステップと、
    ＣＭＰプロセスを用いて、ＣＭＰ停止層として機能する前記シールド電極と共に前記ポリシリコンをエッチバックするステップと、
    前記シールドランナートレンチをカバーするマスク層を用いて、前記ポリシリコンを前記アクティブゲートトレンチ内に所定の深さまで凹ますステップと、
    を含み、これによって前記アクティブゲートトレンチの底部に沿った前記シールド電極を形成することを特徴とする請求項６０に記載の方法。
  62. 前記エッチバックするステップの間、前記シールド電極が露出されているとき、前記ＣＭＰプロセスは所定の時間間隔だけ続けられ、前記アクティブゲートトレンチ及び前記シールドランナートレンチ内の前記ポリシリコンを前記シリコン領域の頂部表面の少し下まで凹ますことを特徴とする請求項６１に記載の方法。
  63. 前記エッチバックをするステップの後、前記ポリシリコンを凹ますステップの前に、
    前記アクティブゲートトレンチ及び前記シールドランナートレンチ内の前記ポリシリコンを前記シリコン領域の頂部表面の少し下までエッチングするステップをさらに含むことを特徴とする請求項６１に記載の方法。
  64. 前記シールドランナートレンチの幅は前記アクティブゲートトレンチの幅よりも広いことを特徴とする請求項６０に記載の方法。
  65. 前記シールドランナートレンチは前記アクティブゲートトレンチの幅と同一の幅を有することを特徴とする請求項６０に記載の方法。
  66. 前記シリコン領域は第１導電型である請求項６０に記載の方法であって、
    前記シリコン領域に第２導電型のウェル領域を形成するステップと、
    前記ウェル領域に前記第１導電型のソース領域を形成するステップと、
    前記ウェル領域、前記ソース領域、前記シールドランナートレンチに形成されるシールドランナー電極に電気的に接触する金属層を形成するステップと、
    をさらに含むことを特徴とする請求項６０に記載の方法。
  67. 前記複数のアクティブゲートトレンチを形成するステップと同時にシールドランナートレンチ及びゲートランナートレンチを形成するステップをさらに含み、
    前記シールドランナートレンチは前記アクティブゲートトレンチと垂直に延在し、前記アクティブゲートトレンチと接触することを特徴とする請求項５８に記載の方法。
  68. 前記シールドランナーは、前記アクティブゲートトレンチ内の前記シールド電極に隣接し且つ電気的に接続される前記シールド電極シールドランナー電極を含み、前記ゲートランナートレンチは、前記アクティブゲートトレンチ内の前記ゲート電極に隣接し且つ電気的に接続されるゲートランナー電極を含むことを特徴とする請求項６７に記載の方法。
  69. 前記ＩＰＤはＣＭＰプロセスを用いて形成されることを特徴とする請求項５８に記載の方法。
  70. 前記ゲート電極はＣＭＰプロセスを用いて形成されることを特徴とする請求項５８に記載の方法。
  71. 前記ＩＰＤ及びゲート電極はＣＭＰプロセスを用いて形成されることを特徴とする請求項５８に記載の方法。
  72. シールドゲート電界効果トランジスタを形成する方法であって、
    シリコン領域に複数のアクティブゲートトレンチを形成するステップと、
    シールド誘電体を前記アクティブゲートトレンチの下方側壁及び底部に沿って形成するステップと、
    前記アクティブゲートトレンチの底部をシールド誘電体で充填するステップと、
    ＣＭＰプロセスを用いて、前記アクティブゲートトレンチ内の前記シールド電極上にインターポリ誘電体（ＩＰＤ）を形成するステップと、
    ゲート誘電体を前記アクティブゲートトレンチの上方側壁に沿って形成するステップと、
    前記アクティブゲートトレンチの上部内の前記ＩＰＤ上にゲート電極を形成するステップと、
    を含むことを特徴とする方法。
  73. 前記ＩＰＤを形成するステップは、
    前記アクティブゲートトレンチを充填し且つ前記アクティブゲートトレンチに隣接するメサ領域上に延在する誘電体層を形成するステップと、
    ＣＭＰプロセスを用いて、ＣＭＰ停止層として機能する前記シールド誘電体と共に前記誘電体層をエッチバックするステップと、
    前記誘電体層を所定の深さまで前記アクティブゲートトレンチ内に凹ますステップと、
    を含み、これによって前記シールド電極上に前記ＩＰＤを形成することを特徴とする請求項７２に記載の方法。
  74. 前記複数のアクティブゲートトレンチを形成するステップと同時にシールドランナートレンチを形成するステップをさらに含み、
    前記シールドトレンチは前記アクティブゲートトレンチと垂直に延在し、前記アクティブゲートトレンチに隣接することを特徴とする請求項７２に記載の方法。
  75. 前記アクティブゲートトレンチの底部を充填するステップと同時に、シールドランナートレンチが、前記シールドランナート電極が前記シリコン領域の少し下まで凹まされるように前記シールドランナートレンチ内に形成される請求項７４に記載の方法であって、前記ＩＰＤを形成するステップは、
    前記アクティブゲートトレンチ及び前記シールドランナートレンチを充填し且つ前記アクティブゲートトレンチ及び前記シールドランナートレンチに隣接するメサ領域上に延在する誘電体層を形成するステップと、
    ＣＭＰプロセスを用いて、ＣＭＰ停止層として機能する前記シールド誘電体と共に前記誘電体層をエッチバックするステップと、
    前記シールドランナートレンチをカバーするマスクを用いて、前記誘電体層を所定の深さまで前記アクティブゲートトレンチ内に凹ますステップと、
    を含み、これによって前記シールド電極上に前記ＩＰＤを形成することを特徴とする請求項７４に記載の方法。
  76. 前記シールドランナートレンチの幅は前記アクティブゲートトレンチの幅よりも広いことを特徴とする請求項７４に記載の方法。
  77. 前記シールドランナートレンチは前記アクティブゲートトレンチの幅と同一の幅を有することを特徴とする請求項７４に記載の方法。
  78. 前記シリコン領域は第１導電型である請求項７４に記載の方法であって、
    前記シリコン領域に第２導電型のウェル領域を形成するステップと、
    前記ウェル領域に前記第１導電型のソース領域を形成するステップと、
    前記ウェル領域、ソース領域、及び前記シールドランナートレンチ内に形成されるシールドランナー電極に電気的に接触する金属層を形成するステップと、
    をさらに含むことを特徴とする請求項７４に記載の方法。
  79. 前記複数のアクティブゲートトレンチを形成するステップと同時にシールドランナートレンチ及びゲートランナートレンチを形成するステップをさらに含み、
    前記シールドランナートレンチ及び前記ゲートランナートレンチは前記アクティブゲートトレンチを垂直に延在し、前記アクティブゲートトレンチに隣接することを特徴とする請求項７２に記載の方法。
  80. 前記シールドランナーは、前記アクティブゲートトレンチ内の電極と隣接し且つ電気的に接続されるシールドランナー電極を含み、前記ゲートランナートレンチは、前記アクティブゲートトレンチ内の前記ゲート電極に接触し電気的に接続されるゲートランナー電極を含むことを特徴とする請求項７９に記載の方法。
  81. 前記ゲート電極はＣＭＰプロセスを用いて形成されることを特徴とする請求項７２に記載の方法。
  82. シールドゲート電界効果トランジスタを形成する方法であって、
    シリコン領域に複数のアクティブゲートトレンチを形成するステップと、
    シールド誘電体を前記アクティブゲートトレンチの下方側壁及び底部に沿って形成するステップと、
    前記アクティブゲートトレンチの底部をポリシリコンからなるシールド電極で充填するステップと、
    前記アクティブゲートトレンチ内の前記シールド電極上にインターポリ誘電体（ＩＰＤ）を形成するステップと、
    ゲート誘電体を前記アクティブゲートトレンチの上部側壁及び前記アクティブゲートトレンチに隣接するメサ領域に沿って形成するステップと、
    ＣＭＰプロセスを用いて、前記アクティブゲートの上部内の前記ＩＰＤ上にゲート電極を形成するステップと、
    を含むことを特徴とする方法。
  83. 前記ゲート電極を形成するステップは、
    前記アクティブゲートトレンチを充填し且つ前記アクティブゲートトレンチに隣接するメサ領域上に延在するポリシリコンを形成するステップと、
    ＣＭＰプロセスを用いて、ＣＭＰ停止層として機能する前記シールド誘電体と共に前記ポリシリコンをエッチバックするステップと、
    を含むことを特徴とする請求項８２に記載の方法。
  84. 前記複数のアクティブゲートトレンチを形成するステップと同時に、シールドランナートレンチを形成するステップをさらに含み、
    前記シールドランナートレンチは前記アクティブゲートトレンチと垂直に延在し、前記アクティブゲートトレンチに隣接することを特徴とする請求項８２に記載の方法。
  85. 前記アクティブゲートトレンチの底部を充填するステップと同時に、シールドランナー電極は、前記シールドランナー電極が前記シリコン領域の頂部表面より少し下に凹まされるように前記シールドランナートレンチ内に形成される請求項８４に記載の方法であって、前記ポリシリコン層を形成するステップは、
    前記アクティブゲートトレンチを充填し且つ前記シールドランナートレンチ及び前記アクティブゲートトレンチ及び前記シールドランナートレンチに隣接する前記メサ領域上に延在するポリシリコン層を形成するステップと、
    ＣＭＰプロセスを用いて、ＣＭＰ停止層として機能する前記ゲート誘電体を共に前記ポリシリコン層をエッチバックするステップと、
    を含むことを特徴とする請求項８４に記載の方法。
  86. 前記シールドランナートレンチの幅は前記アクティブゲートトレンチの幅よりも広いことを特徴とする請求項８４に記載の方法。
  87. 前記シールドランナートレンチは前記アクティブゲートトレンチの幅と同一の幅を有することを特徴とする請求項８４に記載の方法。
  88. 前記シリコン層は第１導電型である請求項８４に記載の方法であって、
    前記シリコン領域に第２導電型のウェル領域を形成するステップと、
    前記ウェル領域に前記第１導電型のソース領域を形成するステップと、
    前記ウェル領域、前記ソース領域、及び前記シールドランナートレンチ内に形成されるシールドランナー電極と電気的に接触する金属層を形成するステップと、
    をさらに含むことを特徴とする請求項８４に記載の方法。
  89. 前記複数のアクティブゲートトレンチを形成するステップと同時にシールドランナートレンチ及びゲートランナートレンチを形成するステップをさらに含み、
    前記シールドランナートレンチ及び前記ゲートランナートレンチは前記アクティブゲートトレンチと垂直に延在し、前記アクティブゲートトレンチに隣接することを特徴とする請求項８２に記載の方法。
  90. 前記シールドランナーは、前記アクティブゲートトレンチ内の前記シールド電極と隣接し且つ電気的に接続されるシールドランナー電極を含み、前記ゲートランナートレンチは、前記アクティブゲートトレンチ内の前記ゲート電極と隣接し且つ電気的に接続されるゲートランナー電極を含むことを特徴とする請求項８２に記載の方法。
  91. 前記ゲート電極はＣＭＰプロセスを用いて形成されることを特徴とする請求項８２に記載の方法。
  92. トレンチゲート電界効果トランジスタ（ＦＥＴ）を形成する方法であって、
    第１導電型のシリコン領域に複数のトレンチを形成するステップと、
    各前記トレンチ内にゲート電極を形成するステップと、
    ＣＭＰを用いて頂部金属層を形成するステップと、
    を含み、
    各前記ゲート電極は前記シリコン領域から絶縁され、前記頂部金属層は前記シリコン層と電気的に接触しているが各前記ゲート電極から絶縁されていることを特徴とする方法。
  93. 前記頂部金属層を形成するステップは、
    前記ゲート電極及び前記シリコン領域上に延在する誘電体層を形成するステップと、
    接触マスクを用いて、前記誘電体層にコンタクト開口部を形成するステップと、
    前記コンタクト開口部を充填し且つ前記誘電体層の残りの部分上に延在する金属層を形成するステップと、
    ＣＭＰを用いて、前記金属層の残りの部分の頂部表面及び前記誘電体層の前記残りの部分の頂部表面が同一の平面となるようにＣＭＰ停止層として機能する前記誘電体層と共にエッチバックするステップと、
    を含むことを特徴とする請求項９２に記載の方法。
  94. 前記ゲート電極を形成するステップ、前記各トレンチの底部に沿って厚い底部誘電体を形成するステップ、及び前記各トレンチの側壁に沿ったゲート誘電体を形成するステップの前に、
    前記シリコン領域に第２導電型のウェル領域を形成するステップと、
    前記ウェル領域の上部内に前記第１導電型のソース領域を形成するステップと、
    をさらに含み、前記頂部金属層は前記ソース領域及び前記ウェル領域に電気的に接触することを特徴とする請求項９２に記載の方法。
  95. 前記トレンチゲートＦＥＴはシールドゲートＦＥＴである請求項９２に記載の方法であって、
    前記ゲート電極を形成するステップの前に、
    各前記トレンチの下方側壁及び底部に沿ってシールド誘電体を形成するステップと、
    誘電体電極で各前記トレンチの下方側壁及び底部を充填するステップと、
    各前記トレンチ内の各前記誘電体電極上にインターポリ誘電体（ＩＰＤ）を形成するステップと、
    ゲート誘電体を各前記トレンチの上方側壁に沿って形成するステップと、
    をさらに含むことを特徴とする請求項９２に記載の方法。
  96. トレンチゲート電界効果トランジスタ（ＦＥＴ）を形成する方法であって、
    第１導電型のシリコン領域に複数のトレンチを形成するステップと、
    各前記トレンチにゲート電極を形成するステップと、
    互いに絶縁された複数の部分を有する第１金属層を形成するステップと、
    ＣＭＰを用いて、互いに絶縁された複数の部分を有する第２金属層を形成するステップと、
    を含み、
    各前記ゲート電極は前記シリコン領域から絶縁され、前記複数の部分の少なくとも一部はシリコン領域と電気的に接触しているが、各前記ゲート電極とは絶縁されており、前記第２金属層は第１金属層上に延在し、前記第２金属層の前記複数の部分の１つ又は複数は前記第１金属層の前記複数の部分の対応する１つ又は複数の部分に電気的に接触していることを特徴とする方法。
  97. 前記第１金属層を形成するステップは、
    前記複数のトレンチ及び前記シリコン領域上に延在する誘電体層を形成するステップと、
    接触マスクを用いて、前記誘電体層にコンタクト開口部を形成するステップと、
    前記コンタクト開口部を充填し且つ前記誘電体層の残りの部分上に延在する前記第１金属層を形成するステップと、
    ＣＭＰを用いて、前記第１金属層の残りの部分の頂部表面及び前記誘電体層の前記残りの部分の頂部表面がほぼ同一の表面であるように前記第１金属層を研磨するステップと、
    を含むことを特徴とする請求項９６に記載の方法。
  98. 前記第２金属層を形成するステップは、
    前記第１金属層上に誘電体層を形成するステップと、
    接触マスクを用いて、前記誘電体層にコンタクト開口部を形成するステップと、
    前記コンタクト開口部を充填し且つ前記誘電体層の残りの部分上に延在する前記第２金属層を形成するステップと、
    ＣＭＰを用いて、前記第２金属層の残りの部分の頂部表面及び前記誘電体層の残りの部分の頂部表面の頂部表面がほぼ同一の平面となるようにＣＭＰ停止層として機能する前記誘電体層と共に前記第２金属層を研磨するステップと、
    を含むことを特徴とする請求項９６に記載の方法。
  99. 前記ゲート電極を形成するステップ、前記各トレンチの底部に沿って厚い底部誘電体を形成するステップ、及び前記各トレンチの側壁に沿ったゲート誘電体を形成するステップの前に、
    前記シリコン領域に第２導電型のウェル領域を形成するステップと、
    前記ウェル領域の上部に前記第１導電型のソース領域を形成するステップと、
    をさらに含み、
    前記第１金属層の前記複数の部分の前記少なくとも一部は前記ソース領域及び前記ウェル領域に電気的に接触していることを特徴とする請求項９６に記載の方法。
  100. 前記トレンチゲートＦＥＴはシールドゲートＦＥＴである請求項９６に記載の方法であって、
    前記ゲート電極を形成するステップの前に、
    シールド誘電体を各前記トレンチの下方側壁及び底部に沿って形成するステップと、
    シールド電極により各前記トレンチの底部を充填するステップと、
    各前記トレンチ内の各前記シールド電極上にインターポリ誘電体（ＩＰＤ）を形成するステップと、
    ゲート誘電体を各前記トレンチの上部側壁に沿って形成するステップと、
    をさらに含み、
    各前記シールド電極は前記シールド誘電体により前記シリコン領域から絶縁されていることを特徴とする請求項９６に記載の方法。
  101. トレンチゲート電界効果トランジスタ（ＦＥＴ）を形成する方法であって、
    第１導電型のシリコン領域に複数のトレンチを形成するステップと、
    ＣＭＰを用いて各トレンチの底部に沿って厚い底部誘電体（ＴＢＤ）を形成するステップと、
    各トレンチ内の前記ＴＢＤ上にゲート電極を形成し、前記ＴＢＤと接触させるステップと、を含むことを特徴とする方法。
  102. 前記ゲート電極を形成するステップの前に、
    各トレンチの側壁部に沿ってゲート誘電体を形成するステップと、
    前記シリコン領域に第２導電型のウェル領域を形成するステップと、
    前記ウェル領域の上部に前記第１導電型のソース領域を形成するステップと、
    をさらに含むことを特徴とする請求項１０１に記載の方法。
  103. トレンチゲート電界効果トランジスタ（ＦＥＴ）を形成する方法であって、
    第１導電型のシリコン領域に複数のトレンチを形成するステップと、
    各トレンチの底部に沿って厚い底部誘電体（ＴＢＤ）を形成するステップと、
    ＣＭＰを用いて、各トレンチ内の前記ＴＢＤ上にゲート電極を形成し、前記ＴＢＤと接触させるステップと、
    を含むことを特徴とする方法。
  104. 前記ゲート電極を形成するステップの前に、
    各トレンチの側壁に沿ったゲート電極を形成するステップと、
    前記シリコン領域に第２導電型のウェル領域を形成するステップと、
    前記ウェル領域の上部に前記第１導電型のソース領域を形成するステップと、
    をさらに含むことを特徴とする請求項１０３に記載の方法。
  105. トレンチゲート電界効果トランジスタ（ＦＥＴ）を形成する方法であって、
    第１導電型のシリコン領域に複数のトレンチを形成するステップと、
    各トレンチの底部に沿って厚い底部誘電体（ＴＢＤ）を形成するステップと、
    各トレンチ内の前記ＴＢＤ上に凹まされたゲート電極を形成し、前記ＴＢＤと接触させるステップと、
    ＣＭＰを用いて、前記凹まされたゲート電極上に誘電体キャップ部を形成し、前記凹まされたゲート電極と接触させるステップと、を含むことを特徴とするトレンチゲート電界効果トランジスタ（ＦＥＴ）を形成する方法。
  106. 前記凹まされたゲート電極を形成するステップの前に、
    各トレンチの側壁に沿ったゲート誘電体を形成するステップと、
    前記シリコン領域に第２導電型のウェル領域を形成するステップと、
    前記ウェル領域の上部に前記第１導電型のソース領域を形成するステップと、
    をさらに含んでいることを特徴とする請求項１０５に記載の方法。
JP2008549517A 2006-01-05 2006-11-30 化学的機械式平坦化を利用したパワーデバイス Withdrawn JP2009522807A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/327,657 US7449354B2 (en) 2006-01-05 2006-01-05 Trench-gated FET for power device with active gate trenches and gate runner trench utilizing one-mask etch
PCT/US2006/061423 WO2007117312A2 (en) 2006-01-05 2006-11-30 Power device utilizing chemical mechanical planarization

Publications (1)

Publication Number Publication Date
JP2009522807A true JP2009522807A (ja) 2009-06-11

Family

ID=38224987

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008549517A Withdrawn JP2009522807A (ja) 2006-01-05 2006-11-30 化学的機械式平坦化を利用したパワーデバイス

Country Status (8)

Country Link
US (4) US7449354B2 (ja)
JP (1) JP2009522807A (ja)
KR (1) KR101358871B1 (ja)
CN (1) CN102017103B (ja)
AT (1) AT505175A2 (ja)
DE (1) DE112006003618T5 (ja)
TW (1) TW200733251A (ja)
WO (1) WO2007117312A2 (ja)

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010258153A (ja) * 2009-04-23 2010-11-11 Renesas Electronics Corp 半導体装置の製造方法および半導体装置
JP2011181840A (ja) * 2010-03-03 2011-09-15 Denso Corp パワー素子を備えた半導体装置の製造方法
JP2011187759A (ja) * 2010-03-10 2011-09-22 New Japan Radio Co Ltd 半導体装置およびその製造方法
JP2012104519A (ja) * 2010-11-05 2012-05-31 Elpida Memory Inc 半導体装置、半導体装置の製造方法およびデータ処理システム
JP2013508981A (ja) * 2009-10-20 2013-03-07 ヴィシェイ−シリコニックス 超高密度パワートレンチｍｏｓｆｅｔ
US9425306B2 (en) 2009-08-27 2016-08-23 Vishay-Siliconix Super junction trench power MOSFET devices
US9437729B2 (en) 2007-01-08 2016-09-06 Vishay-Siliconix High-density power MOSFET with planarized metalization
US9443974B2 (en) 2009-08-27 2016-09-13 Vishay-Siliconix Super junction trench power MOSFET device fabrication
US9761696B2 (en) 2007-04-03 2017-09-12 Vishay-Siliconix Self-aligned trench MOSFET and method of manufacture
US9882044B2 (en) 2014-08-19 2018-01-30 Vishay-Siliconix Edge termination for super-junction MOSFETs
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
JP2018198266A (ja) * 2017-05-24 2018-12-13 株式会社東芝 半導体装置
US10234486B2 (en) 2014-08-19 2019-03-19 Vishay/Siliconix Vertical sense devices in vertical trench MOSFET
WO2019116684A1 (ja) * 2017-12-15 2019-06-20 住友電気工業株式会社 炭化珪素半導体装置
JP2019531599A (ja) * 2016-08-31 2019-10-31 無錫華潤上華科技有限公司Ｃｓｍｃｔｅｃｈｎｏｌｏｇｉｅｓ Ｆａｂ２ Ｃｏ．， Ｌｔｄ． Ｖｄｍｏｓ装置およびその製造方法
JP2022031098A (ja) * 2020-08-07 2022-02-18 セミコンダクター マニュファクチュアリング エレクトロニクス（シャオシン）コーポレーション 半導体装置及びその形成方法
US11411105B2 (en) 2020-03-17 2022-08-09 Fuji Electric Co., Ltd. Silicon carbide semiconductor device
JP7338813B1 (ja) * 2022-03-03 2023-09-05 三菱電機株式会社 半導体装置および半導体装置の製造方法

Families Citing this family (116)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4721653B2 (ja) * 2004-05-12 2011-07-13 トヨタ自動車株式会社 絶縁ゲート型半導体装置
DE112006001516T5 (de) 2005-06-10 2008-04-17 Fairchild Semiconductor Corp. Feldeffekttransistor mit Ladungsgleichgewicht
US7449354B2 (en) 2006-01-05 2008-11-11 Fairchild Semiconductor Corporation Trench-gated FET for power device with active gate trenches and gate runner trench utilizing one-mask etch
US8193580B2 (en) 2009-08-14 2012-06-05 Alpha And Omega Semiconductor, Inc. Shielded gate trench MOSFET device and fabrication
US8236651B2 (en) * 2009-08-14 2012-08-07 Alpha And Omega Semiconductor Incorporated Shielded gate trench MOSFET device and fabrication
US8618601B2 (en) * 2009-08-14 2013-12-31 Alpha And Omega Semiconductor Incorporated Shielded gate trench MOSFET with increased source-metal contact
JP2008085278A (ja) * 2006-09-29 2008-04-10 Ricoh Co Ltd 半導体装置及びその製造方法
US7589377B2 (en) * 2006-10-06 2009-09-15 The Boeing Company Gate structure with low resistance for high power semiconductor devices
KR101382505B1 (ko) * 2007-09-03 2014-04-10 삼성전자주식회사 반도체 집적 회로 장치 및 그 제조 방법
JP2010541212A (ja) 2007-09-21 2010-12-24 フェアチャイルド・セミコンダクター・コーポレーション 電力デバイスのための超接合構造及び製造方法
US9484451B2 (en) * 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
US20100013009A1 (en) * 2007-12-14 2010-01-21 James Pan Structure and Method for Forming Trench Gate Transistors with Low Gate Resistance
US8791525B2 (en) * 2008-02-25 2014-07-29 International Rectifier Corporation Power semiconductor device including a double metal contact
US7955964B2 (en) * 2008-05-14 2011-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Dishing-free gap-filling with multiple CMPs
US7910439B2 (en) * 2008-06-11 2011-03-22 Maxpower Semiconductor Inc. Super self-aligned trench MOSFET devices, methods, and systems
US7936009B2 (en) * 2008-07-09 2011-05-03 Fairchild Semiconductor Corporation Shielded gate trench FET with an inter-electrode dielectric having a low-k dielectric therein
US8552535B2 (en) 2008-11-14 2013-10-08 Semiconductor Components Industries, Llc Trench shielding structure for semiconductor device and method
US8362548B2 (en) * 2008-11-14 2013-01-29 Semiconductor Components Industries, Llc Contact structure for semiconductor device having trench shield electrode and method
US7915672B2 (en) * 2008-11-14 2011-03-29 Semiconductor Components Industries, L.L.C. Semiconductor device having trench shield electrode structure
US8174067B2 (en) * 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8304829B2 (en) 2008-12-08 2012-11-06 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US7767526B1 (en) * 2009-01-29 2010-08-03 Alpha & Omega Semiconductor Incorporated High density trench MOSFET with single mask pre-defined gate and contact trenches
US8227855B2 (en) 2009-02-09 2012-07-24 Fairchild Semiconductor Corporation Semiconductor devices with stable and controlled avalanche characteristics and methods of fabricating the same
US8148749B2 (en) 2009-02-19 2012-04-03 Fairchild Semiconductor Corporation Trench-shielded semiconductor device
TWI396240B (zh) * 2009-05-08 2013-05-11 Anpec Electronics Corp 製造功率半導體元件的方法
US8049276B2 (en) 2009-06-12 2011-11-01 Fairchild Semiconductor Corporation Reduced process sensitivity of electrode-semiconductor rectifiers
US7952141B2 (en) 2009-07-24 2011-05-31 Fairchild Semiconductor Corporation Shield contacts in a shielded gate MOSFET
US20110068389A1 (en) * 2009-09-21 2011-03-24 Force Mos Technology Co. Ltd. Trench MOSFET with high cell density
JP2011086679A (ja) * 2009-10-13 2011-04-28 Elpida Memory Inc 半導体装置および半導体装置の製造方法
US9425305B2 (en) * 2009-10-20 2016-08-23 Vishay-Siliconix Structures of and methods of fabricating split gate MIS devices
US9419129B2 (en) 2009-10-21 2016-08-16 Vishay-Siliconix Split gate semiconductor device with curved gate oxide profile
JP5602414B2 (ja) * 2009-11-05 2014-10-08 ピーエスフォー ルクスコ エスエイアールエル 半導体装置の製造方法および半導体装置
JP2011129760A (ja) * 2009-12-18 2011-06-30 Elpida Memory Inc 半導体装置の製造方法及び半導体装置
KR101662282B1 (ko) * 2010-01-14 2016-10-05 삼성전자주식회사 고유전율의 보호막 패턴을 포함하는 매립 게이트 패턴을 갖는 반도체 장치 및 이의 제조 방법
US8437174B2 (en) 2010-02-15 2013-05-07 Micron Technology, Inc. Memcapacitor devices, field effect transistor devices, non-volatile memory arrays, and methods of programming
US8416609B2 (en) 2010-02-15 2013-04-09 Micron Technology, Inc. Cross-point memory cells, non-volatile memory arrays, methods of reading a memory cell, methods of programming a memory cell, methods of writing to and reading from a memory cell, and computer systems
US9577089B2 (en) 2010-03-02 2017-02-21 Vishay-Siliconix Structures and methods of fabricating dual gate devices
JP5489791B2 (ja) * 2010-03-10 2014-05-14 三菱電機株式会社 電力用半導体装置の製造方法
US8431457B2 (en) 2010-03-11 2013-04-30 Alpha And Omega Semiconductor Incorporated Method for fabricating a shielded gate trench MOS with improved source pickup layout
US8394702B2 (en) 2010-03-24 2013-03-12 Alpha And Omega Semiconductor Incorporated Method for making dual gate oxide trench MOSFET with channel stop using three or four masks process
US8367501B2 (en) * 2010-03-24 2013-02-05 Alpha & Omega Semiconductor, Inc. Oxide terminated trench MOSFET with three or four masks
US9252239B2 (en) * 2014-05-31 2016-02-02 Alpha And Omega Semiconductor Incorporated Semiconductor power devices manufactured with self-aligned processes and more reliable electrical contacts
US8497551B2 (en) * 2010-06-02 2013-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned contact for trench MOSFET
JP5957171B2 (ja) * 2010-06-30 2016-07-27 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US8634224B2 (en) 2010-08-12 2014-01-21 Micron Technology, Inc. Memory cells, non-volatile memory arrays, methods of operating memory cells, methods of writing to and reading from a memory cell, and methods of programming a memory cell
US8409915B2 (en) 2010-09-20 2013-04-02 Micron Technology, Inc. Methods of forming memory cells
CN102412295A (zh) * 2010-09-21 2012-04-11 株式会社东芝 半导体装置及其制造方法
US8580667B2 (en) * 2010-12-14 2013-11-12 Alpha And Omega Semiconductor Incorporated Self aligned trench MOSFET with integrated diode
US8502346B2 (en) * 2010-12-23 2013-08-06 Alpha And Omega Semiconductor Incorporated Monolithic IGBT and diode structure for quasi-resonant converters
US8476676B2 (en) 2011-01-20 2013-07-02 Alpha And Omega Semiconductor Incorporated Trench poly ESD formation for trench MOS and SGT
US8502302B2 (en) * 2011-05-02 2013-08-06 Alpha And Omega Semiconductor Incorporated Integrating Schottky diode into power MOSFET
WO2012158977A2 (en) 2011-05-18 2012-11-22 Vishay-Siliconix Semiconductor device
US8530304B2 (en) 2011-06-14 2013-09-10 Semiconductor Components Industries, Llc Process of forming an electronic device including a gate electrode and a gate tap
US8829603B2 (en) 2011-08-18 2014-09-09 Alpha And Omega Semiconductor Incorporated Shielded gate trench MOSFET package
US8536646B2 (en) 2011-09-21 2013-09-17 Sinopower Semiconductor Inc. Trench type power transistor device
US8536561B2 (en) 2011-10-17 2013-09-17 Micron Technology, Inc. Memory cells and memory cell arrays
US8872278B2 (en) 2011-10-25 2014-10-28 Fairchild Semiconductor Corporation Integrated gate runner and field implant termination for trench devices
TWI462295B (zh) * 2011-11-15 2014-11-21 Anpec Electronics Corp 溝渠型功率電晶體元件及其製作方法
US9431249B2 (en) 2011-12-01 2016-08-30 Vishay-Siliconix Edge termination for super junction MOSFET devices
US8803230B2 (en) * 2012-01-16 2014-08-12 Infineon Technologies Austria Ag Semiconductor transistor having trench contacts and method for forming therefor
US9614043B2 (en) * 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
US8921184B2 (en) 2012-05-14 2014-12-30 Semiconductor Components Industries, Llc Method of making an electrode contact structure and structure therefor
US9029215B2 (en) 2012-05-14 2015-05-12 Semiconductor Components Industries, Llc Method of making an insulated gate semiconductor device having a shield electrode structure
US8785997B2 (en) 2012-05-16 2014-07-22 Infineon Technologies Ag Semiconductor device including a silicate glass structure and method of manufacturing a semiconductor device
CN103426738B (zh) 2012-05-17 2018-05-18 恩智浦美国有限公司 具有边缘端部结构的沟槽半导体器件及其制造方法
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
US8723317B2 (en) * 2012-09-14 2014-05-13 Force Mos Technology Co., Ltd. Trench metal oxide semiconductor field effect transistor with embedded schottky rectifier using reduced masks process
CN103928513B (zh) * 2013-01-15 2017-03-29 无锡华润上华半导体有限公司 一种沟槽dmos器件及其制作方法
JP6062269B2 (ja) * 2013-01-31 2017-01-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR101828495B1 (ko) 2013-03-27 2018-02-12 삼성전자주식회사 평탄한 소스 전극을 가진 반도체 소자
KR101934893B1 (ko) 2013-03-27 2019-01-03 삼성전자 주식회사 그루브 소스 컨택 영역을 가진 반도체 소자의 제조 방법
US9691981B2 (en) 2013-05-22 2017-06-27 Micron Technology, Inc. Memory cell structures
CN104299903B (zh) * 2013-07-16 2017-06-06 上海华虹宏力半导体制造有限公司 沟槽栅mosfet的制造方法
CN104347376B (zh) * 2013-08-05 2017-04-26 台湾茂矽电子股份有限公司 于金属氧化物半导体场效应晶体管中形成遮蔽栅极的方法
TWI528424B (zh) * 2013-08-05 2016-04-01 台灣茂矽電子股份有限公司 於金氧半場效電晶體形成遮蔽閘之方法
DE102013108518B4 (de) * 2013-08-07 2016-11-24 Infineon Technologies Ag Halbleitervorrichtung und verfahren zum herstellen derselben
CN104669069B (zh) * 2013-12-03 2017-04-26 汕头超声显示器（二厂）有限公司 一种ogs电容触摸屏的边缘抛光方法
US10395970B2 (en) * 2013-12-05 2019-08-27 Vishay-Siliconix Dual trench structure
TWI614898B (zh) * 2013-12-06 2018-02-11 達爾國際股份有限公司 終止區結構及其製造方法
US9406543B2 (en) 2013-12-10 2016-08-02 Samsung Electronics Co., Ltd. Semiconductor power devices and methods of manufacturing the same
CN104716028B (zh) * 2013-12-12 2018-10-19 江苏宏微科技股份有限公司 沟槽型绝缘栅双极晶体管的沟槽栅结构及其制备方法
TWI548461B (zh) 2014-02-21 2016-09-11 Double chamber full cover sealed piezoelectric atomization module
US9595587B2 (en) * 2014-04-23 2017-03-14 Alpha And Omega Semiconductor Incorporated Split poly connection via through-poly-contact (TPC) in split-gate based power MOSFETs
US9202859B1 (en) 2014-05-27 2015-12-01 Texas Instruments Incorporated Well resistors and polysilicon resistors
US9496358B2 (en) * 2014-05-29 2016-11-15 Inotera Memories, Inc. Semiconductor device and fabrication method therefor
US9508596B2 (en) 2014-06-20 2016-11-29 Vishay-Siliconix Processes used in fabricating a metal-insulator-semiconductor field effect transistor
US9691863B2 (en) * 2015-04-08 2017-06-27 Alpha And Omega Semiconductor Incorporated Self-aligned contact for trench power MOSFET
US9673314B2 (en) 2015-07-08 2017-06-06 Vishay-Siliconix Semiconductor device with non-uniform trench oxide layer
US9812538B2 (en) * 2015-12-01 2017-11-07 Infineon Technologies Americas Corp. Buried bus and related method
CN105957811A (zh) * 2016-04-27 2016-09-21 上海华虹宏力半导体制造有限公司 具有屏蔽栅的沟槽栅功率器件的制造方法
CN105932064B (zh) * 2016-06-28 2019-01-04 上海华虹宏力半导体制造有限公司 沟槽栅功率mosfet及制造方法
US10032728B2 (en) * 2016-06-30 2018-07-24 Alpha And Omega Semiconductor Incorporated Trench MOSFET device and the preparation method thereof
DE102016112111B4 (de) 2016-07-01 2023-04-13 Infineon Technologies Austria AG Superjunction-halbleitervorrichtung
US10056461B2 (en) 2016-09-30 2018-08-21 Alpha And Omega Semiconductor Incorporated Composite masking self-aligned trench MOSFET
CN109075199B (zh) * 2016-10-17 2021-08-31 富士电机株式会社 半导体装置
US9905675B1 (en) * 2016-12-22 2018-02-27 Infineon Technologies Americas Corp. Gate and field electrode trench formation process
DE102016125879B3 (de) * 2016-12-29 2018-06-21 Infineon Technologies Ag Halbleitervorrichtung mit einer IGBT-Region und einer nicht schaltbaren Diodenregion
CN106876321A (zh) * 2017-01-04 2017-06-20 上海华虹宏力半导体制造有限公司 台阶形貌的工艺方法
TWI708342B (zh) 2017-05-19 2020-10-21 力智電子股份有限公司 半導體結構及其製造方法以及半導體元件的終端區結構
CN107579002A (zh) * 2017-08-01 2018-01-12 中航（重庆）微电子有限公司 一种沟槽型器件的制备方法
US11056581B2 (en) * 2017-08-21 2021-07-06 Semiconductor Components Industries, Llc Trench-gate insulated-gate bipolar transistors
US10153357B1 (en) * 2017-08-28 2018-12-11 Nxp Usa, Inc. Superjunction power semiconductor device and method for forming
CN107910271B (zh) * 2017-11-17 2023-11-17 杭州士兰集成电路有限公司 功率半导体器件及其制造方法
US10714574B2 (en) * 2018-05-08 2020-07-14 Ipower Semiconductor Shielded trench devices
US11538911B2 (en) 2018-05-08 2022-12-27 Ipower Semiconductor Shielded trench devices
CN108565220A (zh) * 2018-05-18 2018-09-21 七色堇电子科技（上海）有限公司 一种沟槽型mos晶体管的制备方法及电子装置
US10468402B1 (en) * 2018-07-25 2019-11-05 Semiconductor Components Industries, Llc Trench diode and method of forming the same
US11217541B2 (en) 2019-05-08 2022-01-04 Vishay-Siliconix, LLC Transistors with electrically active chip seal ring and methods of manufacture
DE102019212646A1 (de) * 2019-08-23 2021-02-25 Robert Bosch Gmbh Grabentransistor
US11218144B2 (en) 2019-09-12 2022-01-04 Vishay-Siliconix, LLC Semiconductor device with multiple independent gates
US11271100B2 (en) * 2019-10-15 2022-03-08 Infineon Technologies Austria Ag Narrow semiconductor mesa device
KR102315054B1 (ko) * 2020-05-15 2021-10-21 현대모비스 주식회사 전력 반도체 소자 및 전력 반도체 칩
US11848378B2 (en) * 2020-08-13 2023-12-19 Stmicroelectronics Pte Ltd Split-gate trench power MOSFET with self-aligned poly-to-poly isolation
CN112382571B (zh) * 2020-11-13 2022-03-15 深圳市汇德科技有限公司 一种半导体芯片的制造方法和半导体芯片
CN116134623A (zh) * 2021-09-15 2023-05-16 丹尼克斯半导体有限公司 Igbt器件
CN115799340B (zh) * 2023-01-09 2023-05-12 无锡先瞳半导体科技有限公司 屏蔽栅场效应晶体管

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3257626A (en) * 1962-12-31 1966-06-21 Ibm Semiconductor laser structures
US3900863A (en) * 1974-05-13 1975-08-19 Westinghouse Electric Corp Light-emitting diode which generates light in three dimensions
US5814858A (en) * 1996-03-15 1998-09-29 Siliconix Incorporated Vertical power MOSFET having reduced sensitivity to variations in thickness of epitaxial layer
US6396102B1 (en) * 1998-01-27 2002-05-28 Fairchild Semiconductor Corporation Field coupled power MOSFET bus architecture using trench technology
JP4189610B2 (ja) * 1998-05-08 2008-12-03 ソニー株式会社 光電変換素子およびその製造方法
JP2000056281A (ja) * 1998-08-07 2000-02-25 Mitsubishi Electric Corp 光変調器とその製造方法
US6316280B1 (en) * 1998-09-07 2001-11-13 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing semiconductor devices separated from a wafer
US7345342B2 (en) * 2001-01-30 2008-03-18 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
DE10212149B4 (de) * 2002-03-19 2007-10-04 Infineon Technologies Ag Transistoranordnung mit Schirmelektrode außerhalb eines aktiven Zellenfeldes und reduzierter Gate-Drain-Kapazität
US6838722B2 (en) * 2002-03-22 2005-01-04 Siliconix Incorporated Structures of and methods of fabricating trench-gated MIS devices
US6653161B1 (en) * 2002-05-16 2003-11-25 Intel Corporation Method and apparatus for forming a capacitive structure including single crystal silicon
JP4158453B2 (ja) * 2002-08-22 2008-10-01 株式会社デンソー 半導体装置及びその製造方法
US6861701B2 (en) * 2003-03-05 2005-03-01 Advanced Analogic Technologies, Inc. Trench power MOSFET with planarized gate bus
GB0329534D0 (en) 2003-12-20 2004-01-28 Ibm Method for determining the bounding voxelisation of a 3d polygon
US7449354B2 (en) 2006-01-05 2008-11-11 Fairchild Semiconductor Corporation Trench-gated FET for power device with active gate trenches and gate runner trench utilizing one-mask etch

Cited By (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9437729B2 (en) 2007-01-08 2016-09-06 Vishay-Siliconix High-density power MOSFET with planarized metalization
US9947770B2 (en) 2007-04-03 2018-04-17 Vishay-Siliconix Self-aligned trench MOSFET and method of manufacture
US9761696B2 (en) 2007-04-03 2017-09-12 Vishay-Siliconix Self-aligned trench MOSFET and method of manufacture
JP2010258153A (ja) * 2009-04-23 2010-11-11 Renesas Electronics Corp 半導体装置の製造方法および半導体装置
US9443974B2 (en) 2009-08-27 2016-09-13 Vishay-Siliconix Super junction trench power MOSFET device fabrication
US9425306B2 (en) 2009-08-27 2016-08-23 Vishay-Siliconix Super junction trench power MOSFET devices
KR101869323B1 (ko) * 2009-10-20 2018-06-20 비쉐이-실리코닉스 초고밀도 전력 트렌치 mosfet
JP2013508981A (ja) * 2009-10-20 2013-03-07 ヴィシェイ−シリコニックス 超高密度パワートレンチｍｏｓｆｅｔ
KR20160111548A (ko) * 2009-10-20 2016-09-26 비쉐이-실리코닉스 초고밀도 전력 트렌치 mosfet
US9431530B2 (en) 2009-10-20 2016-08-30 Vishay-Siliconix Super-high density trench MOSFET
JP2011181840A (ja) * 2010-03-03 2011-09-15 Denso Corp パワー素子を備えた半導体装置の製造方法
JP2011187759A (ja) * 2010-03-10 2011-09-22 New Japan Radio Co Ltd 半導体装置およびその製造方法
JP2012104519A (ja) * 2010-11-05 2012-05-31 Elpida Memory Inc 半導体装置、半導体装置の製造方法およびデータ処理システム
US10283587B2 (en) 2014-06-23 2019-05-07 Vishay-Siliconix Modulated super junction power MOSFET devices
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
US10527654B2 (en) 2014-08-19 2020-01-07 Vishay SIliconix, LLC Vertical sense devices in vertical trench MOSFET
US10234486B2 (en) 2014-08-19 2019-03-19 Vishay/Siliconix Vertical sense devices in vertical trench MOSFET
US9882044B2 (en) 2014-08-19 2018-01-30 Vishay-Siliconix Edge termination for super-junction MOSFETs
US10340377B2 (en) 2014-08-19 2019-07-02 Vishay-Siliconix Edge termination for super-junction MOSFETs
US10444262B2 (en) 2014-08-19 2019-10-15 Vishay-Siliconix Vertical sense devices in vertical trench MOSFET
JP2019531599A (ja) * 2016-08-31 2019-10-31 無錫華潤上華科技有限公司Ｃｓｍｃｔｅｃｈｎｏｌｏｇｉｅｓ Ｆａｂ２ Ｃｏ．， Ｌｔｄ． Ｖｄｍｏｓ装置およびその製造方法
JP2018198266A (ja) * 2017-05-24 2018-12-13 株式会社東芝 半導体装置
WO2019116684A1 (ja) * 2017-12-15 2019-06-20 住友電気工業株式会社 炭化珪素半導体装置
JPWO2019116684A1 (ja) * 2017-12-15 2020-12-03 住友電気工業株式会社 炭化珪素半導体装置
US11282925B2 (en) 2017-12-15 2022-03-22 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device
JP7247892B2 (ja) 2017-12-15 2023-03-29 住友電気工業株式会社 炭化珪素半導体装置
US11411105B2 (en) 2020-03-17 2022-08-09 Fuji Electric Co., Ltd. Silicon carbide semiconductor device
JP2022031098A (ja) * 2020-08-07 2022-02-18 セミコンダクター マニュファクチュアリング エレクトロニクス（シャオシン）コーポレーション 半導体装置及びその形成方法
JP7127168B2 (ja) 2020-08-07 2022-08-29 セミコンダクター マニュファクチュアリング エレクトロニクス（シャオシン）コーポレーション 半導体装置及びその形成方法
JP7338813B1 (ja) * 2022-03-03 2023-09-05 三菱電機株式会社 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
DE112006003618T5 (de) 2008-11-13
AT505175A2 (de) 2008-11-15
US20090020810A1 (en) 2009-01-22
KR20080083184A (ko) 2008-09-16
US20120058615A1 (en) 2012-03-08
US7772642B2 (en) 2010-08-10
US8461040B2 (en) 2013-06-11
WO2007117312A3 (en) 2011-05-26
CN102017103A (zh) 2011-04-13
US20100311216A1 (en) 2010-12-09
CN102017103B (zh) 2014-10-15
TW200733251A (en) 2007-09-01
KR101358871B1 (ko) 2014-02-05
WO2007117312A2 (en) 2007-10-18
US7449354B2 (en) 2008-11-11
US7902071B2 (en) 2011-03-08
US20070155104A1 (en) 2007-07-05

Similar Documents

Publication Publication Date Title
KR101358871B1 (ko) 화학 기계적 평탄화를 이용하는 전력 디바이스
JP3851776B2 (ja) パワーｍｏｓ素子及びｍｏｓ素子の製造方法
US7301200B2 (en) Trench FET with self aligned source and contact
US6969888B2 (en) Planarized and silicided trench contact
EP1403914B1 (en) Method of making a semiconductor device having trenches
US6455378B1 (en) Method of manufacturing a trench gate power transistor with a thick bottom insulator
US7799642B2 (en) Trench MOSFET and method of manufacture utilizing two masks
US9735266B2 (en) Self-aligned contact for trench MOSFET
US7687352B2 (en) Trench MOSFET and method of manufacture utilizing four masks
US7494876B1 (en) Trench-gated MIS device having thick polysilicon insulation layer at trench bottom and method of fabricating the same
TWI724685B (zh) 遮蔽閘極溝槽式金氧半導體場效電晶體元件
EP1162665A2 (en) Trench gate MIS device and method of fabricating the same
US20230299196A1 (en) Gate electrode extending into a shallow trench isolation structure in high voltage devices
US20230268421A1 (en) Method for auto-aligned manufacturing of a trench-gate mos transistor, and shielded-gate mos transistor
JP2023128002A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20091104

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20120913