JP7127168B2 - 半導体装置及びその形成方法 - Google Patents

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Description

本発明は、半導体技術の分野に関し、特に、半導体装置、及びその半導体装置の形成方法に関する。
シールドゲートトレンチ（ＳＧＴ）電界効果トランジスタ（ＦＥＴ）は、低いゲート－ドレイン容量Ｃｇｄ、非常に低いオン抵抗及び高耐圧を特徴とし、ＦＥＴを組み込んだ半導体集積回路の柔軟な応用の改善に役立つ。具体的には、シールドゲートトレンチＦＥＴは、ゲート電極の下に配置されるシールド電極に起因するゲート－ドレイン容量を大幅に減少させるとともに、ドリフト領域内の高濃度のドーパントキャリアから生じるオン抵抗を減少させ、デバイスの耐圧にさらなる利益をもたらすことができる。
また、シールドゲートトレンチＦＥＴを採用した半導体装置では、トランジスタのターンオフ時に素早いターンオフを達成し、逆回復速度を上げるために、ＳＢＲ（Super Barrier Rectifier）などの付加的な整流器が内蔵され、トランジスタのターンオフ過程におけるデバイスのターンオフの高速化を図っている。
図１の概略図を具体的に参照することができ、これは、シールドゲートトレンチＦＥＴが形成されるセル領域１０Ａと、ＳＢＲが形成される整流器領域１０Ｃとの両方で設計された半導体装置を示す。現在、シールドゲートトレンチＦＥＴ及びＳＢＲの形成は、典型的には以下のステップを含む。
第１のステップでは、所望の深さを有するトレンチ１１Ａ／１１Ｃがそれぞれセル領域１０Ａ及び整流器領域１０Ｃに形成されるように、マスク層を用いて基板１０を直接エッチングする。
第２のステップでは、初期誘電体層２１Ａ／２１Ｃが形成され、トレンチ１１Ａ／１１Ｃの底部及び側壁の両方を覆う。
第３のステップでは、電極材料層が堆積され、そこにエッチバック工程が行われて、個々のトレンチ内の電極材料の上面を下げ、その結果、トレンチの各々の底部にシールド電極３１Ａ／３１Ｃが形成される。その結果、シールド電極の上方の初期誘電体層２１Ａ／２１Ｃの部分が露出される。
第４のステップでは、シールド電極の上方の初期誘電体層２１Ａ／２１Ｃの部分が除去され、その下にある、シールド電極よりも高い位置のトレンチ１１Ａ／１１Ｃの側壁部分が露出する。第３のステップにおいて電極材料上で実行されるエッチバック工程は、露出された初期誘電体層に損傷をもたらす可能性があり、このステップにおいて、初期誘電体層のそのような損傷部分を除去することができることが理解されるであろう。
第５のステップでは、第１のマスクを使用するフォトリソグラフィ工程が整流器領域１０Ｃが遮蔽されるように実行され、一方、セル領域１０Ａは依然として露光される。次いで、セル領域１０Ａ内のトレンチ１１Ａの露出された上部側壁部分に対して第１の酸化工程が実行され、その結果、第１の厚さを有する上部誘電体層２２Ａが形成される。
第６のステップでは、セル領域１０Ａが遮蔽され、整流器領域１０Ｃが露出されるように、第２のマスクを使用する別のフォトリソグラフィ工程が実行される。次いで、整流器領域１０Ｃ内のトレンチ１１Ｃの露出された上部側壁部分に対して第２の酸化工程が実行され、その結果、第１の厚さよりも小さい第２の厚さを有する上部誘電体層２２Ｃが形成される。
第７のステップでは、セル領域１０Ａ及び整流器領域１０Ｃ内のトレンチ１１Ａ／１１Ｃを適切な材料で充填することによって、ゲート電極３２Ａ／３２Ｃが形成される。整流器領域１０Ｃ内に形成されるより薄い上部誘電体層２２Ｃは、結果として生じるＳＢＲを、デバイスをターンオンするのに十分でない電圧でターンオンすることを可能にすることに留意されたい。しかしながら、整流器領域１０Ｃの上部誘電体層２２Ｃの厚さを小さくすることは、酸化処理中における角部２０Ｃでの不十分な酸化（例えば、酸素と側壁との接触が不十分である可能性がある）の原因となりがちであり、正に厳しい要求である。これは、電流リークを防止するには角部２０Ｃでの酸化物層の厚さが小さすぎるということになってしまう可能性がある。
加えて、セル領域１０ＡにおけるシールドゲートトレンチＦＥＴの性能、及び整流器領域１０ＣにおけるＳＢＲの性能をそれぞれ決定する上部誘電体層２２Ａ及び２２Ｃは、一般に異なる厚さを有することが要求されるので、それらは別個のフォトマスクを使用する異なるフォトリソグラフィ工程を採用する別々のステップで形成されなければならず、製造が複雑でコスト高となる。さらに、フォトリソグラフィ工程の各々において、トレンチの１つはフォトレジストで充填され、遮蔽され、その使用はトレンチ内のフォトレジスト残留の問題に関連する傾向がある。
本発明の目的は、電流漏れがなく、より簡単な工程を用いて製造することができる半導体装置を提供することである。
この目的のために、提供される半導体装置は、セル領域及び非セル領域を画定する基板であって、前記非セル領域はソース接続領域を含む基板と、前記セル領域内に形成され、前記基板内に形成される第１のトレンチと、前記第１のトレンチの底部及び側壁の両方を覆う第１の誘電体層と、前記第１のトレンチ内に順次積層されるシールド電極、分離層及び第１のゲート電極とを含むシールドゲートトレンチ電解効果トランジスタと、前記非セル領域内に形成され、前記基板内に形成される第２のトレンチと、前記第２のトレンチの底部及び側壁の両方を覆う第２の誘電体層と、前記第２のトレンチの底部を充填する第２のゲート電極とを含むスーパーバリア整流器（ＳＢＲ）とを備える。
前記第２の誘電体層は、第２の下部誘電体層と、前記第２の下部誘電体層の上に存在しかつ前記第２の下部誘電体層に接続される第２の上部誘電体層とを含む。
前記第２の上部誘電体層は、前記第２の下部誘電体層の厚さよりも小さい厚さを有する。
前記第２の下部誘電体層は、前記第２の上部誘電体層の近位にビーク状部分を有し、厚さにおいて前記第２の上部誘電体層に向かってテーパ状とされている。
前記第２の上部誘電体層は、前記第２の下部誘電体層のビーク状部分に滑らかに接続される。
第２の上部誘電体層の厚さは、前記第１のゲート電極に垂直に対応する第１の誘電体層の一部よりもさらに小さい。
前記第２のゲート電極の上面が前記シールド電極の上にあり、前記第２のゲート電極及び前記シールド電極の両方がソース接続領域によって電気的にピックアップされる。
任意には、前記非セル領域は、前記ソース接続領域に加えて整流器領域を含んでもよい。ここで、ＳＢＲは整流器領域内に形成され、前記ソース接続領域内にソース接続構造が形成される。前記ソース接続構造は、前記基板内に形成された第３のトレンチと、前記第３のトレンチの底部及び側壁の両方を覆う第３の誘電体層と、第３のトレンチを充填する接続電極とを含む。前記接続電極は前記シールド電極を電気的にピックアップするために、前記シールド電極に接続する。
任意には、半導体装置において、基板は、複数のセル領域、及び少なくとも１つの整流器領域を画定することができる。複数のセル領域の第１のトレンチはすべて所定の方向に延在する。少なくとも１つの整流器領域の各々における第２のトレンチは、隣接する第１のトレンチの間に介在し、第１のトレンチは、全て、その端部において第３のトレンチまで延在して、第３のトレンチと連通する。
任意には、ソース接続構造をソース接続領域に形成することができる。ソース接続構造は、基板に形成された第３のトレンチであって、少なくとも一部がＳＢＲの第２のトレンチを構成し、機能集積領域として定義される第３のトレンチと、前記第３のトレンチの底部と側壁の両方を覆う第３の誘電体層であって、前記機能集積領域内に形成された前記第３の誘電体層の一部が前記ＳＢＲの前記第２の誘電体層を構成する、第３の誘電体層と、前記第３のトレンチを充填する接続電極であって、前記接続電極が前記シールド電極を電気的に接続し、前記機能集積領域内に形成された前記接続電極の一部が前記ＳＢＲの前記第２のゲート電極を形成する接続電極とを含む。
任意には、半導体装置において、基板は複数のセル領域を画定することができる。複数のセル領域の第１のトレンチは、すべて所定の方向に延在し、第１のトレンチは、その端部において第２のトレンチまで延在して、第２のトレンチと連通する。任意には、第２の上部誘電体層の厚さは、４０Å～１００Åであってもよい。
任意には、前記第１の誘電体層は、第１の下部誘電体層と、第１の下部誘電体層の上に存在し、第１の下部誘電体層に接続される第１の上部誘電体層とを含んでもよい。前記第１の下部誘電体層は第１のトレンチの底部と、シールド電極に対応する第１のトレンチの側壁の一部との両方を覆う。第１の上部誘電体層は、第１のゲート電極に対応する第１のトレンチの側壁の少なくとも一部を覆う。
任意には、前記第１の下部誘電体層は、第１の上部誘電体層の近位にあり、かつ厚さがテーパ状になったビーク状部分を有してもよい。第１の下部誘電体層のビーク状部分は、第２の下部誘電体層のビーク状部分が位置する高さに等しい高さに位置する。任意には、第１のトレンチと第２のトレンチは深さが等しい。
任意には、半導体装置は、第１のトレンチの横の基板に形成されたソース領域ウェル領域を備え得る。ソース領域とウェル領域は、各々が第１のゲート電極と横方向の重なりを有し、ソース領域とウェル領域は、第２のトレンチの横の基板までさらに延び、各々が第２のゲート電極と横方向の重なりを有してもよい。
本発明はまた、半導体装置を形成する方法を提供する。その方法は、
セル領域及び非セル領域を画定する基板を提供するステップと、
前記基板内に複数のトレンチを形成するステップであって、前記複数のトレンチは、前記セル領域内の第１のトレンチと、前記非セル領域内の第２のトレンチを含むステップと、
前記複数のトレンチの各々の底部と側壁の下部の両方を覆う下部誘電体層を形成するステップであって、前記下部誘電体層を形成するステップは、前記第１のトレンチ内に第１の下部誘電体層を形成するステップと、前記第２のトレンチ内に第２の下部誘電体層を形成するステップとを含み、これにより、前記第２の下部誘電体層の少なくとも一端が、徐々に厚さが減少するビーク状部分となるステップと、
前記複数のトレンチの各々の側壁の上部を覆う上部誘電体層を形成するステップであって、前記上部誘電体層を形成するステップは、前記第１のトレンチの側壁の上部に犠牲誘電体層を形成し、前記第２のトレンチの側壁の上部に第２の上部誘電体層を形成するステップであって、前記第２の下部誘電体層の厚さよりも前記第２の上部誘電体層の厚さが小さく、前記第２の上部誘電体層が前記第２の下部誘電体層のビーク状部分に滑らかに接続されるステップと、
前記複数のトレンチに電極を形成するステップであって、前記電極を形成するステップは、前記第１のトレンチの下部にシールド電極を形成することと、前記第２のトレンチに第２のゲート電極を形成することとを含み、前記第２のゲート電極は、前記第２のトレンチの底部を充填し、前記シールド電極の上に上面を有するステップと、
前記第１のトレンチの中の、前記シールド電極の上に、分離層、第１の上部誘電体層及び第１のゲート電極を連続的に形成するステップと
を備える。
前記第１の上部誘電体層の厚さは、前記第２の上部誘電体層の厚さよりも大きい厚さを有する。
任意には、前記基板に複数のトレンチを形成するステップは、
前記基板の上面にマスク層を形成するステップであって、このマスク層を用いて基板をエッチングすることにより、前記セル領域内の前記基板に第１の上部トレンチが形成され、前記非セル領域内の前記基板に第２の上部トレンチが形成されるステップと、
前記第１の上部トレンチ及び前記第２の上部トレンチの各々の側壁の上に酸化シリコン層及び窒化シリコン層を連続的に形成するステップであって、前記第１の上部トレンチ及び前記第２の上部トレンチの各々の底部を露出させるステップと、
前記第１の上部トレンチ及び前記第２の上部トレンチの底部を、前記第１の上部トレンチ及び前記第２の上部トレンチの底部が下方に延在して第１及び第２のトレンチを形成するように、前記窒化シリコン層がマスクとして機能する状態でエッチングするステップと
を含み得る。
任意には、前記複数のトレンチの各々の底部、及び前記側壁の下部の両方を覆う前記下部誘電体層を形成するステップは、 前記酸化シリコン層と窒化シリコン層とをマスクとして局所酸化処理を行うことにより、前記第１のトレンチにビーク状部を有する第１の下部誘電体層を形成し、前記第２のトレンチにビーク状部を有する第２の下部誘電体層を形成することを含み得る。
任意には、複数のトレンチの各々の側壁の上部を覆う上部誘電体層を形成することは、
酸化シリコン層及び窒化シリコン層を除去し、下部誘電体層の上方の、前記第１及び第２のトレンチの各々の側壁の上部を露出させるステップと、
第１の酸化工程を実施し、それにより前記第１のトレンチの側壁の上部に犠牲誘電体層を形成し、前記第２のトレンチの側壁の上部に第２の誘電体層を形成するステップと
を更に備え得る。
任意には、複数のトレンチ内に電極を形成するステップは、
前記複数のトレンチの各々を電極材料層で充填するステップであって、前記第２のトレンチにおける前記電極材料層の一部は、前記第２の上部誘電体層を覆う前記第２のゲート電極を形成するステップと、
前記第１のトレンチ内の電極材料層の一部を除去し、これにより前記第１のトレンチの底部上の電極材料層の残りの部分がシールド電極を形成し、第１のトレンチ内の犠牲誘電体層を露出させるステップと、
前記第１のトレンチに分離層を形成して前記シールド電極を覆い、前記犠牲誘電体層を除去することによって、前記第１のトレンチの側壁の上部を露出させるステップと、
第２の酸化工程を行うことにより、前記第１のトレンチに第１の上部誘電体層を形成し、前記１のトレンチに第１のゲート電極を形成するステップと
を含み得る。
任意には、本方法は、ソース領域及びウェル領域を形成するステップをさらに含んでもよい。ソース領域及びウェル領域は両方は、第１のトレンチの横の基板内に形成され、それによってセル領域内にシールドゲートトレンチ電界効果トランジスタ（ＦＥＴ）を形成し、ウェル領域及びソース領域は両方は、第２のトレンチの横の基板内に形成され、それによって、非セル領域内に超障壁整流器（ＳＢＲ）を形成する。
本発明に提供される半導体装置では、第１誘電体層と、シールド電極と、第１ゲート電極と、ウェル領域と、ソース領域とが、各セル領域に形成されてシールドゲートトレンチＦＥＴを構成する。また、第２誘電体層と、第２ゲート電極と、ウェル領域と、ソース領域とが、各非セル領域に形成され、ＳＢＲを構成する。ＳＢＲでは、第２の誘電体層の上部誘電体層が、シールドゲートトレンチＦＥＴ内の第１の誘電体層の上部誘電体層の厚さよりも小さい厚さを有する。このようにして、ＳＢＲは低い閾値電圧を有し、これにより、シールドゲートトレンチＦＥＴをターンオンするのに十分でない電圧でターンオンさせることができ、デバイスのターンオフを高速化できる電流整流を提供する。
ＳＢＲでは、第２の誘電体層の下部誘電体層がビーク状部分を有し、これにより、第２の誘電体層の上部誘電体層が下部誘電体層にスムーズに接続され、第２の誘電体層の上部誘電体層と下部誘電体層とが互いに接続される部分に電界集中を生じさせる可能性のある鋭い角部が存在しない。加えて、これは、前記部分における第２の誘電体層の過度に小さな厚さの問題を効果的に緩和することができ、したがって、デバイスの電流リークのリスクを著しく低下させる。
さらに、ＳＢＲ内の第２のゲート電極は第２のトレンチの底部を満たし、かつシールド電極の上方に位置する上面を有する一体的な部分である。上下に分割された従来の構造と比較して、このような一体構造は第２のゲート電極の形成を容易にし、第２の誘電体層の上部誘電体層の形成を簡単にすることができる。具体的には、一体型の第２のゲート電極が上部誘電体層の大部分を覆うことができ、フォトレジストで第１のトレンチを遮蔽するための追加のフォトリソグラフィ工程を採用する必要なく、この上部誘電体層を直接保持することが可能となる。従って、これは、フォトリソグラフィ工程を節約し、結果として生じるシールドゲートトレンチＦＥＴの性能を劣化させる可能性がある、第１のトレンチ内の残留フォトレジストの問題を回避することができる。
従来の半導体装置の構造を概略的に示す図である。 本発明の第１の実施形態による半導体装置のレイアウトを示す図である。 図２の半導体装置をａａ’方向に沿って切断した概略断面図である。 本発明の第２の実施形態による半導体装置のレイアウトを示す図である。 、本発明の第１の実施形態に係る半導体装置の形成方法のフローチャートである。 本発明の第１の実施形態に係る半導体装置の形成方法における中間構造を図示する概略図である。 本発明の第１の実施形態に係る半導体装置の形成方法における中間構造を図示する概略図である。 本発明の第１の実施形態に係る半導体装置の形成方法における中間構造を図示する概略図である。 本発明の第１の実施形態に係る半導体装置の形成方法における中間構造を図示する概略図である。 本発明の第１の実施形態に係る半導体装置の形成方法における中間構造を図示する概略図である。 本発明の第１の実施形態に係る半導体装置の形成方法における中間構造を図示する概略図である。 本発明の第１の実施形態に係る半導体装置の形成方法における中間構造を図示する概略図である。 本発明の第１の実施形態に係る半導体装置の形成方法における中間構造を図示する概略図である。 本発明の第１の実施形態に係る半導体装置の形成方法における中間構造を図示する概略図である。 本発明の第１の実施形態に係る半導体装置の形成方法における中間構造を図示する概略図である。
ここで提案される半導体装置及び方法は、添付図面を参照して具体的な実施形態によってより詳細に説明される。本発明の特徴及び利点は、以下の詳細な説明からより明らかになるのであろう。図面は必ずしも一定の縮尺で描かれていない非常に単純化された形態で提供されており、実施形態を説明する際の便宜及び明確さを容易にすることのみを意図していることに留意されたい。
［第１の実施形態］
図２は、本発明の第１の実施形態による半導体装置のレイアウトを示し、図３は、図２の半導体装置のａａ’方向の概略断面図である。図２及び図３に示すように、半導体装置は、セル領域１００Ａを画定する基板１００と、非セル領域とを含む。シールドゲートトレンチ（ＳＧＴ）電界効果トランジスタ（ＦＥＴ）は、セル領域１００Ａに形成される。この実施形態では、半導体装置が複数のセル領域１００Ａ、したがって複数のシールドゲートトレンチＦＥＴを含む。さらに、スーパーバリア整流器（ＳＢＲ）が非セル領域に形成される。
引き続き図２及び図３を参照すると、各シールドゲートトレンチＦＥＴは、セル領域１００Ａの対応する１つの中の基板内に形成された第１のトレンチ１１０Ａ、第１のトレンチ１１０Ａの底部及び側壁の両方を覆う第１の誘電体層２００Ａ、並びに、第１のトレンチ１１０Ａの中で上下に積層されたシールド電極３１０Ａ、分離層及び第１のゲート電極３２０Ａを含む。特に、分離層は、シールド電極３１０Ａと第１のゲート電極３２０Ａとの間に介在され、したがって、シールド電極３１０Ａと第１のゲート電極３２０Ａとを分離する。
ＳＢＲは、非セル領域（すなわち、本実施形態による、以下に記載されるソース接続領域１００Ｂ）において基板内に形成される第２のトレンチ１１０Ｂと、第２のトレンチ１１０Ｂの底部及び側壁の両方を覆う第２の誘電体層２００Ｂと、第２のトレンチ２００Ｂ内に充填される第２のゲート電極３００Ｂとを含む。
別の実施形態では、非セル領域がさらに、シールドゲートトレンチＦＥＴ内のシールド電極を電気的にピックアップするためのソース接続構造を含んでもよい。具体的には、ソース接続構造は、基板内に形成された第３のトレンチと、第３のトレンチの底部及び側壁の両方を覆う第３の誘電体層と、第３のトレンチ内に充填された接続電極とを含んでもよい。該接続電極はシールドゲートトレンチＦＥＴ内のシールド電極に接続され、したがって、電気的にシールド電極をピックアップする。
なお、非セル領域は任意には、整流器領域及びソース接続領域を含んでいてもよい。この場合、スーパーバリア整流器（ＳＢＲ）は、整流器領域と、ソース接続領域のソース接続構造に形成される。言い換えれば、以下でより詳細に説明するように、任意の実施態様では、整流器領域及びソース接続領域が異なる位置に配置され、別個の機能を持つよう意図される。
別の任意の実施態様において、特に図２を参照すると、非セル領域は、シールドゲートトレンチＦＥＴ内のシールド電極を電気的にピックアップする機能と、スーパーバリア整流器（ＳＢＲ）を収容する機能との両方を提供することができるソース接続領域１００Ｂを含んでもよい。すなわち、この場合、スーパーバリア整流器（ＳＢＲ）はソース接続領域１００Ｂ内に直接一体化されている。これにより、整流器領域のために別途のスペースを確保する必要をなくすことができる。これは、デバイス内のセル領域のより高い空間利用をもたらすことができる。
本実施形態では、図２に示した実施形態（ＳＢＲがソース接続領域１００Ｂに一体化されている場合）の説明を強調する。この場合、ソース接続領域１００Ｂにおいて、第３のトレンチの少なくとも一部は、ＳＢＲの第２のトレンチとみなすことができる。例えば、第２のトレンチを構成する第３のトレンチの部分は、機能集積領域内のソース接続構造の第３の誘電体層の一部がＳＢＲの第２の誘電体層を提供するとともに、機能集積領域内のソース接続構造の接続電極の一部がＳＢＲの第２のゲート電極を提供する機能集積領域として定義されてもよい。また、機能集積領域の基板には、ソース領域及びウェル領域が形成されていてもよい。ソース接続領域は、部分的に、又は全体として、半導体装置によって実際に必要とされるものに応じて、機能集積領域として定義され得ると理解されよう。図２は、セル領域、及びソース接続領域の機能集積領域がどのように構成されるかの核心部分のみを示す。
特に図２及び図３を参照すると、この実施形態では、第１のトレンチ１１０Ａは第２のトレンチ１１０Ｂと連通し、これにより、第１のトレンチ１１０Ａ内に充填されたシールド電極３１０Ａが第２のトレンチ１１０Ｂ内に充填された第２のゲート電極３００Ｂに接続され、したがって、シールド電極３１０Ａが第２のゲート電極３００Ｂに電気的にピックアップされる。さらに、第１及び第２のトレンチ１１０Ａ、１１０Ｂは、単一の工程で形成することができ、したがって、等しい又はほぼ等しい深さを有することができる。
さらに、各第１のトレンチ１１０Ａは第１の方向に延び、一端において、第２のトレンチ１１０Ｂと連通し、第２のトレンチ１１０Ｂは、第２の方向に延びる。この実施形態では、第１のトレンチ１１０Ａが各々のセル領域１００Ａ内に形成され、互いに平行に延在し、すべて第２のトレンチ１１０Ｂの一端で終端する。
特に図３を参照すると、第１の誘電体層２００Ａは、第１の下部誘電体層２１０Ａと、第１の上部誘電体層２２０Ａとを含み、これらは互いに垂直方向に接続されている。例えば、第１の下部誘電体層２１０Ａは、所定の深さより下の第１の誘電体層２００Ａの一部から構成されてもよく、第１の上部誘電体層２２０Ａは所定の深さより上の第１の誘電体層２００Ａの残りの部分から構成されてもよい。
第１の下部誘電体層２１０Ａは、第１のトレンチ１１０Ａの底部、並びにシールド電極３１０Ａに対応する第１のトレンチ１１０Ａの側壁部分を覆うことができる。第１の下部誘電体層２１０Ａは。結果として得られるシールドゲートトレンチＦＥＴの意図された耐圧に依存して決まる厚さを有してもよく、その厚さは特定の値に限定されないことに留意されたい。例えば、シールドゲートトレンチＦＥＴが高電圧トランジスタとして使用されることを意図している場合、第１の下部誘電体層２１０Ａの厚さは、トランジスタが高耐圧を有することを可能にするために比較的大きくすることができる。逆に、シールドゲートトレンチＦＥＴを低電圧トランジスタとして使用する場合には、第１の下部誘電体層２１０Ａは比較的薄くてもよい。
第１の上部誘電体層２２０Ａは、第１の下部誘電体層２１０Ａより上の第１のトレンチ１１０Ａの側壁部分を覆うことができ、第１のゲート電極３２０Ａに対応する第１のトレンチ１１０Ａの部分を含む。第１の上部誘電体層２２０Ａは、シールドゲートトレンチＦＥＴのゲート酸化物層として使用されることを意図しており、したがって、シールドゲートトレンチＦＥＴの所望のターンオン電圧に応じて決定される厚さを有することができる。一般に、シールドゲートトレンチＦＥＴの十分なターンオン性能を確保するために、第１の上部誘電体層２２０Ａの厚さは、あまり小さ過ぎない厚さであるべきである。
また、本実施形態では、第１上部誘電体層２２０Ａの厚さは、第１下部誘電体層２１０Ａの厚さよりも小さい。
上述したように、第１のゲート電極３２０Ａはシールド電極３１０Ａの上方に配置され、分離層が第１のゲート電極３２０Ａとシールド電極３１０Ａとの間に介在するとともに、第１のゲート電極３２０Ａとシールド電極３１０Ａとを互いに分離する。
この実施形態では、所定の深さは、第１のゲート電極３２０Ａの底部に対応するものとみなすことができる。これに基づいて、第１の下部誘電体層２１０Ａは、第１のゲート電極の下方にある第１の誘電体層２００Ａの部分を含み、第１の上部誘電体層２２０Ａは、第１のゲート電極３２０Ａに垂直に対応する第１の誘電体層２００Ａの残りの部分を含む。
引き続き図３を参照すると、この実施形態では、第２の誘電体層２００Ｂは、互いに垂直に接続された第２の下部誘電体層２１０Ｂと第２の上部誘電体層２２０Ｂとを含む。例えば、所定の深さより下の第２の誘電体層２００Ｂの一部が第２の下部誘電体層２１０Ｂを構成し、所定の深さより上の第２の誘電体層２００Ｂの残りの部分が第２の上部誘電体層２２０Ｂを構成することができる。
上述したように、所定の深さは、第１のゲート電極３２０Ａの底部に対応するものと考えることができる。これに基づいて、第２の下部誘電体層２１０Ｂは第１のゲート電極３２０Ａの下方にある第２の誘電体層２００Ｂの部分を含み、第２の上部誘電体層２２０Ｂは、第１のゲート電極３２０Ａに垂直に対応する第２の誘電体層２００Ｂの残りの部分を含む。
第２の下部誘電体層２１０Ｂは第２のトレンチ１１０Ｂの底部を覆うとともに、所定の深さよりも下方の第２のトレンチ１１０Ｂの側壁部を覆う。第２の上部誘電体層２２０Ｂは、第２の下部誘電体層２１０Ｂの上方に配置され、かつ、第２の下部誘電体層２１０Ｂに接続され、これにより、第２の上部誘電体層２２０Ｂは、所定の深さよりも上方の第２のトレンチ１１０Ｂの側壁部を覆う。
加えて、第２の下部誘電体層２１０Ｂは、第２の上部誘電体層２２０Ｂに滑らかに接続されている。具体的には、第２の上部誘電体層２２０Ｂに近接する第２の下部誘電体層２１０Ｂの端部は、徐々に厚さが薄くなるビーク状の形状を呈しており、第２の下部誘電体層２１０Ｂに近接する第２の上部誘電体層２２０Ｂの端部は、第２の下部誘電体層２１０Ｂのビーク状部に滑らかに接続されている。
なお、第２の下部誘電体層２１０Ｂのビーク状部分を第２の上部誘電体層２２０Ｂに滑らかに接続することによって、第２の下部誘電体層２１０Ｂに接続される端部における第２の上部誘電体層２２０の過度に小さな厚さの問題を大幅に緩和し、そこに鋭い角部が存在することを回避することができる。そのような角部は、電界が集中を生じさせ、それにより電流漏れが生じる可能性がある。
本実施形態では、第１の上部誘電体層２２０Ａに近い側にある第１の誘電体層２００Ａの第１の下部誘電体層２１０Ａの端部も、徐々に厚さが薄くなっていくビーク状部分であり、第１の下部誘電体層２１０Ａのビーク状部分は、第２の下部誘電体層２１０Ｂのビーク状部分と同一又はほぼ同一の高さに位置している。具体的には、第１及び第２の下部誘電体層２１０Ａ、２１０Ｂは、同一の工程により形成され、これにより、第１及び第２の下部誘電体層２１０Ａ、２１０Ｂのビーク状部分が同時に形成されてもよい。
さらに、第２のゲート電極３００Ｂは、第２の誘電体層２００Ｂの上に存在し、第２のトレンチ１１０Ｂの底部を充填し、その上面がシールド電極３１０Ａの上にあるようにする。具体的には、第２のゲート電極３００Ｂの上面が第１のゲート電極３２０Ａの底面よりも高くされ、これにより、第２のゲート電極３００Ｂと第１のゲート電極３２０Ａとの間に横方向の重なりがある。これはＳＢＲの形成に必要である。例えば、第２のゲート電極３００Ｂの上面は、第１のゲート電極３２０Ａと同一平面上にあってもよく、又はほぼ同一平面上にあってもよい。
したがって、この実施形態では、ソース接続領域１００Ｂ内の第２のトレンチ１１０Ｂの横にソース領域４２０とウェル領域４１０を形成することもでき、これが第２のゲート電極３００Ｂと共にＳＢＲを形成する。さらに、第２のゲート電極３００Ｂはトレンチの底部を満たす一体構造であり、その上面が所望の高さに達する。この一体構造は、上下の部分が互いに分離されている従来の構造と比較すると、より容易に製造することができる。
さらに、第２の上部誘電体層２２０Ｂは比較的薄く、したがって、低電圧（例えば、０．７Ｖ、０．５５Ｖ等よりも低い）でＳＢＲをオンにして、デバイスの高速ターンオフのための電流整流を実行することを可能にする。本実施の形態では、第２の誘電体層２００Ｂの第２の上部誘電体層２２０Ｂ（第１のゲート電極に垂直に対応する第２の誘電体層２００Ｂの部分を含む）が第１の誘電体層２００Ａの第１の上部誘電体層２２０Ａ（第１のゲート電極に垂直に対応する第１の誘電体層２００Ａの部分を含む）よりも薄い。これにより、第２の上部誘電高層２２０Ｂを組み込んだＳＢＲをオンにして、第１の上部誘電高層２２０Ａを組み込んだシールドゲートトレンチＦＥＴをオンにするのに十分でない電圧で電流整流を提供することができる。
具体的には、第２の上部誘電体層２２０Ｂの厚さは例えば、４０Å～１００Åであってもよい。なお、第２の上部誘電体層２２０Ｂの厚さは、ウェル領域４１０内のドーパントイオンの濃度に応じて調整してもよい。例えば、ＳＢＲの低い閾値電圧を維持するために、ウェル領域４１０内のドーパントイオンの濃度が比較的高い場合には第２の上部誘電体層２２０Ｂの厚さをさらに減少させてもよいし、第２の上部誘電体層２２０Ｂの厚さが比較的大きい場合にはウェル領域４１０内のドーパントイオンの濃度を下げてもよい。
引き続き図３を参照すると、ソース領域４２０、及びウェル領域４１０は、各セル領域１００Ａ内に形成されて、その中にシールドゲートトレンチＦＥＴの構成要素を提供するだけでなく、ソース接続領域１００Ｂ内にも形成されて、ＳＢＲの構成要素をも提供する。具体的には、セル領域１００Ａ内のソース領域及びウェル領域４２０、４１０は、それらがゲート電極３２０Ａと横方向に重なるように、第１のトレンチ１１０Ａの横の基板１００内に形成される。そのように、シールドゲートトレンチＦＥＴがターンオンされると、導電性チャネルがウェル領域４１０内に出現し、これにより、電流がソース領域から対応するドレイン領域に流れることが可能になる。
加えて、ソース接続領域１００Ｂ（より正確には、ソース接続領域１００Ｂ内の機能集積領域）内のソース領域４２０、及びウェル領域４１０は、それらが第２のゲート電極３００Ｂと横方向に重なるように、第２のトレンチ１１０Ｂの横の基板１００内に形成される。低い閾値電圧のために、ソース接続領域１００Ｂ内のＳＢＲは、ＳＢＲと並列に接続されたシールドゲートトレンチＦＥＴをターンオンするのに十分でない電圧でターンオンされ、ウェル領域４１０からの電荷キャリアの排出を高速化し、半導体装置の迅速な回復を達成する。
要約すると、この実施形態によれば、ソース接続領域１００Ｂは、トランジスタ内のシールド電極を電気的にピックアップするように機能するだけでなく、その中にＳＢＲを集積するように機能することができる。その結果、ＳＢＲは、追加のスペースを占有することなく形成され、その結果、シールドゲートトレンチＦＥＴのスペース利用が著しく増加する。
［第２の実施形態］
第１の実施形態とは異なり、第２の実施形態による非セル領域は、整流器領域及びソース接続領域を含み、これらは、異なる位置に配置され、別個の機能を有することを意図される。また、整流器領域にはＳＢＲが形成され、ソース接続領域にはソース接続構造が形成されている。
図４は、本発明の第２の実施形態による半導体装置のレイアウトを示す図である。図４に示すように、非セル領域は、整流器領域１００Ｃ及びソース接続領域１００Ｂを含む。
整流器領域１００Ｃには、ＳＢＲが形成されている。具体的には、整流器領域１００Ｃ内の基板にＳＢＲの第２のトレンチが形成され、整流器領域１００Ｃ内の第２のトレンチに第２の誘電体層及び第２のゲート電極が形成される。
第２の誘電体層及び第２のゲート電極は、第１の実施形態の場合と同様に構成されることができる。すなわち、第２の誘電体層は垂直方向に互いに接続された第２の下部誘電体層と第２の上部誘電体層とを含み、第２の上部誘電体層は、第２の下部誘電体層の厚さよりも小さい厚さを有する。また、第２上部誘電体層の近位にある第２下部誘電体層の端部は徐々に厚さを薄くしたビーク状部分であり、第２上部誘電体層は、第２下部誘電体層のビーク状部分に滑らかに接続されている。さらに、第２のゲート電極はまた、第２のトレンチの底部を満たし、その上面はシールド電極の上にある。例えば、第２のゲート電極の上面は、第１のゲート電極の上面と同一平面であってもよい。このようにして、そのように形成された第２のゲート電極は一体構造である。
また、ソース接続領域１００Ｂに形成されたソース接続構造は、ソース接続領域１００Ｂ内の基板に形成された第３のトレンチ（図示せず）と、第３のトレンチの底部と側壁との両方を覆う第３の誘電体層（図示せず）と、第３のトレンチを充填する接続電極（図示せず）とを有する。接続電極はシールド電極と接続し、よってシールド電極を電気的にピックアップする。
任意の実施形態では、セル領域１００Ａ内のシールド電極、整流器領域１００Ｃ内の第２のゲート電極、及びソース接続領域１００Ｂ内の接続電極は互いに電気的に接続されてもよい。半導体装置は、各々が所定の方向に延びる第１のトレンチを有する複数のセル領域１００Ａと、第１のトレンチのうちの隣接する２つの間に介在する第２のトレンチを各々有する少なくとも１つの整流器領域１００Ｃとを含んでもよい。第１のトレンチはすべて、第３のトレンチまで延在し、一端で第３のトレンチと連通する。本実施の形態では、整流器領域１００Ｃにおける第２のトレンチも、第３のトレンチに向けて所定方向に延び、一端が第３のトレンチと連通してもよい。
以上に定義した半導体装置を形成する方法を、図５及び図６～図１５を参照して以下に詳細に説明する。図５は本方法のフローチャートであり、図６～図１５は本方法中の中間構造を概略的に示す。
ステップＳ１００において、特に図６を参照すると、セル領域１００Ａ及び非セル領域を画定する基板１００が提供される。
シールドゲートトレンチＦＥＴは、各々のセル領域１００Ａ内に形成されることになる。第２の実施形態に関連して上述したように、非セル領域は、異なる位置に配置された整流器領域及びソース接続領域を含むことができる。整流器領域にはＳＢＲが形成されれることになる。ソース接続領域には、トランジスタ内のシールド電極を電気的に接続するソース接続構造が形成されることになる。あるいは第１の実施形態に関連して上述したように、非セル領域はソース接続構造及びＳＢＲの両方が形成されるソース接続領域のみを含んでもよい。以下の説明では、ソース接続構造とＳＢＲの両方が形成されるソース接続領域１００Ｂを含む非セル領域を例に挙げて説明する。
ステップＳ２００では、引き続き図６乃至図９を参照すると、複数のトレンチが基板１００内に形成され、これはセル領域１００Ａ内の第１のトレンチ１１０Ａと、非セル領域内の第２のトレンチ１１０Ｂ（すなわち、本実施形態によるソース接続領域１００Ｂ）とを含む。この実施形態では、第１のトレンチ１１０Ａが第２のトレンチ１１０Ｂと連通している。
続いて、第１のトレンチ１１０Ａの各々において、第１の誘電体層、シールド電極及び第１のゲート電極が形成され、これによりシールドゲートトレンチＦＥＴが形成される。さらに、第２のトレンチ１１０Ｂ内に第２の誘電体層及び第２のゲート電極が形成され、これによりＳＢＲ及びソース接続構造が形成される。
背景技術の欄で述べたように、整流器領域で酸化処理を行って第２の誘電体層の非常に薄い上部誘電体層を形成する際には、角部で不十分な酸化が起こりやすく、結果として生じる酸化物層の厚みが薄くなりすぎて電流漏れを防ぐことができない。
この点に鑑み、本実施形態では、局所酸化工程を採用して、ビーク状部分を有する下部誘電体層を形成することができ、これにより、上部誘電体層のその後の形成中に、下部誘電体層に近いトレンチ側壁部分の十分な酸化が保証され、従って、下部誘電体層に接続される部分において、得られる上部誘電体層の十分な厚さが確保される。さらに、それは、その下部の上部誘電体層の下部誘電体層へのより滑らかな接続を可能にし、その結果、電流リークに対する耐性が増大する。
この実施形態では、トレンチが各トレンチの上部側壁部分がシリコン酸化物層によって覆われ、次に窒化シリコン層によって覆われるという特定の方法を用いて形成される。酸化シリコン層と窒化シリコン層をマスクとするとともに、局所酸化処理を行い、ビーク状部を有する下部誘電体層を形成する。具体的には第１及び第２のトレンチ１１０Ａ、１１０Ｂを形成する方法は以下のステップを含むことができる。
第１のステップでは、特に図６を参照すると、マスク層１２０が基板１００の上面に形成され、基板１００はマスク層１２０の助けを借りてエッチングされ、その結果、第１の上部トレンチ１１１Ａ及び第２の上部トレンチ１１１Ｂが基板１００内に形成される。第１の上部トレンチ１１１Ａ及び第２の上部トレンチ１１１Ｂの底部は第１の深さに位置する。
基板１００がエッチングされた後、酸化工程を実行することによって、第１及び第２の上部トレンチ１１１Ａ、１１１Ｂの内面上に犠牲酸化物層を形成し、次いで除去してもよい。それによって、エッチング工程から生じ得る第１及び第２の上部トレンチ１１１Ａ、１１１Ｂの内面において起こり得る損傷が修復される。
第２のステップでは、特に図７及び図８を参照すると、酸化シリコン層１３０及びそれぞれの窒化シリコン層１４０が第１及び第２の上部トレンチ１１１Ａ、１１１Ｂのそれぞれの側壁の上に連続的に形成され、第１及び第２の上部トレンチ１１１Ａ、１１１Ｂの底部が露出される。酸化シリコン層１３０及び窒化シリコン層１４０の形成は酸化シリコン及び窒化シリコンの材料層を連続的に形成し、トレンチ底部上のこれらの材料層の部分をエッチング除去することを含み、それにより、第１及び第２の上部トレンチ１１１Ａ、１１１Ｂの底部が露出される。
第３のステップでは、特に図９を参照すると、窒化シリコン層１４０がマスクとして機能する状態で、第１及び第２の上部トレンチ１１１Ａ、１１１Ｂの底部でエッチング処理が行われ、したがって、底部が第２の深さまで下がり、その結果、第１及び第２のトレンチ１１０Ａ、１１０Ｂが形成される。
本実施形態では、少なくとも２つのエッチングステップを使用して、全深度の第１及び第２のトレンチ１１０Ａ、１１０Ｂが形成されることに留意されたい。このようなトレンチを単一のエッチングステップで直接形成する従来の手法と比較して、本実施形態によるマルチエッチングアプローチは、エッチング精度の制御を容易にし、パターン精度を改善することを可能にする。さらに、酸化シリコン層１３０及び窒化シリコン層１４０の助けを借りて第１及び第２のトレンチ１１０Ａ、１１０Ｂを形成した後も、これらの層は、依然として保持される。これにより、ステップＳ３００で後述するように、その後、ビーク状部分を有する下部誘電体層を形成するために、それらの層に基づいて局所酸化工程を実行することができる。
ステップＳ３００では、特に図１０を参照して、複数のトレンチのそれぞれの底部及びそれぞれの下側側壁部分の両方に、下部誘電体層が形成される。このステップは、第１の下部誘電体層２１０Ａをそれぞれの第１のトレンチ１１０Ａ内に形成するステップと、第２の下部誘電体層２１０Ｂを第２のトレンチ１１０Ｂ内に形成するステップとを含む。その結果、少なくとも第２の下部誘電体層２１０Ｂは、テーパ状のビーク状端部を有する。
この実施形態では、第１及び第２の下部誘電体層２１０Ａ、２１０Ｂが等しい又はほぼ等しい厚さを有し、デバイスに高電圧耐性を共同で付与するために、第１及び第２の下部誘電体層２１０Ａ、２１０Ｂは、単一の酸化工程のような単一の工程で同時に形成することができる。
具体的には、第１及び第２の下部誘電体層２１０Ａ、２１０Ｂの形成は、酸化シリコン層１３０及び窒化シリコン層１４０がマスクとして機能し、それぞれビーク状部分を有する第１及び第２の下部誘電体層２１０Ａ、２１０Ｂが形成されるように、局所酸化（ＬＯＣＯＳ）工程を実行することを含んでもよい。このようなＬＯＣＯＳ工程は、比較的厚い酸化物層の形成をもたらす傾向があるため、得られるシールドゲートトレンチＦＥＴが十分な耐圧を有することを効果的に確保することができる。
次に、図１１を参照する。第１及び第２の下部誘電体層２１０Ａ、２１０Ｂの形成の後に、酸化シリコン層及び窒化シリコン層を除去することができ、これにより第１及び第２のトレンチ１１０Ａ、１１０Ｂの上部側壁部分を露出させる。
ステップＳ４００では、特に図１２を参照して、上部誘電体層が複数のトレンチのそれぞれの上部側壁部分の上に形成される。このステップは、第１のトレンチ１１０Ａのそれぞれの上部側壁部分の上に犠牲誘電体層を形成するステップと、第２のトレンチ１１０Ｂの上部側壁部分の上に第２の上部誘電体層２２０Ｂを形成するステップとを含む。
具体的には、マスクがない場合には、上部誘電体層が第１及び第２のトレンチ１１０Ａ、１１０Ｂ内に同時に形成されてもよく、その結果、第１のトレンチ１１０Ａ内の上部誘電体層が、引き続いて除去されるべき犠牲誘電体層を構成する一方、第２のトレンチ１１０Ｂ内の上部誘電体層２２０ＢはＳＢＲのゲート酸化物層として機能するように保持される。
引き続き図１２を参照すると、この実施形態では、第２の上部誘電体層２２０Ｂが第２のトレンチ１１０Ｂの上部側壁部分に亘って形成されるように、上部誘電体層の形成工程が、第１の酸化工程を実行することを含む。第２の上部誘電体層２２０Ｂは、比較的小さな厚さ、例えば、４０Å～１００Åを有する。第１の酸化工程では、上部誘電体層（すなわち、犠牲誘電体層）も、第１のトレンチ１１０Ａのそれぞれの上部側壁部分の上に形成される。次に、これらの犠牲誘電体層を除去し、続いて、以下に詳述するように、別の酸化工程によって所望の厚さを有する第１の上部誘電体層を形成する。
第２の下部誘電体層２１０Ｂは、上方にテーパが付けられたビーク状端部を有するので、酸素とトレンチ側壁との間の十分な接触がこの端部の周囲で許容される。その結果、酸化処理中に、トレンチ側壁の上に得られる酸化物層が、第２の下部誘電体層２１０Ｂに近い端部付近で過度に小さな厚さを有することがなく、第２の上部誘電体層２２０Ｂが第２の下部誘電体層２１０Ｂのビーク状部分に滑らかに接続されることを確実にすることができる。これは一方では、第２の下部誘電体層２１０Ｂに接続される部分での第２の上部誘電体層２２０Ｂの過度に小さな厚さの問題を緩和し、他方では第２の上部誘電体層２２０Ｂが第２の下部誘電体層２１０Ｂに接続される部分に存在するいかなる鋭い角部も回避し、その結果、電界集中が大幅に減少し、デバイスの電流漏れが更に抑制される。
ステップＳ５００では、特に図１３～図１４を参照すると、複数のトレンチに電極が形成される。形成される電極は、第１のトレンチ１１０Ａのそれぞれの下部におけるシールド電極３１０Ａと、第２のトレンチ１１０Ｂにおける第２のゲート電極３００Ｂを含む。第２のゲート電極３００Ｂは、第２のトレンチ１１０Ｂの底部を満たし、その上面はシールド電極３１０Ａの上にある。さらに、第１のトレンチ１１０Ａのそれぞれにおいて、分離層、第１の上部誘電体層２２０Ａ、及び第１のゲート電極３２０Ａが、シールド電極３１０Ａの上に連続的に積層される。
本実施の形態では、第２のトレンチ１１０Ｂにおける第２のゲート電極３００Ｂがシールド電極３１０Ａに電気的に接続されている。具体的には、第２のゲート電極３００Ｂ及びシールド電極３１０Ａの形成工程が、複数のトレンチを、トレンチの上部と同一平面まで、又はそれよりわずかに低い位置まで導電性電極材料層で充填することを含む。これにより、第２のトレンチ１１０Ｂ内の電極材料層は、第２のゲート電極３００Ｂを直接形成する。
次に、各第１のトレンチ１１０Ａ内の電極材料層が部分的に除去され、第１のトレンチ１１０Ａの各下部にシールド電極３１０Ａが形成される。具体的には、それぞれの第１のトレンチ１１０Ａ内の電極材料層がエッチバックされ、薄くされてもよい。第２のトレンチ１１０Ｂ内の電極材料層はマスクで保護され、したがって、シールド電極３１０Ａが形成される。
それぞれの第１のトレンチ１１０Ａ内の個々の電極材料層を部分的に除去するためのエッチング工程の間、第１のトレンチ１１０Ａの上部側壁部分上の犠牲誘電体層が露出され、損傷を受けることに留意されたい。このため、第１のゲート電極の形成に先立って、犠牲誘電体層が一般に除去され、その後、酸化工程を用いて第１の上部誘電体層が形成される。
従来、第２のトレンチ１１０Ｂ内の電極は上部と下部に分割されていたため、上部電極部分の形成に先立って、第２のトレンチ内の上部誘電体層の除去が必要とされ、続いて、フォトリソグラフィを介して第１のトレンチ１１０Ａをフォトレジストで遮蔽し、次いで、別の酸化工程を使用して、再度、上部誘電体層を形成する。これに対し、本実施形態によれば、第２のゲート電極３００Ｂは、その頂部が第２のトレンチ１１０Ｂの頂部に近い一体部分であるため、第２の上部誘電体層２２０Ｂの大部分を覆うことができ、第２の上部誘電体層２２０ＢをＳＢＲのゲート酸化物層として直接保持することができる。したがって、従来の方法と比較して、本実施形態はフォトリソグラフィ工程を節約し、第１のトレンチのフォトレジストによる充填に関連して発生しやすい残留フォトレジストの問題を回避することができる。
さらに、第１のトレンチ１１０Ａの各々について、シールド電極の形成に続いて、シールド電極３１０Ａを覆い、したがって、その後に形成される第１のゲート電極３２０Ａと短絡回路を形成するのを回避する分離層を形成することができる。任意の実施において、第１のトレンチ１１０Ａの上部側壁部分上の犠牲誘電体層は、分離層の形成中に除去されてもよい。もちろん、他の実施態様では、分離層の形成が犠牲誘電体層の除去に続いてもよい。
次に、図１４を参照すると、第１のトレンチ１１０Ａのそれぞれにおいて、第１の上部誘電体層２２０Ａ及び第１のゲート電極３２０Ａが、分離層の上に形成される。第１の上部誘電体層２２０Ａはその厚さが第２の上部誘電体層２２０Ｂの厚さよりも大きくなるように、第２の酸化工程を用いて形成されてもよい。
ステップＳ６００では、特に図１５を参照すると、ウェル領域４１０及びソース領域４２０が第１のトレンチ１１０Ａの横の基板内に形成され、したがって、それぞれのセル領域１００Ａ内にシールドゲートトレンチＦＥＴを形成する。ウェル領域４１０及びソース領域４２０は第２のトレンチ１１０Ｂの横の基板内にも存在し、したがって、非セル領域（すなわち、本実施形態によるソース接続領域１００Ｂ）内にＳＢＲを形成する。具体的には、ウェル領域４１０の底部が第１のゲート電極３２０Ａの底部よりも低くはなく、ソース領域４２０の底部が第1のゲート電極３２０Ａの頂部よりも高くなく、これにより、ソース領域４２０及びウェル領域４１０のそれぞれが第１のゲート電極３２０Ａのそれぞれと横方向の重複を有するようにされ、それぞれのセル領域１００ＡにおけるシールドゲートトレンチＦＥＴの形成を可能にする。同様に、ソース接続領域１００Ｂにおいて、ソース領域４２０、及びウェル領域４１０のそれぞれは、第２のゲート電極３００Ｂと横方向の重複を有し、ＳＢＲの形成を可能にする。
要約すると、本発明の実施形態による半導体装置では、ＳＢＲの構成要素として機能する第２の誘電体層が上部誘電体層と、上部誘電体層に滑らかに接続されるビーク状部分を有する下部誘電体層とを有する。これは、電界集中が起こり得る上部誘電体層と下部誘電体層との間の鋭い角部の形成を避けることができるだけでなく、デバイスの電流リークにつながる可能性のある上部誘電体層の底部の周りの過度に小さな厚さの問題を効果的に緩和することができる。
具体的には、少なくともＳＢＲの第２の誘電体層の形成中に、局所酸化工程を実行して、そのようなビーク状部分を有する第２の下部誘電体層を形成する。この場合、次に別の酸化工程を行って薄い第２の上部誘電体層を形成すると、酸素と、第２の下部誘電体層に近いトレンチ側壁との間の十分な接触を確保することができ、したがって、その下部で得られる第２の上部誘電体層の過度に小さな厚さを回避し、第２の下部誘電体層に滑らかに接続することを可能にする。
また、ＳＢＲにおける第２のゲート電極は一体の部分であるため、上部と下部とに分割された従来の構造に比べて、より容易に形成することができる。具体的には、一体型の第２のゲート電極の形成中に、第２のトレンチ内の電極材料上にエッチバック工程を実行することはもはや不要である。エッチバック工程は第２のトレンチ内の上部誘電体層にダメージをもたらす可能性があり、又はフォトリソグラフィを介してそれぞれのセル領域内の第１のトレンチを遮蔽する必要がある。その結果、必要な工程ステップ数とコストの両方を低減することができ、第１のトレンチにおける残留フォトレジストの問題を回避することができる。
また、ＳＢＲは、ソース接続領域（この場合、ソース接続領域においてもウェル領域及びソース領域が基板に広がっている）に集積されることができる。すなわち、ソース接続領域は、シールドゲートトレンチＦＥＴ内のシールド電極を電気的にピックアップするためだけでなく、トランジスタ・デバイスの高速ターンオフを可能にするためにＳＢＲを集積するためにも使用される。したがって、ソース接続領域にＳＢＲを集積することは、デバイスの逆回復を増加させるだけでなく、整流器領域によって占有される空間を解放し、したがってセル領域の空間利用を増加させることができる。
本発明はいくつかの好ましい実施形態を参照して説明されてきたが、これらの実施形態に決して限定されることは意図されていないことに留意されたい。上記の教示に照らして、当業者は本発明の範囲から逸脱することなく、開示された実施形態に対して様々な可能な変形及び変更を行うことができ、又はそれらを同等の代替物に修正することができる。したがって、本発明の範囲から逸脱することなく、前述の実施形態に対してなされた、そのような単純な変形形態、同等の代替形態、及び修正形態のいずれか及びすべてが、その範囲内に入ることが意図される。
また、本明細書で使用される用語は、特定の実施形態を説明する目的のためだけに使用され、本発明の範囲を限定することを意図しないことを理解されたい。本明細書及び添付の特許請求の範囲で使用されるように、単数形「ａ」及び「ａｎ」は文脈が沿わないことを明確に示さない限り、複数の参照を含むことに留意されたい。したがって、たとえば、「ステップ」又は「ａ手段」への言及は、１つ又は複数のステップ又は手段への言及であり、サブステップ及び従属手段を含むことができる。使用されるすべての結合はできるだけ包括的な意味で理解されるべきであり、したがって、文脈が沿わないことを明確に必要としない限り、単語「又は」は、排他的論理和の意味ではなく、論理和の意味を有すると理解されるべきである。本発明の実施形態による方法及び／又は装置の実施は、特定の選択されたタスク又はステップを手動で、自動的に、又はそれらの組み合わせで実行又は完了することを含む。
１０Ｃ…整流器領域
１１Ａ／１１Ｃ…トレンチ
２１Ａ／２１Ｃ…初期誘電体層
２２Ａ／２２Ｃ…上部誘電体層
２０Ｃ…角部
３１Ａ／３１Ｃ…シールド電極
３２Ａ／３２Ｃ…ゲート電極
１０／１００…基板
１０Ａ／１０Ａ…セル領域
１００Ｂ…ソース接続領域
１１０Ａ…第１のトレンチ
１１１Ａ…第１上部トレンチ
１１０Ｂ…第２トレンチ
１１１Ｂ…第２上部トレンチ
１２０…マスク層
１３０...酸化シリコン層
１４０…窒化シリコン層
２００Ａ…第１の誘電体層
２１０Ａ…第１の下部誘電体層
２２０Ａ…第１の上部誘電体層
２００Ｂ…第２の誘電体層
２１０Ｂ…第２の下部誘電体層
２２０Ｂ…第２の上部誘電体層
３１０Ａ..シールド電極
３２０Ａ…第１のゲート電極
３００Ｂ…第２のゲート電極
４１０…ウェル領域
４２０…ソース領域

Claims (16)

  1. セル領域及び非セル領域を画定する基板であって、前記非セル領域はソース接続領域を含む基板と、
    前記セル領域内に形成され、前記基板内に形成される第１のトレンチと、前記第１のトレンチの底部及び側壁の両方を覆う第１の誘電体層と、前記第１のトレンチ内に順次積層されるシールド電極、分離層及び第１のゲート電極とを含むシールドゲートトレンチ電解効果トランジスタと、
    前記非セル領域内に形成され、前記基板内に形成される第２のトレンチと、前記第２のトレンチの底部及び側壁の両方を覆う第２の誘電体層と、前記第２のトレンチの底部を充填する第２のゲート電極とを含むスーパーバリア整流器（ＳＢＲ）と
    を備え、
    前記第２の誘電体層は、第２の下部誘電体層と、前記第２の下部誘電体層の上に存在しかつ前記第２の下部誘電体層に接続される第２の上部誘電体層とを含み、
    前記第２の上部誘電体層は、前記第２の下部誘電体層の厚さよりも小さい厚さを有し、
    前記第２の下部誘電体層は、前記第２の上部誘電体層の近位にビーク状部分を有し、厚さにおいて前記第２の上部誘電体層に向かってテーパ状とされており、
    前記第２の上部誘電体層は、前記第２の下部誘電体層のビーク状部分に滑らかに接続され、
    第２の上部誘電体層の厚さは、前記第１のゲート電極に垂直に対応する第１の誘電体層の一部よりもさらに小さく、
    前記第２のゲート電極の上面が前記シールド電極の上にあり、前記第２のゲート電極及び前記シールド電極の両方がソース接続領域によって電気的にピックアップされる
    ことを特徴とする半導体装置。
  2. 前記非セル領域は整流器領域をさらに含み、
    前記ＳＢＲは前記整流器領域内に形成され、
    ソース接続構造が前記ソース接続領域内に形成され、
    前記ソース接続構造は、
    前記基板内に形成された第３のトレンチと、
    前記第３のトレンチの底部及び側壁の両方を覆う第３の誘電体層と、
    前記第３のトレンチを充填する接続電極と
    を備え、
    前記接続電極は、前記シールド電極を電気的にピックアップするために、前記シールド電極に接続する、請求項１に記載の半導体装置。
  3. 前記基板は、複数のセル領域と、少なくとも１つの整流器領域を画定し、
    前記複数のセル領域の前記第１のトレンチは、すべて所定の方向に延在し、
    前記少なくとも１つの整流器領域のそれぞれにおける前記第２のトレンチは、隣接する前記第１のトレンチの間に介在し、
    前記第１のトレンチは、全て、前記第１のトレンチの端部において前記第３のトレンチまで延在し、前記第３のトレンチと連通する、請求項２に記載の半導体装置。
  4. 前記ソース接続領域にソース接続構造が形成され、
    前記ソース接続構造は、
    前記基板に形成された第３のトレンチであって、少なくとも前記第３のトレンチの一部が前記ＳＢＲの前記第２のトレンチを構成し、機能集積領域として定義される第３のトレンチと、
    前記第３のトレンチの底部と側壁の両方を覆う第３の誘電体層であって、前記機能集積領域内に形成された前記第３の誘電体層の一部が前記ＳＢＲの前記第２の誘電体層を構成する第３の誘電体層と、
    前記第３のトレンチを充填し、前記シールド電極を電気的に接続する接続電極と
    を含み、
    前記機能集積領域内に形成された前記接続電極の一部が、前記ＳＢＲの前記第２のゲート電極を構成する、請求項１に記載の半導体装置。
  5. 前記基板が複数のセル領域を画定し、前記複数のセル領域の前記第１のトレンチがすべて所定の方向に延在し、前記第１のトレンチがその端部で前記第２のトレンチまで全て延在して前記第２のトレンチと連通する、請求項４に記載の半導体装置。
  6. 前記第２の上部誘電体層の厚さは、４０Å～１００Åである、請求項１に記載の半導体装置。
  7. 前記第１の誘電体層は、第１の下部誘電体層と、前記第１の下部誘電体層の上に存在し、かつ、前記第１の下部誘電体層に接続された第１の上部誘電体層とを含み、
    前記第１の下部誘電体層は、前記第１のトレンチの底部と、前記シールド電極に対応する前記第１のトレンチの側壁の一部との両方を覆い、
    前記第１の上部誘電体層は、前記第１のゲート電極に対応する前記第１のトレンチの側壁の少なくとも一部を覆う、請求項１に記載の半導体装置。
  8. 前記第１の下部誘電体層は、前記第１の上部誘電体層の近位にあり、かつ厚さが前記第１の上部誘電体層に向かってテーパ状になっているビーク状部分を有し、
    前記第１の下部誘電体層の前記ビーク状部分は、前記第２の下部誘電体層の前記ビーク状部分が位置する高さに等しい高さに位置する、請求項７に記載の半導体装置。
  9. 前記第１のトレンチ及び前記第２のトレンチは深さが等しい、請求項１に記載の半導体装置。
  10. 前記第１のトレンチの横の前記基板内に形成されるソース領域及びウェル領域を備え、 前記ソース領域及びウェル領域が、それぞれ前記第１のゲート電極と横方向の重複を有し、
    前記ソース領域及び前記ウェル領域が、前記第２のトレンチの横の前記基板までさらに延び、各々が前記第２のゲート電極と横方向の重複を有する
    請求項１に記載の半導体装置。
  11. 半導体装置を形成する方法であって、
    セル領域及び非セル領域を画定する基板を提供するステップと、
    前記基板内に複数のトレンチを形成するステップであって、前記複数のトレンチは、前記セル領域内の第１のトレンチと、前記非セル領域内の第２のトレンチを含むステップと、
    前記複数のトレンチの各々の底部と側壁の下部の両方を覆う下部誘電体層を形成するステップであって、前記下部誘電体層を形成するステップは、前記第１のトレンチ内に第１の下部誘電体層を形成するステップと、前記第２のトレンチ内に第２の下部誘電体層を形成するステップとを局所酸化処理を実行することにより実行することを含むことにより、前記第２の下部誘電体層の少なくとも一端が、徐々に厚さが減少するビーク状部分となるステップと、
    前記複数のトレンチの各々の側壁の上部を覆う上部誘電体層を形成するステップであって、前記上部誘電体層を形成するステップは、前記第１のトレンチの側壁の上部に犠牲誘電体層を形成し、前記第２のトレンチの側壁の上部に第２の上部誘電体層を形成するステップであって、前記第２の下部誘電体層の厚さよりも前記第２の上部誘電体層の厚さが小さく、前記第２の上部誘電体層が前記第２の下部誘電体層のビーク状部分に滑らかに接続されるステップと、
    前記複数のトレンチに電極を形成するステップであって、前記電極を形成するステップは、前記第１のトレンチの下部にシールド電極を形成することと、前記第２のトレンチに第２のゲート電極を形成することとを含み、前記第２のゲート電極は、前記第２のトレンチの底部を充填し、前記シールド電極の上に上面を有するステップと、
    前記第１のトレンチの中の、前記シールド電極の上に、分離層、第１の上部誘電体層及び第１のゲート電極を連続的に形成するステップと
    を備え、
    前記第１の上部誘電体層の厚さは、前記第２の上部誘電体層の厚さよりも大きい厚さを有する
    ことを特徴とする方法。
  12. 前記基板に前記複数のトレンチを形成するステップは、
    前記基板の上面にマスク層を形成するステップであって、このマスク層を用いて基板をエッチングすることにより、前記セル領域内の前記基板に第１の上部トレンチが形成され、前記非セル領域内の前記基板に第２の上部トレンチが形成されるステップと、
    前記第１の上部トレンチ及び前記第２の上部トレンチの各々の側壁の上に酸化シリコン層及び窒化シリコン層を連続的に形成するステップであって、前記第１の上部トレンチ及び前記第２の上部トレンチの各々の底部を露出させるステップと、
    前記第１の上部トレンチ及び前記第２の上部トレンチの底部を、前記第１の上部トレンチ及び前記第２の上部トレンチの底部が下方に延在して第１及び第２のトレンチを形成するように、前記窒化シリコン層がマスクとして機能する状態でエッチングするステップとを備える、請求項１１に記載の方法。
  13. 前記複数のトレンチの各々の底部、及び前記側壁の下部の両方を覆う前記下部誘電体層を形成するステップは、
    前記酸化シリコン層と窒化シリコン層とをマスクとして局所酸化処理を行うことにより、前記第１のトレンチにビーク状部を有する第１の下部誘電体層を形成し、前記第２のトレンチにビーク状部を有する第２の下部誘電体層を形成することを含む、請求項１２に記載の方法。
  14. 前記複数のトレンチの各々の前記側壁の前記上部を覆う前記上部誘電体層を形成するステップは、
    酸化シリコン層及び窒化シリコン層を除去し、下部誘電体層の上方の、前記第１及び第２のトレンチの各々の側壁の上部を露出させるステップと、
    第１の酸化工程を実施することにより前記第１のトレンチの側壁の上部に犠牲誘電体層を形成し、前記第２のトレンチの側壁の上部に第２の誘電体層を形成するステップと
    を更に備える、請求項１３に記載の方法。
  15. 前記複数のトレンチに前記電極を形成するステップは、
    前記複数のトレンチの各々を電極材料層で充填するステップであって、前記第２のトレンチにおける前記電極材料層の一部は、前記第２の上部誘電体層を覆う前記第２のゲート電極を形成するステップと、
    前記第１のトレンチ内の電極材料層の一部を除去することにより前記第１のトレンチの底部上の電極材料層の残りの部分がシールド電極を形成し、第１のトレンチ内の犠牲誘電体層を露出させるステップと、
    前記第１のトレンチに分離層を形成して前記シールド電極を覆い、前記犠牲誘電体層を除去することによって、前記第１のトレンチの側壁の上部を露出させるステップと、
    第２の酸化工程を行うことにより、前記第１のトレンチに第１の上部誘電体層を形成し、前記第１のトレンチに第１のゲート電極を形成するステップと
    を含む、請求項１４に記載の方法。
  16. ソース領域及びウェル領域を形成するステップをさらに含み、
    前記ソース領域及び前記ウェル領域の両方は、前記第１のトレンチの横の前記基板内に形成されることによって、前記セル領域内にシールドゲートトレンチ電界効果トランジスタ（ＦＥＴ）を形成し、前記ウェル領域及び前記ソース領域の両方はまた、前記第２のトレンチの横の前記基板内に形成されることによって、前記非セル領域内にスーパーバリア整流器（ＳＢＲ）を形成する、請求項１１に記載の方法。
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