KR19990061345A - 불휘발성 반도체 메모리 소자 및 그 제조방법 - Google Patents
불휘발성 반도체 메모리 소자 및 그 제조방법 Download PDFInfo
- Publication number
- KR19990061345A KR19990061345A KR1019970081603A KR19970081603A KR19990061345A KR 19990061345 A KR19990061345 A KR 19990061345A KR 1019970081603 A KR1019970081603 A KR 1019970081603A KR 19970081603 A KR19970081603 A KR 19970081603A KR 19990061345 A KR19990061345 A KR 19990061345A
- Authority
- KR
- South Korea
- Prior art keywords
- conductive layer
- memory device
- semiconductor memory
- oxide film
- nonvolatile semiconductor
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 239000010410 layer Substances 0.000 claims abstract description 52
- 238000000034 method Methods 0.000 claims abstract description 24
- 239000011229 interlayer Substances 0.000 claims abstract description 14
- 238000000059 patterning Methods 0.000 claims abstract description 4
- 239000000758 substrate Substances 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims description 2
- 238000002955 isolation Methods 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
본 발명에서 개시하는 불휘발성 반도체 메모리 소자는 프로그램 경로와 리드 경로가 되는 액티브 영역이 비트라인에서 분리 형성되어 터널산화막이 리드 경로와 격리되는 비휘발성 반도체 메모리 소자에 있어서, 센스 트랜지스터는 제 1 전도층, 층간절연막 및 제 2 전도층으로 구성되어 있되 제 2 전도층이 제 1 전도층 상단의 일부에만 형성되거나 제 1 전도층의 상단과 측면을 감싸는 구조로 형성되고, 셀렉트 트랜지스터는 제 2 전도층으로만 형성된 데에 특징이 있는 것으로, 이는 플로팅게이트(제 1 전도층)와 층간절연막을 동시에 패터닝하고 셀렉트 라인과 센스 라인을 형성하는 셀프얼라인 공정을 생략하고 이를 모스펫의 게이트 형성 공정에 적용하여 형성함으로써 제조공정에서 2개의 마스크 공정을 줄일 수 있는 것이다.
Description
본 발명은 불휘발성 반도체 메모리 소자에 관한 것으로, 보다 상세하게는 적어도 2개의 마스크 공정을 줄일 수 있는 등 제조공정이 간단한 불휘발성 반도체 메모리 소자의 제조방법에 관한 것이다.
불휘발성 반도체 메모리 소자는 1개의 셀에 2개의 트랜지스터를 집적한 것으로서, 그 제조 공정에 있어서 셀프얼라인 공정 진행시에 터널산화막의 식각에 의한 손상을 방지하지 위하여 도 1 및 도 2에 도시된 바와 같이 센스(Sense) 트랜지스터의 터널산화막(24a)이 그 상부에 위치하는 플로팅게이트(30a)의 내측에 위치토록 구성하였다.
그러나 이와 같은 반도체 메모리 소자는 터널산화막(24a)이 공통접지(60a)와 비트라인(50a)간의 리드경로(Read Pass) 위에 존재하기 때문에 (도 3 참조) 리드 동작을 반복하는 경우 터널산화막(24a) 양단의 전위차와 트랜지스터 온(On)-셀 전류에 의한 전자주입 현상으로 인하여 프로그램 항복전압(Threshold Voltage)이 변하게 된다.
따라서 현재는 상기 문제점을 개선하기 위하여 도 3에서와 같이 액티브 영역을 비트라인(50b)에서 분리하여 리드경로 위에 터널산화막(24b)이 존재하지 않도록 구성한 반도체 메모리 소자가 널리 사용되고 있다.
그러나 이러한 구조의 메모리셀을 제조하는 경우, 플로팅게이트과 층간절연막을 각각 형성하고 또한 셀렉트라인(Select line)과 센스라인 형성을 위한 셀프얼라인 공정을 진행해야 하는 등 전체적으로 제조공정이 복잡하다.
따라서 본 발명의 목적은 실제로 종래에 비해 두 개의 마스크 공정을 생략하고도 동일한 특성을 나타내는 불휘발성 반도체 메모리 소자를 제공하는 데에 있다.
본 발명의 다른 목적은 간단한 공정으로 이루어지는 불휘발성 반도체 메모리 소자의 제조방법을 제공하는 데에 있다.
본 발명의 목적을 달성하기 위한 불휘발성 반도체 메모리 소자는, 프로그램 경로와 리드 경로가 되는 액티브 영역이 비트라인에서 분리 형성되는 메모리셀에 있어서 센스 트랜지스터가 제 1 전도층인 플로틴게이트, 층간절연막 및 제 2 전도층인 제어게이트로 구성되어 있되 제 2 전도층이 제 1 전도층의 상단 일부에만 형성되거나 제 1 전도층의 상단과 측면을 감싸는 구조로 형성되어 있고, 셀렉트 트랜지스터는 제 2 전도층만으로된 셀렉트게이트가 형성된 데에 특징이 있다.
또한 본 발명에 따른 불휘발성 반도체 메모리 소자의 제조방법은, 프로그램 경로와 리드 경로, 비트라인과 비트라인 및 각 소자간의 분리 구조가 형성된 반도체 기판의 상부에 게이트산화막을 형성한 후 터널산화막 형성 예정영역의 하단에 위치하는 기판의 표면근방에 터널정션을 형성하는 제 1 공정과, 상기 결과물의 터널정션 상부에 위치하는 게이트산화막을 식각하여 제거한 후 여기에 터널산화막을 형성하는 제 2 공정과, 상기 결과물 상부에 제 1 전도층과 층간절연막을 전면 침적 및 패터닝하여 플로팅게이트를 형성하는 제 3 공정과, 상기 결과물 상부에 워드라인의 게이트산화막을 형성하는 제 4 공정과, 상기 결과물 상부에 제 2 도전층을 전면 적층하고 선택 식각하여 제어게이트와 셀렉트게이트를 동시에 형성하는 제 5 공정과, 그리고 통상의 반도체 제조 공정으로 불순물을 도핑하여 비트라인 및 공통접지를 형성하는 제 6 공정을 포함하는 데에 그 특징이 있다.
도 1은 종래 불휘발성 반도체 메모리 소자의 일예를 보인 수직 단면도.
도 2는 도 1에 도시된 불휘발성 반도체 메모리 소자의 평면 레이아웃도.
도 3은 종래 불휘발성 반도체 메모리 소자의 다른 예를 보인 수직 단면도.
도 4는 본 발명에 따른 불휘발성 반도체 메모리 소자의 일예를 보인 평면 레이아웃도.
도 5 내지 도 11은 도 4에 도시된 반도체 메모리 소자의 A-A', B-B'선에 따라 제조공정순으로 도시한 수직 단면도.
도 12는 본 발명에 따른 불휘발성 반도체 메모리 소자의 다른 예를 보인 평면 레이아웃도.
도 13은 도 12의 C-C'선에 따른 반도체 메모리 소자의 수직 단면도.
도면의 주요부분에 대한 부호의 설명
10 : 실리콘 기판 20 : 필드산화막
22,28,22a : 산화막 24 : 터널산화막
26 : 층간절연막 30,32 : 폴리실리콘층
40 : 터널정션 50 : 비트라인
60 : 공통접지
이하, 본 발명에 따른 불휘발성 반도체 메모리 소자에 대해 첨부된 도면을 참조하여 상세하게 설명하고자 한다.
도 4는 본 발명에 따른 불휘발성 메모리 소자의 일실시예를 보인 평면 레이아웃도이다.
도면을 참조하면, 기존과 같이 프로그램 경로와 리드 경로가 되는 액티브 영역이 비트라인(50)에서 분리되어 있고, 또한 터널산화막(24)을 통하는 프로그램 경로(Charging Pass, Discharging Pass)와 리드경로(Read Pass)가 분리되어 있다. 또한 프로그램 경로의 위에 위치하는 게이트가 터널산화막 위에 오버랩핑되어 있는 구조이다.
도 5 내지 도 11은 도 4에 도시된 메모리 소자의 A-A' 및 B-B'선에 따라 제조공정순으로 도시한 수직단면도들이다. 이를 참조하여 도 4의 편면 구조를 갖는 반도체 메모리 소자의 제조공정을 구체적으로 설명하고자 한다.
먼저 도 5에서와 같이, 실리콘 기판(10) 위에 프로그램 경로와 리드 경로, 비트라인과 비트라인간, 그리고 소자간의 분리를 위한 필드산화막(20)을 형성한 다음, 이 필드산화막(20) 사이의 액티브 영역에 제 1 게이트산화막(22)을 형성한다. 이어서 사진 및 식각 공정을 이용하여 이온주입 마스크를 형성하고 터널산화막이 형성될 영역의 하단에 위치하는 기판(10)의 표면 근방에 불순물을 주입하여 비트라인으로 사용될 소정의 불순물층, 즉 터널정션(40)을 형성한다.
다음 도 6에 나타낸 바와 같이, 터널정션(40) 상부에 위치하는 제 1 게이트산화막(22)을 제거한 후 여기에 터널산화막(24)을 형성한다.
이어서 도 7에서와 같이 기판(10)이 상부 전면에 제 1전도층인 제 1 폴리실리콘층(30)과 ONO(산화막-질화막-산화막) 구조의 층간절연막(26)을 순차적으로 형성한다.
이후 도 8에 도시된 바와 같이, 상기 층간절연막(26)과 제 1 폴리실리콘층(30)을 선택적으로 식각하여 센스 트랜지스터의 플로팅게이트를 형성한다. 다음 워드라인 형성 영역에 제 2 게이트산화막(22a)을 형성하는데, 이때에 플로팅게이트의 측벽에 산화막(28)이 함께 형성된다. 여기서 형성되는 플로팅게이트 측면의 산화막(28)은 제어게이트와 플로팅게이트 간의 전기적 흐름을 방지하는 역할을 하게 된다.
다음 도 9 및 도 10에서와 같이, 상기 결과물 상부에 제 2 전도층으로 제 2 폴리실리콘층(32)을 형성한 후 이를 선택적으로 식각하여 제어게이트와 셀렉트 게이트를 동시에 형성한다.
이후 통상의 방법을 사용하여 비트라인(50)과 공통접지(60) 등을 형성하여 소자를 완성한다.
이와 같은 제조공정에 의하면 센스 트랜지스터는 제 1 전도층(30)인 플로팅게이트, 층간절연막(26) 및 제 2 전도층(32)인 제어게이트로 구성되는데 제 2 전도층(32)이 제 1 전도층(30)의 상단 일부에만 형성되어 있는 구조이고, 셀렉트 트랜지스터는 제 2 전도층(32)으로만 게이트가 형성된 구조가 된다.
도 12는 본 발명에 따른 불휘발성 반도체 메모리 소자의 다른 예를 보인 평면 레이아웃도 이고, 도 13은 도 12의 C-C'선에 따른 반도체 메모리 소자의 수직 단면도 이다.
도면을 참조하면, 센스 트랜지스터는 제 1 전도층(30), 층간절연막(26) 및 제 2 전도층(32)으로 구성되어 있으나 제 2 전도층(32)이 제 1 전도층(30)의 상단과 측면을 감싸는 구조로 형성되어 있고, 셀렉트 트랜지스터는 역시 제 2 전도층(32)으로만 형성되는 구조가 된다.
이상에서 상세히 설명한 바와 같이, 본 발명에 따르면 플로팅게이트와 층간절연막을 동시에 패터닝하고 셀렉트 라인과 센스 라인을 형성하는 셀프얼라인 공정을 생략하고 이를 모스펫의 게이트 형성 공정에 적용하여 형성함으로써 제조공정에서 2개의 마스크 공정을 줄일 수 있으므로 전체적인 반도체 공정이 단순화된다.
Claims (5)
- 프로그램 경로와 리드 경로가 되는 액티브 영역이 비트라인에서 분리 형성되어 터널산화막이 리드 경로와 격리되는 비휘발성 반도체 메모리 소자에 있어서, 센스 트랜지스터는 제 1 전도층, 층간절연막 및 제 2 전도층으로 구성되어 있되 제 2 전도층이 제 1 전도층 상단의 일부에만 형성되고 셀렉트 트랜지스터는 제 2 전도층만으로 형성된 것을 특징으로 하는 불휘발성 반도체 메모리 소자.
- 제 1 항에 있어서, 상기 프로그램 경로 위에 형성되는 게이트가 터널산화막 위에 오버랩핑되어 있는 구조인 것을 특징으로 하는 불휘발성 반도체 메모리 소자.
- 프로그램 경로와 리드 경로가 되는 액티브 영역이 비트라인에서 분리 형성되어 터널산화막이 리드 경로와 격리되는 비휘발성 반도체 메모리 소자에 있어서, 센스 트랜지스터는 제 1 전도층, 층간절연막 및 제 2 전도층으로 구성되어 있되 제 2 전도층이 제 1 전도층의 상단과 측면을 함께 감싸는 구조로 형성되고 셀렉트 트랜지스터는 제 2 전도층만으로 형성된 것을 특징으로 하는 불휘발성 반도체 메모리 소자.
- 제 3 항에 있어서, 상기 프로그램 경로 위의 게이트가 터널산화막 위에 오버랩핑되어 있는 구조인 것을 특징으로 하는 불휘발성 반도체 메모리 소자.
- 프로그램 경로와 리드 경로, 비트라인과 비트라인 및 각 소자간의 분리 구조가 형성된 반도체 기판의 상부에 게이트산화막을 형성한 후 터널산화막 형성 예정영역의 하단에 위치하는 기판의 표면근방에 터널정션을 형성하는 제 1 공정과, 상기 결과물의 터널정션 상부에 위치하는 게이트산화막을 식각하여 제거한 후 여기에 터널산화막을 형성하는 제 2 공정과, 상기 결과물 상부에 제 1 전도층과 층간절연막을 전면 침적 및 패터닝하여 플로팅게이트를 형성하는 제 3 공정과, 상기 결과물 상부에 워드라인의 게이트산화막을 형성하는 제 4 공정과, 상기 결과물 상부에 제 2 도전층을 전면 적층하고 선택 식각하여 제어게이트와 셀렉트게이트를 동시에 형성하는 제 5 공정과, 그리고 통상의 반도체 제조 공정으로 불순물을 도핑하여 비트라인 및 공통접지를 형성하는 제 6 공정을 포함하는 불휘발성 반도체 메모리 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970081603A KR19990061345A (ko) | 1997-12-31 | 1997-12-31 | 불휘발성 반도체 메모리 소자 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970081603A KR19990061345A (ko) | 1997-12-31 | 1997-12-31 | 불휘발성 반도체 메모리 소자 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990061345A true KR19990061345A (ko) | 1999-07-26 |
Family
ID=66181870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970081603A KR19990061345A (ko) | 1997-12-31 | 1997-12-31 | 불휘발성 반도체 메모리 소자 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990061345A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7990769B2 (en) | 2008-08-27 | 2011-08-02 | Samsung Electronics Co., Ltd. | Method of programming and sensing memory cells using transverse channels and devices employing same |
| US8362545B2 (en) | 2007-11-08 | 2013-01-29 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and method of manufacturing the same |
-
1997
- 1997-12-31 KR KR1019970081603A patent/KR19990061345A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8362545B2 (en) | 2007-11-08 | 2013-01-29 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and method of manufacturing the same |
| US7990769B2 (en) | 2008-08-27 | 2011-08-02 | Samsung Electronics Co., Ltd. | Method of programming and sensing memory cells using transverse channels and devices employing same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5460989A (en) | Electrically erasable and programmable semiconductor memory device with trench memory transistor and manufacturing method of the same | |
| US5350937A (en) | Non-volatile memory device having a floating gate | |
| US6894341B2 (en) | Semiconductor device and manufacturing method | |
| JP2546150Y2 (ja) | 電気的にプログラム可能で消去可能なメモリー・セル | |
| US7696556B2 (en) | Nonvolatile memory devices including high-voltage MOS transistors with floated drain-side auxiliary gates and methods of fabricating the same | |
| US6451652B1 (en) | Method for forming an EEPROM cell together with transistor for peripheral circuits | |
| US6573142B1 (en) | Method to fabricate self-aligned source and drain in split gate flash | |
| US6649967B2 (en) | Non-volatile memory device with a floating gate having a tapered protrusion | |
| US8044513B2 (en) | Semiconductor device and semiconductor device manufacturing method | |
| JPH09213911A (ja) | 半導体装置及びその製造方法 | |
| KR100438242B1 (ko) | 비휘발성 반도체 기억 장치 및 그 제조 방법 | |
| US20070170499A1 (en) | Semiconductor device and manufacturing method thereof | |
| US6849514B2 (en) | Method of manufacturing SONOS flash memory device | |
| KR100789409B1 (ko) | 이이피롬 소자 및 그 제조방법 | |
| KR19990061345A (ko) | 불휘발성 반도체 메모리 소자 및 그 제조방법 | |
| US20070196983A1 (en) | Method of manufacturing non-volatile memory device | |
| US8236646B2 (en) | Non-volatile memory manufacturing method using STI trench implantation | |
| KR20010076327A (ko) | 반도체 메모리 장치와 그 제조 방법 | |
| KR20020090905A (ko) | 불휘발성 반도체 기억 장치 및 불휘발성 반도체 기억장치의 제조 방법 | |
| KR100546693B1 (ko) | 플래시 메모리 장치 및 그 제조방법 | |
| KR100671615B1 (ko) | 낸드 플래쉬 메모리 소자의 제조 방법 | |
| JP3493939B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| KR101111142B1 (ko) | 반도체 기억장치 및 그 제조방법 | |
| KR19990047645A (ko) | 불휘발성 메모리가 내장된 모스펫 및 그 제조방법 | |
| JPH1022404A (ja) | スプリットゲートタイプの半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |