JP2019140310A - 半導体装置 - Google Patents

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Abstract

【課題】寄生トランジスタの動作を抑制できる半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、第１電極、第１導電形の第１半導体領域、第２導電形の第２半導体領域、第１導電形の第３半導体領域、第２電極、ゲート電極、第１導電部、及び第２導電部を備える。第１半導体領域は、第１領域及び第２領域を有する。第２半導体領域は第１領域の上に設けられ、第３半導体領域は第２半導体領域の上に設けられている。第２電極は、第３半導体領域の上に設けられている。ゲート電極は、第２方向において、第２半導体領域と対向している。第１導電部は、第２領域の上に設けられ、第３方向において複数設けられている。複数の第１導電部は、第２方向においてゲート電極と並んでいる。第２導電部は、第２領域の上に設けられている。第２導電部は、第３方向においてゲート電極及び複数の第１導電部と並んでいる。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)などの半導体装置は、スイッチング装置として用いられる。ＭＯＳＦＥＴは、寄生バイポーラトランジスタを含む。この寄生トランジスタが動作すると、半導体装置が破壊される可能性がある。このため、寄生トランジスタは動作し難いことが望ましい。
特許第５４２２９３０号公報
本発明が解決しようとする課題は、寄生トランジスタの動作を抑制できる半導体装置を提供することである。
実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、第２電極と、ゲート電極と、第１導電部と、第２導電部と、を備える。前記第１半導体領域は、前記第１電極の上に設けられている。前記第１半導体領域は、第１領域と、前記第１領域を囲む第２領域と、を有する。前記第２半導体領域は、前記第１領域の上に設けられている。前記第３半導体領域は、前記第２半導体領域の上に設けられている。前記第２電極は、前記第３半導体領域の上に設けられ、前記第２半導体領域及び前記第３半導体領域と電気的に接続されている。前記ゲート電極は、前記第１領域から前記第２半導体領域に向かう第１方向に垂直な第２方向において、前記第２半導体領域とゲート絶縁部を介して対向している。前記第１導電部は、前記第２領域の上に第１絶縁部を介して設けられている。前記第１導電部は、前記第１方向及び前記第２方向に垂直な第３方向において、互いに離間して複数設けられている。複数の前記第１導電部は、前記第２方向において前記ゲート電極と並び、前記第２電極又は前記ゲート電極と電気的に接続されている。前記第２導電部は、前記第２電極又は前記ゲート電極と電気的に接続されている。前記第２導電部は、前記第２領域の上に第２絶縁部を介して設けられている。前記第２導電部は、前記第３方向において前記ゲート電極及び前記複数の第１導電部と並んでいる。
第１実施形態に係る半導体装置を表す平面図である。 図１のＡ−Ａ’断面図である。 図１のＢ−Ｂ’断面図及びＣ−Ｃ’断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第１実施形態に係る半導体装置が接続された電気回路を例示する回路図である。 図７に表した電気回路中の半導体装置における電流及び電圧の波形を表すグラフである。 第１実施形態に係る半導体装置中の正孔の流れを模式的に表す平面図である。 第１実施形態の変形例に係る半導体装置を表す平面図である。 図１０のＡ−Ａ’断面図である。 第２実施形態に係る半導体装置を表す平面図である。 図１２のＡ−Ａ’断面図である。 図１２のＢ−Ｂ’断面図及びＣ−Ｃ’断面図である。 第１実施形態に係る半導体装置の一部を表す平面図及び第２実施形態に係る半導体装置の一部を表す平面図である。 第３実施形態に係る半導体装置を表す平面図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ＋、ｎ−及びｐ＋、ｐの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
（第１実施形態）
図１は、第１実施形態に係る半導体装置を表す平面図である。
図２は、図１のＡ−Ａ’断面図である。
図３は、図１のＢ−Ｂ’断面図及びＣ−Ｃ’断面図である。
なお、図１は、図２のＤ−Ｄ’線の位置で切断した面を表し、図１では、各半導体領域が省略されている。
半導体装置１００は、例えばＭＯＳＦＥＴである。半導体装置１００は、図１〜図３に表したように、ｎ−形（第１導電形）半導体領域１（第１半導体領域）、ｐ形（第２導電形）ベース領域２（第２半導体領域）、ｎ＋形ソース領域３（第３半導体領域）、ｐ＋形コンタクト領域４（第４半導体領域）、ｎ＋形ドレイン領域５（第５半導体領域）、フィールドプレート電極（以下ＦＰ電極という）１０、ゲート電極１４、第１導電部２１、第２導電部２２、ドレイン電極４１（第１電極）、ソース電極４２（第２電極）、及びゲートパッド４３（第３電極）を有する。
実施形態の説明では、ＸＹＺ直交座標系を用いる。ｎ−形半導体領域１の第１領域１ａからｐ形ベース領域２に向かう方向をＺ方向（第１方向）とする。Ｚ方向に対して垂直であり、相互に直交する２方向をＸ方向（第２方向）及びＹ方向（第３方向）とする。また、説明のために、第１領域１ａからｐ形ベース領域２に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、第１領域１ａとｐ形ベース領域２との位置関係に基づき、重力の方向とは無関係である。
図１では、ソース電極４２及びゲートパッド４３が、破線で表されている。図１に表したように、ソース電極４２及びゲートパッド４３は、半導体装置１００の上面に設けられ、互いに離間している。ソース電極４２の下には、ＦＰ電極１０、ゲート電極１４、第１導電部２１、及び第２導電部２２が設けられている。
図２に表したように、ドレイン電極４１は、半導体装置１００の下面に設けられている。ｎ＋形ドレイン領域５は、ドレイン電極４１の上に設けられ、ドレイン電極４１と電気的に接続されている。ｎ−形半導体領域１は、ｎ＋形ドレイン領域５の上に設けられている。ｎ−形半導体領域１は、第１領域１ａと、第１領域１ａを囲む第２領域１ｂと、を有する。第１領域１ａから第２領域１ｂに向かう方向は、Ｚ方向に垂直である。ｐ形ベース領域２は、第１領域１ａの上に設けられている。ｎ＋形ソース領域３及びｐ＋形コンタクト領域４は、ｐ形ベース領域２の上に設けられている。
ＦＰ電極１０は、第１領域１ａの上に、絶縁部１１を介して設けられている。ゲート電極１４は、ＦＰ電極１０の上に絶縁部１２を介して設けられている。また、ゲート電極１４は、Ｘ方向において、ｎ−形半導体領域１の一部、ｐ形ベース領域２、及びｎ＋形ソース領域３の少なくとも一部とゲート絶縁部１５を介して対向している。ゲート電極１４の上には、絶縁部３５が設けられている。ゲート電極１４は、ゲートパッド４３と電気的に接続されている。
ソース電極４２の一部は、絶縁部３５中に設けられ、ｎ＋形ソース領域３及びｐ＋形コンタクト領域４と電気的に接続されている。図２に表した例では、ｐ＋形コンタクト領域４がｎ＋形ソース領域３よりも下方に位置し、ｎ＋形ソース領域３はＸ方向においてソース電極４２の一部と並んでいる。ソース電極４２の電位は、例えばグランドに設定される。ゲート電極１４とソース電極４２は、絶縁部３５によって電気的に分離されている。ＦＰ電極１０は、ソース電極４２またはゲート電極１４（ゲートパッド４３）と電気的に接続されている。
ｐ形ベース領域２、ｎ＋形ソース領域３、ｐ＋形コンタクト領域４、ＦＰ電極１０、及びゲート電極１４のそれぞれは、第１領域１ａの上において、Ｘ方向に複数設けられ、Ｙ方向に延びている。
第１導電部２１は、図１に表したように、Ｙ方向において複数設けられている。複数の第１導電部２１は、互いに離間している。複数の第１導電部２１は、Ｘ方向においてゲート電極１４と並んでいる。図１の例では、第１導電部２１は、さらに、Ｘ方向において複数設けられている。複数のゲート電極１４は、Ｘ方向において、複数の第１導電部２１の一部と、複数の第１導電部２１の別の一部と、の間に位置している。
第２導電部２２は、Ｘ方向に延びている。第２導電部２２は、Ｙ方向において、複数のゲート電極１４及び複数の第１導電部２１と並んでいる。図１の例では、第２導電部２２は、Ｙ方向において複数設けられている。複数のゲート電極１４及び複数の第１導電部２１は、Ｙ方向において、第２導電部２２と、別の第２導電部２２と、の間に位置している。
複数の第１導電部２１及び複数の第２導電部２２は、例えば、ゲートパッド４３の下に位置しないように、ソース電極４２の下にのみ設けられている。
図２に表したように、第１導電部２１は、第２領域１ｂの上に、第１絶縁部３１を介して設けられている。第１導電部２１は、Ｘ方向及びＹ方向において、ｎ−形半導体領域１の一部と第１絶縁部３１を介して対向している。第１導電部２１は、例えば、ソース電極４２と電気的に接続されている。または、第１導電部２１は、ゲート電極１４及びゲートパッド４３と電気的に接続されていても良い。
第１導電部２１とｐ形ベース領域２との間の第１絶縁部３１中には、例えば、第４導電部２４が設けられている。第４導電部２４は、Ｘ方向において第１導電部２１と離間している。例えば、第４導電部２４のＸ方向における長さは、第１導電部２１のＸ方向における長さより短い。第４導電部２４のＺ方向における長さは、第１導電部２１のＺ方向における長さより短い。第４導電部２４の電位は、例えば、フローティングである。または、第４導電部２４は、ソース電極４２と電気的に接続されていても良い。
図３（ａ）及び図３（ｂ）に表したように、第２導電部２２は、第２領域１ｂの上に、第２絶縁部３２を介して設けられている。第２導電部２２は、Ｘ方向及びＹ方向において、ｎ−形半導体領域１の一部と第２絶縁部３２を介して対向している。第２導電部２２は、例えば、ソース電極４２と電気的に接続されている。または、第２導電部２２は、ゲート電極１４及びゲートパッド４３と電気的に接続されていても良い。
例えば、図３（ａ）及び図３（ｂ）に表したように、第１導電部２１と第２導電部２２は、連続してつながっている。第１絶縁部３１と第２絶縁部３２は、連続してつながっている。
半導体装置１００の各構成要素の材料の一例を説明する。
ｎ−形半導体領域１、ｐ形ベース領域２、ｎ＋形ソース領域３、ｐ＋形コンタクト領域４、及びｎ＋形ドレイン領域５は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
ＦＰ電極１０、ゲート電極１４、第１導電部２１、及び第２導電部２２は、ポリシリコンなどの導電材料を含む。
絶縁部１１、絶縁部１２、ゲート絶縁部１５、第１絶縁部３１、及び第２絶縁部３２は、酸化シリコンなどの絶縁材料を含む。
ドレイン電極４１、ソース電極４２、及びゲートパッド４３は、アルミニウムなどの金属を含む。
半導体装置１００の動作を説明する。
ソース電極４２に対してドレイン電極４１に正の電圧が印加された状態で、ゲート電極１４に閾値以上の電圧が印加されると、ｐ形ベース領域２のゲート絶縁部１５近傍にチャネル（反転層）が形成され、半導体装置１００がオン状態となる。電子は、このチャネルを通ってソース電極４２からドレイン電極４１へ流れる。その後、ゲート電極１４に印加される電圧が閾値よりも低くなると、ｐ形ベース領域２におけるチャネルが消滅し、半導体装置１００がオフ状態になる。
半導体装置１００の製造方法の一例を説明する。
図４〜図６は、第１実施形態に係る半導体装置の製造工程を表す工程断面図である。
図４〜図６は、図１のＡ−Ａ’断面に対応する部分の製造工程を表している。
まず、ｎ＋形半導体領域５ｍと、ｎ＋形半導体領域５ｍの上に設けられたｎ−形半導体領域１ｍと、を有する半導体基板Ｓを用意する。ｎ−形半導体領域１ｍの上面に、フォトリソグラフィ法及びＲＩＥ(Reactive Ion Etching)法を用いて、図４（ａ）に表したように、トレンチＴ１及びＴ２を形成する。トレンチＴ１は、Ｘ方向において複数形成され、それぞれがＹ方向に延びている。トレンチＴ２は、Ｙ方向において複数形成される。トレンチＴ２のＸ方向における寸法は、トレンチＴ１のＸ方向における寸法よりも長い。トレンチＴ１は、ＦＰ電極１０及びゲート電極１４を形成するためのトレンチである。トレンチＴ２は、第１導電部２１を形成するためのトレンチである。その他に、この工程において、第２導電部２２を形成するための不図示のトレンチが形成される。
半導体基板Ｓを熱酸化し、ｎ−形半導体領域１ｍの表面に沿って絶縁層１１ｍを形成する。図４（ｂ）に表したように、絶縁層１１ｍの上に、ＣＶＤ(Chemical Vapor Deposition)法を用いて、トレンチＴ１及びＴ２を埋め込む導電層１０ｍを形成する。
図４（ｃ）に表したように、導電層１０ｍの一部を除去することで、互いに分離された複数の導電層１０ｎを形成する。トレンチＴ２内に形成された導電層１０ｎを不図示のマスクで覆い、図４（ｄ）に表したように、トレンチＴ１内に形成された導電層１０ｎの一部を除去する。トレンチＴ１内に残った導電層１０ｎは、ＦＰ電極１０に対応する。トレンチＴ２内に残った導電層１０ｎは、第１導電部２１に対応する。
トレンチＴ２を含む半導体基板Ｓの外周を不図示のマスクで覆い、図５（ａ）に表したように、ウェットエッチングにより絶縁層１１ｍの一部を除去する。これにより、トレンチＴ１の内面の一部及びトレンチＴ２の内面の一部が露出する。半導体基板Ｓを熱酸化し、トレンチＴ１の内面、トレンチＴ２の内面、及び第１導電部２１の表面に、絶縁層１１ｍよりも薄い絶縁部１５ｍを形成する。ＦＰ電極１０の上面には、絶縁層１２ｍが形成される。
図５（ｂ）に表したように、絶縁部１５ｍの上に、トレンチＴ１及びＴ２を埋め込む導電層１４ｍを形成する。ＣＤＥ(Chemical Dry Etching)法またはＲＩＥ法を用いて導電層１４ｍの一部を除去することで、図５（ｃ）に表したように、トレンチＴ１内及びトレンチＴ２内にそれぞれ設けられた、複数の導電層を形成する。トレンチＴ１内に形成された導電層は、ゲート電極１４に対応する。トレンチＴ２内に形成された導電層は、第４導電部２４に対応する。
トレンチＴ１同士の間及びトレンチＴ１とＴ２との間にｐ形不純物をイオン注入し、ｐ形半導体領域２ｍを形成する。トレンチＴ１同士の間のｐ形半導体領域２ｍの表面に、ｎ形不純物をイオン注入し、ｎ＋形半導体領域３ｍを形成する。図５（ｄ）に表したように、ゲート電極１４及び第４導電部２４を覆う絶縁層３５ｍを形成する。
絶縁層３５ｍの上に、フォトレジストＰＲを形成する。図６（ａ）に表したように、フォトレジストＰＲに複数の開口ＯＰ１及び開口ＯＰ２を形成する。絶縁層３５ｍの一部が、複数の開口ＯＰ１及び開口ＯＰ２を通して露出する。複数の開口ＯＰ１は、それぞれ、複数のｐ形半導体領域２ｍの直上に位置する。開口ＯＰ２は、第１導電部２１の直上に位置する。
フォトレジストＰＲをマスクとして用いて、複数の開口ＯＰ３及び開口ＯＰ４を形成する。それぞれの開口ＯＰ３は、絶縁層３５ｍ、絶縁部１５ｍ、及びｎ＋形半導体領域３ｍを貫通し、ｐ形半導体領域２ｍに達する。開口ＯＰ４は、絶縁層３５ｍ及び絶縁部１５ｍを貫通している。フォトレジストＰＲを除去し、開口ＯＰ３の底部にｐ形不純物をイオン注入する。これにより、図６（ｂ）に表したように、ｐ＋形コンタクト領域４が形成される。ｐ＋形コンタクト領域４以外のｐ形半導体領域２ｍは、ｐ形ベース領域２に対応する。ｎ＋形半導体領域３ｍは、ｎ＋形ソース領域３に対応する。
図６（ｃ）に表したように、絶縁層３５ｍの上に、スパッタリング法を用いて金属層を形成する。複数の開口ＯＰ３及び開口ＯＰ４は、この金属層により埋め込まれる。この金属層をパターニングすることで、ソース電極４２及びゲートパッド４３を形成する。ｎ＋形半導体領域５ｍの下面を、ｎ＋形半導体領域５ｍが所定の厚みになるまで研削する。図６（ｄ）に表したように、研削したｎ＋形半導体領域５ｍの下面に、スパッタリング法を用いて金属材料を堆積させ、ドレイン電極４１を形成する。以上の工程により、図１〜図３に表した半導体装置１００が製造される。
図４（ａ）に表した工程で形成されるトレンチＴ１及びＴ２について、トレンチＴ２のＸ方向における寸法は、トレンチＴ１のＸ方向における寸法よりも長い。これにより、図６（ａ）に表したように、絶縁層１１ｍの上面及び第１導電部２１の上面の間の段差ｓｔ１と、第１導電部２１と、のＸ方向における距離を長くできる。これに伴い、絶縁層３５ｍの上面に形成される段差ｓｔ２と、第１導電部２１と、のＸ方向における距離も長くなる。この結果、フォトレジストＰＲの表面において段差ｓｔ３が生じる位置を、開口ＯＰ２が形成される位置よりも、半導体基板Ｓの外周側にずらすことができる。
フォトレジストＰＲの段差ｓｔ３が存在する部分の厚みは、ゲート電極１４上などのフォトレジストＰＲの他の部分の厚みよりも大きい。このため、段差ｓｔ３の位置と開口ＯＰ２の位置が重なると、開口ＯＰ２を形成する際に、フォトレジストＰＲが十分に除去されず、絶縁層３５ｍが露出しない可能性がある。開口ＯＰ２を通して絶縁層３５ｍが露出していない場合、開口ＯＰ４が適切に形成されない。この結果、第１導電部２１がソース電極４２と接続されない可能性がある。上述したように、段差ｓｔ３の位置を、開口ＯＰ２が形成される位置からずらすことで、開口ＯＰ４を適切に形成することが可能となる。
第１実施形態の効果を、図７〜図９を参照して説明する。
図７は、第１実施形態に係る半導体装置が接続された電気回路を例示する回路図である。
図８は、図７に表した電気回路中の半導体装置における電流および電圧の波形を表すグラフである。
図９は、第１実施形態に係る半導体装置中の正孔の流れを模式的に表す平面図である。
なお、図９では、ｎ−形半導体領域１及びｐ形ベース領域２以外の半導体領域が省略されている。
図７（ａ）〜図７（ｃ）に表す例では、本実施形態に係る２つの半導体装置１００−１と１００−２が用いられ、ハーフブリッジ回路が構成されている。図７（ａ）は、半導体装置１００−１がオン状態、半導体装置１００−２がオフ状態のときの様子を表している。半導体装置１００−１には、オン電流ＩＯＮが流れている。
図７（ａ）に表した状態で、半導体装置１００−１がターンオフされると、インダクタンスＬによる誘導起電力が生じる。これにより、図７（ｂ）に表したように、半導体装置１００−２のｎ−形半導体領域１とｐ形ベース領域２から構成されるダイオードに、順方向の電流ＩＦが流れる。このとき、ソース電極４２からｎ−形半導体領域１へ正孔が注入され、ドレイン電極４１からｎ−形半導体領域１へ電子が注入される。
半導体装置１００−２のダイオードに順方向電流が流れきると、半導体装置１００−２の内部に蓄積されたキャリアが排出される。このとき、ｎ−形半導体領域１に蓄積された正孔はソース電極４２へ排出され、電子はドレイン電極４１へ排出される。半導体装置１００−２からキャリアが排出されることで、図７（ｃ）に表すように、半導体装置１００−２には、ドレイン電極４１からソース電極４２に向かって逆回復電流ＩＲが流れる。
図８において、実線は、半導体装置１００−２を流れる電流を表し、破線は、ソース電極４２に対するドレイン電極４１の電圧を表している。横軸は時間を表し、縦軸は電流値を表している。電流値は、ドレイン電極４１からソース電極４２に向かう方向を正として表している。
図８に表したように、タイミングｔ１で順方向電流が流れきると、その後、逆回復電流が流れ始めるとともに、半導体装置１００−２のソース電極４２に対するドレイン電極４１の電圧Ｖが上昇していく。このとき、逆回復電流の減少の傾きｄＩＲ／ｄｔに応じて、電圧Ｖにサージ電圧Ｖｓが発生する。ｄＩＲ／ｄｔが大きいと、サージ電圧Ｖｓも大きくなる。サージ電圧Ｖｓが大きいと、ｎ＋形ソース領域３、ｐ形ベース領域２、およびｎ−形半導体領域１から構成される寄生ＮＰＮトランジスタが動作し易くなる。寄生ＮＰＮトランジスタが動作すると、半導体装置内を大電流が流れ、半導体装置が破壊される可能性がある。このため、ｄＩＲ／ｄｔは、小さいことが望ましい。
ダイオード動作時に注入されたキャリアの一部は、ｎ−形半導体領域１の外周にも蓄積される。ｎ−形半導体領域１の外周に蓄積された正孔は、逆回復動作時には、近くのｐ形ベース領域２に移動してソース電極４２へ排出される。従って、外周側に設けられたｐ形ベース領域２には、他の部分に比べて多くの正孔が流れる。このため、ｐ形ベース領域２の電位が上昇し易く、より寄生ＮＰＮトランジスタが動作し易い。
この課題について、半導体装置１００では、ｎ−形半導体領域１の第２領域１ｂの上に、互いに離間した複数の第１導電部２１が設けられている。複数の第１導電部２１は、ソース電極４２またはゲート電極１４（ゲートパッド４３）と電気的に接続されている。すなわち、半導体装置１００がオフ状態のとき、第１導電部２１の電位は、正孔に対して負である。
この構成によれば、ｎ−形半導体領域１の外周に蓄積された正孔ｈの一部は、図９の点線矢印で表したように、第１導電部２１同士の間を通過してｐ形ベース領域２へ流れる。正孔ｈの別の一部は、破線矢印で表したように、第１絶縁部３１近傍でトラップされる。トラップされた正孔ｈは、トラップされなかった正孔ｈに比べて、長い時間をかけてｐ形ベース領域２へ流れる。
このように、互いに離間した複数の第１導電部２１が設けられることで、正孔ｈがｐ形ベース領域２に達するまでの時間のばらつきを大きくできる。この結果、図８に表したｄＩＲ／ｄｔを小さくでき、寄生ＮＰＮトランジスタの動作により半導体装置が破壊される可能性を低減できる。
図９に表したように、第１導電部２１のＸ方向における長さＬ１は、ゲート電極１４のＸ方向における長さＬ２よりも長いことが望ましい。長さＬ１が長いことで、正孔ｈがよりトラップされ易くなり、ｄＩＲ／ｄｔをさらに小さくできる。
第１絶縁部３１同士の間のＹ方向における距離Ｄ１は、ゲート絶縁部１５同士の間のＸ方向における距離Ｄ２と同じか、それよりも短いことが望ましい。距離Ｄ１は、例えば、ｎ−形半導体領域１の第１絶縁部３１同士の間の部分の、Ｙ方向における長さと同じである。距離Ｄ２は、例えば、ｎ−形半導体領域１のゲート絶縁部１５同士の間の部分の、Ｘ方向における長さと同じである。距離Ｄ２は、例えば、ゲート絶縁部１５同士の間のｐ形ベース領域２のＸ方向における長さと同じである。
例えば、第１絶縁部３１の厚みは、ゲート絶縁部１５の厚みよりも大きい。この場合、半導体装置１００をターンオフした際に、第１絶縁部３１近傍のｎ−形半導体領域１では、ゲート電極１４及びＦＰ電極１０近傍のｎ−形半導体領域１よりも空乏層が広がり難くなる。複数の第１導電部２１が互いに離間した構成において、距離Ｄ１が長いと、第１絶縁部３１同士の間のｎ−形半導体領域１が空乏化し難くなり、半導体装置１００の耐圧が低下する可能性がある。
第１絶縁部３１同士の間のｎ−形半導体領域１を空乏化させ易くし、半導体装置１００の耐圧の低下を抑制するためには、距離Ｄ１が距離Ｄ２以下であることが望ましい。より望ましくは、距離Ｄ１は、距離Ｄ２未満である。これにより、第１絶縁部３１同士の間のｎ−形半導体領域１がより空乏化し易くなり、半導体装置１００の耐圧の低下を抑制できる。
第１絶縁部３１と第２絶縁部３２との間のＹ方向における距離Ｄ３は、距離Ｄ２と同じか、それよりも短いことが望ましい。距離Ｄ３は、例えば、ｎ−形半導体領域１の第１絶縁部３１と第２絶縁部３２との間の部分の、Ｙ方向における長さと同じである。この構成によれば、上記と同様に、半導体装置１００の耐圧の低下を抑制できる。
（変形例）
図１０は、第１実施形態の変形例に係る半導体装置を表す平面図である。
図１１は、図１０のＡ−Ａ’断面図である。
なお、図１０の平面図は、図１１のＢ−Ｂ’線における断面を表している。
第１実施形態の変形例に係る半導体装置１１０は、図１０に表したように、複数の第３導電部２３をさらに備える。複数の第３導電部２３は、Ｙ方向において互いに離間している。それぞれの第３導電部２３は、Ｘ方向に延びている。また、それぞれの第３導電部２３の一部は、ゲートパッド４３の下に位置している。
ゲート電極１４の一部は、Ｘ方向において、複数の第１導電部２１と、複数の第３導電部２３と、の間に位置している。第２導電部２２の一部は、ゲートパッド４３の下に設けられている。複数の第３導電部２３は、Ｙ方向において、第１導電部２１と第２導電部２２の一部との間及び複数のゲート電極１４と第２導電部２２の別の一部との間に位置している。第３導電部２３のＸ方向における長さは、ゲート電極１４及び第１導電部２１のそれぞれのＸ方向における長さよりも長い。
図１１に表したように、第３導電部２３は、第２領域１ｂの上に第３絶縁部３３を介して設けられている。第３導電部２３は、Ｘ方向及びＹ方向において、ｎ−形半導体領域１の一部と第３絶縁部３３を介して対向している。ゲートパッド４３は、第３導電部２３の上に、絶縁部３６を介して設けられている。第３導電部２３は、ソース電極４２と電気的に接続されている。または、第３導電部２３は、ゲート電極１４及びゲートパッド４３と電気的に接続されていても良い。
半導体装置１００のダイオードに電流が流れると、ゲートパッド４３の下のｎ−形半導体領域１にもキャリアが蓄積される。ゲートパッド４３の下に蓄積された正孔は、ゲートパッド４３に近いｐ形ベース領域２へ流れる。このため、ゲートパッド４３に近いｐ形ベース領域２では、電位が上昇し易く、より寄生ＮＰＮトランジスタが動作し易い。
図１０に表したように、複数の第３導電部２３が設けられることで、複数の第１導電部２１と同様に、正孔ｈがソース電極４２へ排出される際、正孔ｈの一部をトラップできる。これにより、ゲートパッド４３付近における寄生ＮＰＮトランジスタの動作を抑制でき、半導体装置が破壊される可能性をさらに低減できる。
（第２実施形態）
図１２は、第２実施形態に係る半導体装置を表す平面図である。
図１３は、図１２のＡ−Ａ’断面図である。
図１４は、図１２のＢ−Ｂ’断面図及びＣ−Ｃ’断面図である。
なお、図１２の平面図は、図１３のＤ−Ｄ’線における断面を表している。
第２実施形態に係る半導体装置２００では、図１２に表したように、複数の第１導電部２１が、Ｘ方向において互いに離間している。複数の第１導電部２１は、Ｙ方向において複数のゲート電極１４と並んでいる。第２導電部２２は、Ｘ方向において、ゲート電極１４及び第１導電部２１と並んでいる。
図１２に表した例では、複数のゲート電極１４は、Ｙ方向において、複数の第１導電部２１の一部と、複数の第１導電部２１の別の一部と、の間に位置している。また、それぞれのゲート電極１４の少なくとも一部は、Ｘ方向において、第２導電部２２と、別の第２導電部２２と、の間に位置している。
図１３（ａ）に表したように、例えば、ゲート絶縁部１５と第２絶縁部３２との間のＸ方向における距離Ｄ５は、ゲート絶縁部１５同士の間の距離Ｄ６と同じである。例えば、図１３（ｂ）に表したように、第１絶縁部３１と第２絶縁部３２との間のＸ方向における距離Ｄ７は、第１絶縁部３１同士の間の距離Ｄ８と同じである。または、距離Ｄ８は、距離Ｄ６よりも短い。第１導電部２１のＹ方向における長さＬ３（図１４に示す）は、ゲート電極１４のＸ方向における長さＬ４（図１３（ａ）に示す）よりも長い。
本実施形態においても、複数の第１導電部２１が設けられることで、第１実施形態と同様に、正孔ｈがｐ形ベース領域２に達するまでの時間のばらつきを大きくできる。これにより、逆回復動作時のｄＩＲ／ｄｔを小さくでき、寄生ＮＰＮトランジスタの動作により半導体装置が破壊される可能性を低減できる。
また、第２実施形態に係る半導体装置において、半導体装置１１０と同様に、ゲートパッド４３の下に複数の第３導電部２３が設けられていても良い。この場合、複数の第３導電部２３は、Ｘ方向において互いに離間する。複数の第３導電部２３が設けられることで、ゲートパッド４３付近における寄生ＮＰＮトランジスタの動作を抑制でき、半導体装置が破壊される可能性をさらに低減できる。
なお、耐圧をより向上させるためには、複数の第１導電部２１は、半導体装置１００のようにＹ方向に並んでいることが望ましい。この点について、図１５を参照して説明する。
図１５は、第１実施形態に係る半導体装置の一部及び第２実施形態に係る半導体装置の一部を表す平面図である。
図１５に表した例では、絶縁部１１同士の間の距離、第１絶縁部３１同士の間の距離、絶縁部１１と第１絶縁部３１との間の距離、絶縁部１１と第２絶縁部３２との間の距離、及び第１絶縁部３１と第２絶縁部３２との間の距離は、互いに同じである。
図１５（ａ）は、半導体装置２００のＹ方向における端部近傍を表し、図１５（ｂ）は、半導体装置２００のＸ方向における端部近傍を表す。図１５（ａ）に表したように、一対の第１絶縁部３１及び一対の絶縁部１１の間の中心点Ｃ１と、各絶縁部と、の間の距離Ｄ１１は、絶縁部１１同士の間の距離Ｄの１／√２倍である。一方、図１５（ｂ）に表したように、絶縁部１１、第１絶縁部３１、及び第２絶縁部３２の間の中心点Ｃ２と、各絶縁部と、の間の距離Ｄ１２は、距離Ｄの１／√３倍である。すなわち、距離Ｄ１１は、距離Ｄ１２と異なり、距離Ｄ１２よりも長い。また、距離Ｄ１１と距離Ｄとの差は、距離Ｄ１２と距離Ｄとの差よりも大きい。これらの距離の差が大きいと、空乏層の広がり方にばらつきが生じ、半導体装置の耐圧が低下しうる。
図１５（ｃ）は、半導体装置１００のＹ方向における端部近傍を表し、図１５（ｄ）は、半導体装置１００のＸ方向における端部近傍を表す。図１５（ｃ）に表したように、一対の絶縁部１１及び第２絶縁部３２の間の中心点Ｃ３と、各絶縁部と、の間の距離Ｄ１３は、距離Ｄの１／√３倍である。図１５（ｄ）に表したように、ゲート絶縁層１５及び一対の第１絶縁部３１の間の中心点Ｃ４と、各絶縁部と、の間の距離Ｄ１４は、絶縁部１１同士の間の距離Ｄの１／√３倍である。すなわち、距離Ｄ１３と距離Ｄ１４は、同じである。また、半導体装置２００に比べて、距離Ｄ１３及び距離Ｄ１４のそれぞれと距離Ｄとの差は、距離Ｄ１１と距離Ｄとの差よりも小さい。
このため、半導体装置１００では、第１絶縁部３１近傍における空乏層の広がり方と第２絶縁部３２近傍における空乏層の広がり方との差を小さくできる。従って、複数の第１導電部２１が互いに離間している場合でも、耐圧の低下をより抑制できる。
（第３実施形態）
図１６は、第３実施形態に係る半導体装置を表す平面図である。
第３実施形態に係る半導体装置３００では、複数の第１導電部２１が、Ｘ方向においてゲート電極１４と並んでいる。複数の第１導電部２１は、Ｙ方向において互いに離間している。また、複数の第２導電部２２が、Ｙ方向において複数のゲート電極１４と並んでいる。複数の第２導電部２２は、Ｘ方向において互いに離間している。
図１６の例では、複数のゲート電極１４は、Ｘ方向において、複数の第１導電部２１の一部と、複数の第１導電部２１の別の一部と、の間に位置している。また、複数のゲート電極１４は、Ｙ方向において、複数の第２導電部２２の一部と、複数の第２導電部２２の別の一部と、の間に位置している。
複数の第１導電部２１及び複数の第２導電部２２が設けられることで、ｎ−形半導体領域１外周部のより広い範囲において、正孔ｈがｐ形ベース領域２に達するまでの時間のばらつきを大きくできる。これにより、寄生ＮＰＮトランジスタの動作により半導体装置が破壊される可能性をさらに低減できる。
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１ ｎ−形半導体領域、 １ａ 第１領域、 １ｂ 第２領域、 １ｍ ｎ−形半導体領域、 ２ ｐ形ベース領域、 ２ｍ ｐ形半導体領域、 ３ ｎ＋形ソース領域、 ３ｍ ｎ＋形半導体領域、 ４ ｐ＋形コンタクト領域、 ５ ｎ＋形ドレイン領域、 ５ｍ ｎ＋形半導体領域、 １０ フィールドプレート電極、 １０ｍ、１０ｎ 導電層、 １１ 絶縁部、 １１ｍ 絶縁層、 １２ 絶縁部、 １４ ゲート電極、 １４ｍ 導電層、 １５ ゲート絶縁部、 １５ｍ 絶縁部、 ２１ 第１導電部、 ２２ 第２導電部、 ２３ 第３導電部、 ２４ 第４導電部、 ３１ 第１絶縁部、 ３２ 第２絶縁部、 ３３ 第３絶縁部、 ３５、３６ 絶縁部、 ３５ｍ 絶縁層、 ４１ ドレイン電極、 ４２ ソース電極、 ４３ ゲートパッド、 １００、１１０、２００、３００ 半導体装置、 ＰＲ フォトレジスト、 Ｓ 半導体基板、 ｈ 正孔

Claims (14)

  1. 第１電極と、
    前記第１電極の上に設けられ、第１領域と、前記第１領域を囲む第２領域と、を有する第１導電形の第１半導体領域と、
    前記第１領域の上に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域の上に設けられた第１導電形の第３半導体領域と、
    前記第３半導体領域の上に設けられ、前記第２半導体領域及び前記第３半導体領域と電気的に接続された第２電極と、
    前記第１領域から前記第２半導体領域に向かう第１方向に垂直な第２方向において、前記第２半導体領域とゲート絶縁部を介して対向するゲート電極と、
    前記第２領域の上に第１絶縁部を介して設けられ、前記第１方向及び前記第２方向に垂直な第３方向において互いに離間して複数設けられた第１導電部であって、複数の前記第１導電部は、前記第２方向において前記ゲート電極と並び、前記第２電極又は前記ゲート電極と電気的に接続された、前記第１導電部と、
    前記第２電極又は前記ゲート電極と電気的に接続され、前記第２領域の上に第２絶縁部を介して設けられ、前記第３方向において前記ゲート電極及び前記複数の第１導電部と並ぶ第２導電部と、
    を備えた半導体装置。
  2. 前記第１導電部の前記第２方向における長さは、前記ゲート電極の前記第２方向における長さよりも長い請求項１記載の半導体装置。
  3. 前記ゲート電極は、前記第２方向において互いに離間して複数設けられ、
    前記第２導電部は、前記第３方向において前記複数のゲート電極及び前記複数の第１導電部と並び、
    前記第１絶縁部同士の間の前記第３方向における距離は、前記ゲート絶縁部同士の間の前記第２方向における距離以下である請求項１または２に記載の半導体装置。
  4. 前記第２電極又は前記ゲート電極と電気的に接続された複数の第３導電部と、
    前記複数の第３導電部の上に設けられ、前記ゲート電極と電気的に接続された第３電極と、
    をさらに備え、
    前記複数の第３導電部は、前記第３方向において互いに離間し、
    前記複数の第３導電部のそれぞれは、前記第２領域の上に第３絶縁部を介して設けられ、
    前記ゲート電極の一部は、前記第２方向において、前記複数の第１導電部の一部と前記複数の第３導電部との間に位置する請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記複数の第３導電部のそれぞれの前記第２方向における長さは、前記複数の第１導電部のそれぞれの前記第２方向における長さよりも長い請求項４記載の半導体装置。
  6. 前記第１絶縁部中に設けられ、前記第２方向において前記第１導電部と離間した第４導電部をさらに備えた請求項１〜５のいずれか１つに記載の半導体装置。
  7. 前記第１導電部は、さらに、前記第２方向において複数設けられ、
    前記ゲート電極は、前記第２方向において、複数の前記第１導電部の一部と、複数の前記第１導電部の別の一部と、の間に位置する請求項１〜６のいずれか１つに記載の半導体装置。
  8. 前記第２導電部は、前記第３方向において複数設けられ、
    前記ゲート電極は、前記第３方向において、複数の前記第２導電部の１つと、複数の前記第２導電部の別の１つと、の間に位置する請求項１〜７のいずれか１つに記載の半導体装置。
  9. 第１電極と、
    前記第１電極の上に設けられ、第１領域と、前記第１領域を囲む第２領域と、を有し、前記第１電極と電気的に接続された第１導電形の第１半導体領域と、
    前記第１領域の上に設けられた第２導電形の複数の第２半導体領域と、
    それぞれが、前記複数の第２半導体領域のそれぞれの上に設けられた第１導電形の複数の第３半導体領域と、
    前記複数の第３半導体領域の上に設けられ、前記複数の第２半導体領域及び前記複数の第３半導体領域と電気的に接続された第２電極と、
    それぞれが、前記第１領域から前記第２半導体領域に向かう第１方向に垂直な第２方向において、前記複数の第２半導体領域のそれぞれとゲート絶縁部を介して対向する複数のゲート電極と、
    前記第２領域の上に第１絶縁部を介して設けられ、前記第２方向において互いに離間して複数設けられた第１導電部であって、複数の前記第１導電部は、前記第１方向及び前記第２方向に垂直な第３方向において前記ゲート電極と並び、前記第２電極又は前記ゲート電極と電気的に接続された、前記第１導電部と、
    前記第２電極又は前記ゲート電極と電気的に接続され、前記第２領域の上に第２絶縁部を介して設けられ、前記第２方向において前記ゲート電極及び前記複数の第１導電部と並ぶ第２導電部と、
    を備えた半導体装置。
  10. 前記第１導電部の前記第３方向における長さは、前記ゲート電極の前記第２方向における長さよりも長い請求項９記載の半導体装置。
  11. 前記ゲート電極は、前記第２方向において互いに離間して複数設けられ、
    前記第２導電部は、前記第２方向において前記複数のゲート電極及び前記複数の第１導電部と並び、
    前記第１絶縁部同士の間の前記第２方向における距離は、前記ゲート絶縁部同士の間の前記第２方向における距離以下である請求項９または１０に記載の半導体装置。
  12. 第１電極と、
    前記第１電極の上に設けられ、第１領域と、前記第１領域を囲む第２領域と、を有し、前記第１電極と電気的に接続された第１導電形の第１半導体領域と、
    前記第１領域の上に設けられた第２導電形の複数の第２半導体領域と、
    それぞれが、前記複数の第２半導体領域のそれぞれの上に設けられた第１導電形の複数の第３半導体領域と、
    前記複数の第３半導体領域の上に設けられ、前記複数の第２半導体領域及び前記複数の第３半導体領域と電気的に接続された第２電極と、
    それぞれが、前記第１領域から前記第２半導体領域に向かう第１方向に垂直な第２方向において、前記複数の第２半導体領域のそれぞれとゲート絶縁部を介して対向する複数のゲート電極と、
    前記第２領域の上に第１絶縁部を介して設けられ、前記第１方向及び前記第２方向に垂直な第３方向において互いに離間して複数設けられた第１導電部であって、複数の前記第１導電部は、前記第２方向において前記ゲート電極と並び、前記第２電極又は前記ゲート電極と電気的に接続された、前記第１導電部と、
    前記第２領域の上に第２絶縁部を介して設けられ、前記第２方向において互いに離間して複数設けられた第２導電部であって、複数の前記第２導電部は、前記第３方向において前記複数のゲート電極と並び、前記第２電極又は前記ゲート電極と電気的に接続された、前記第２導電部と、
    を備えた半導体装置。
  13. 前記第２半導体領域の上に設けられた第２導電形の第４半導体領域をさらに備え、
    前記第４半導体領域における第２導電形の不純物濃度は、前記第２半導体領域における第２導電形の不純物濃度よりも高い請求項１〜１２のいずれか１つに記載の半導体装置。
  14. 前記第１電極と前記第１半導体領域との間に設けられ、前記第１電極と電気的に接続された第１導電形の第５半導体領域をさらに備え、
    前記第５半導体領域における第１導電形の不純物濃度は、前記第１半導体領域における第１導電形の不純物濃度よりも高い請求項１〜１３のいずれか１つに記載の半導体装置。
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