JP2017054935A - 半導体装置 - Google Patents

Abstract

【課題】生産性の低下を抑制できる半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、ゲート電極と、第２電極と、第１導電形の第３半導体領域と、第２導電形の複数の第４半導体領域と、第１導電形の複数の第５半導体領域と、第１導電部と、第２導電部と、第２絶縁部と、第３電極と、を有する。第１導電部は、複数の第４半導体領域のそれぞれの一部の上および複数の第５半導体領域のそれぞれの一部の上に設けられている。第１導電部は、複数の第４半導体領域および複数の第５半導体領域と接続されている。第２導電部は、第２電極の一部の上に設けられている。第２導電部は、第２電極と接続されている。第２絶縁部は、第１導電部の周りおよび第２導電部の周りに設けられている。
【選択図】図２

Description

本発明の実施形態は、半導体装置に関する。

電力変換などの用途に用いられる半導体装置では、層間絶縁膜が厚いほど、半導体装置の耐圧も向上する。しかし、層間絶縁膜を厚くすると、層間絶縁膜の加工に要する時間が長くなり、半導体装置の生産性が低下する。

特開２０１３−８４９０５号公報

本発明が解決しようとする課題は、生産性の低下を抑制できる半導体装置を提供することである。

実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、ゲート電極と、第２電極と、第１導電形の第３半導体領域と、第２導電形の複数の第４半導体領域と、第１導電形の複数の第５半導体領域と、第１導電部と、第２導電部と、第２絶縁部と、第３電極と、を有する。
前記第１半導体領域は、前記第１電極の上に設けられ、前記第１電極と接続されている。
前記第２半導体領域は、前記第１半導体領域の上に設けられている。
前記ゲート電極は、前記第２半導体領域の上にゲート絶縁層を介して設けられている。前記ゲート電極は、前記第１半導体領域から前記第２半導体領域に向かう第１方向に対して垂直な第２方向に延びている。
前記第２電極は、前記第２半導体領域の上に第１絶縁部を介して設けられている。前記第２電極は、前記第１方向および前記第２方向に対して垂直な第３方向において前記ゲート電極と離間している。前記第２電極は、前記第２方向に延びている。
前記第３半導体領域は、前記第２半導体領域の上であって前記ゲート電極と前記第２電極との間に設けられている。
前記複数の第４半導体領域は、前記第３半導体領域の上に選択的に設けられている。
前記複数の第５半導体領域は、前記第３半導体領域の上に選択的に設けられている。
前記複数の第４半導体領域のそれぞれと、前記複数の第５半導体領域のそれぞれと、は、前記第２方向において交互に設けられている。
前記第１導電部は、前記複数の第４半導体領域のそれぞれの一部の上および前記複数の第５半導体領域のそれぞれの一部の上に設けられている。前記第１導電部は、前記第２方向に延びている。前記第１導電部は、前記複数の第４半導体領域および前記複数の第５半導体領域と接続されている。
前記第２導電部は、前記第２電極の一部の上に設けられている。前記第２導電部は、前記第３方向において前記第１導電部と離間している。前記第２導電部は、前記第２方向に延びている。前記第２導電部は、前記第２電極と接続されている。
前記第２絶縁部は、前記第１導電部の周りおよび前記第２導電部の周りに設けられてい。
前記第３電極は、前記第１導電部の上、前記第２導電部の上、および前記第２絶縁部の上に設けられ、前記第１導電部および前記第２導電部と接続されている。

第１実施形態に係る半導体装置の一部を表す平面図である。 図１のＡ−Ａ´断面を含む斜視断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第１導電部２１のアスペクト比と半導体装置の耐圧との関係のシミュレーション結果を表すグラフである。 第１実施形態の第１変形例に係る半導体装置の斜視断面図である。 第１実施形態の第２変形例に係る半導体装置の斜視断面図である。 第２実施形態に係る半導体装置の一部を表す平面図である。 図８のＡ−Ａ´断面を含む、斜視断面図である。 第２実施形態の第１変形例に係る半導体装置の一部を表す平面図である。 第３実施形態に係る半導体装置の一部を表す平面図である。 第４実施形態に係る半導体装置の一部を表す平面図である。 図１２のＡ−Ａ´断面を含む斜視断面図である。

以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、ＸＹＺ直交座標系を用いる。ｐ^＋形コレクタ領域１からｎ⁻形半導体領域２へ向かう方向をＺ方向とする。そして、Ｚ方向に対して垂直であって、相互に直交する２方向をＸ方向（第３方向）及びＹ方向（第２方向）とする。
以下の説明において、ｎ^＋、ｎ⁻及びｐ^＋、ｐの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」および「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。

（第１実施形態）
図１および図２を用いて、第１実施形態に係る半導体装置について説明する。
図１は、第１実施形態に係る半導体装置１００の一部を表す平面図である。
図２は、図１のＡ−Ａ´断面を含む斜視断面図である。
なお、図１では、絶縁部２８およびエミッタ電極３１が省略され、第１導電部２１および第２導電部２２が破線で表されている。

半導体装置１００は、例えば、ＩＧＢＴ(Insulated Gate Bipolar Transistor)である。
図１および図２に表すように、半導体装置１００は、ｐ^＋形（第１導電形）コレクタ領域１（第１半導体領域）、ｎ⁻形（第２導電形）半導体領域２（第２半導体領域）、ｐ形ベース領域３（第３半導体領域）、ｎ^＋形エミッタ領域４（第４半導体領域）、ｐ^＋形コンタクト領域５（第５半導体領域）、ｎ^＋形半導体領域６（第６半導体領域）、ゲート電極１０、ゲート絶縁部１１、電極１５（第２電極）、絶縁部１６（第１絶縁部）、第１導電部２１、第２導電部２２、絶縁部２８（第２絶縁部）、コレクタ電極３０（第１電極）、およびエミッタ電極３１（第３電極）を有する。

図２に表すように、半導体装置１００の下面には、コレクタ電極３０が設けられている。
ｐ^＋形コレクタ領域１は、コレクタ電極３０の上に設けられ、コレクタ電極３０と電気的に接続されている。
ｎ^＋形半導体領域６は、ｐ^＋形コレクタ領域１の上に設けられている。
ｎ⁻形半導体領域２は、ｎ^＋形半導体領域６の上に設けられている。

ゲート電極１０は、ゲート絶縁部１１を介してｎ⁻形半導体領域２の上に設けられている。電極１５は、絶縁部１６を介してｎ⁻形半導体領域２の上に設けられており、Ｘ方向においてゲート電極１０と離間している。

図１に表すように、ゲート電極１０および電極１５は、Ｘ方向において複数設けられ、それぞれがＹ方向に延びている。ゲート電極１０と電極１５とは、例えばＸ方向において交互に設けられている。

ｐ形ベース領域３は、Ｘ方向において、ゲート電極１０と電極１５との間に設けられている。ｐ形ベース領域３の上には、複数のｎ^＋形エミッタ領域４および複数のｐ^＋形コンタクト領域５が設けられている。ｎ^＋形エミッタ領域４とｐ^＋形コンタクト領域５は、Ｙ方向において交互に設けられている。

第１導電部２１は、ｎ^＋形エミッタ領域４の一部およびｐ^＋形コンタクト領域５の一部の上に設けられている。
第２導電部２２は、電極１５の一部の上に設けられ、第１導電部２１とＸ方向において離間している。
絶縁部２８は、第１導電部２１の周りおよび第２導電部２２の周りに設けられている。

より具体的には、ｎ^＋形エミッタ領域４およびｐ^＋形コンタクト領域５のＸ方向における一端の上には、絶縁部２８の一部（第１絶縁部分２８１）が設けられ、それぞれのＸ方向における他端の上には、絶縁部２８の他の一部（第２絶縁部分２８２）が設けられている。そして、第１導電部２１は、Ｘ方向において、第１絶縁部分２８１と第２絶縁部分２８２との間に設けられている。
また、電極１５のＸ方向における一端の上には、絶縁部２８の一部（第３絶縁部分２８３）が設けられ、Ｘ方向における他端の上には、絶縁部２８の他の一部（第４絶縁部分２８４）が設けられている。そして、第２導電部２２は、Ｘ方向において、第３絶縁部分２８３と第４絶縁部分２８４との間に設けられている。

第１導電部２１は、Ｙ方向に延び、複数のｎ^＋形エミッタ領域４および複数のｐ^＋形コンタクト領域５と接続されている。第２導電部２２も同様にＹ方向に延び、電極１５と接続されている。図１および図２に表す例では、複数の第１導電部２１と１つの第２導電部２２と、がＸ方向において交互に設けられている。

エミッタ電極３１は、半導体装置１００の上面に設けられている。エミッタ電極３１は、第１導電部２１、第２導電部２２、および絶縁部２８の上に位置し、第１導電部２１および第２導電部２２と接続されている。このため、ｎ^＋形エミッタ領域４およびｐ^＋形コンタクト領域５は、第１導電部２１を介してエミッタ電極３１と接続され、電極１５は、第２導電部２２を介してエミッタ電極３１と接続されている。

ここで、各構成要素の材料の一例を説明する。
ｐ^＋形コレクタ領域１、ｎ⁻形半導体領域２、ｐ形ベース領域３、ｎ^＋形エミッタ領域４、ｐ^＋形コンタクト領域５、およびｎ^＋形半導体領域６は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。
半導体材料に添加されるｎ形不純物として、リン、ヒ素、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
ゲート電極１０および電極１５は、ポリシリコンなどの導電材料を含む。
第１導電部２１および第２導電部２２は、例えば、アルミニウム、チタン、ニッケル、タングステン、銅、および金の少なくともいずれかの金属を含む。第１導電部２１および第２導電部２２は、窒化チタンなどの金属化合物を含む層と、上述した金属を含む層と、が積層されたものであってもよい。
ゲート絶縁部１１、絶縁部１６、および絶縁部２８は、酸化シリコンなどの絶縁材料を含む。
コレクタ電極３０およびエミッタ電極３１は、アルミニウムなどの金属を含む。

次に、本実施形態に係る半導体装置１００の製造方法の一例について説明する。
図３および図４は、第１実施形態に係る半導体装置１００の製造工程を表す工程断面図である。

まず、ｎ^＋形半導体層６ａと、ｎ^＋形半導体層６ａの上に設けられたｎ⁻形半導体層２ａと、を有する半導体基板を用意する。次に、ｎ⁻形半導体層２ａの表面に、Ｙ方向に延びる複数の開口ＯＰ１を形成する。続いて、熱酸化を行うことで、図３（ａ）に表すように、開口ＯＰ１の内壁およびｎ⁻形半導体層２ａの上面に絶縁層ＩＬ１を形成する。

次に、絶縁層ＩＬ１の上に導電層を形成する。この導電層をエッチングして上面を後退させることで、それぞれの開口ＯＰ１の内部にゲート電極１０および電極１５が形成される。続いて、ｎ⁻形半導体層２ａにｐ形不純物をイオン注入し、ｐ形ベース領域３を形成する。このｐ形ベース領域３の上に、ｐ形不純物およびｎ形不純物を順次イオン注入し、図３（ｂ）に表すように、ｎ^＋形エミッタ領域４およびｐ^＋形コンタクト領域５を形成する。

図３（ｂ）に表される断面では、ｎ^＋形エミッタ領域４のみが図示されているが、ｎ^＋形エミッタ領域４およびｐ^＋形コンタクト領域５は、図１および図２に表すように、Ｙ方向において交互に形成される。

次に、ゲート電極１０、電極１５、ｎ^＋形エミッタ領域４、およびｐ^＋形コンタクト領域５を覆う絶縁層ＩＬ２を形成する。続いて、図４（ａ）に表すように、この絶縁層ＩＬ２を貫通する開口ＯＰ２および開口ＯＰ３を形成する。開口ＯＰ２および開口ＯＰ３は、Ｙ方向に延びている。このとき、開口ＯＰ２を通してｎ^＋形エミッタ領域４の一部およびｐ^＋形コンタクト領域５の一部が露出し、開口ＯＰ３を通して電極１５の一部が露出する。

次に、開口ＯＰ２および開口ＯＰ３の内部に導電材料を埋め込む。例えば、開口ＯＰ２および開口ＯＰ３の内壁に沿って窒化チタン層を形成し、続いて、この窒化チタン層の上にタングステン層を形成することで、開口ＯＰ２および開口ＯＰ３を埋め込む。続いて、絶縁層ＩＬ２の上に形成された、余剰な導電層を研削することで、図４（ｂ）に表すように、第１導電部２１および第２導電部２２が形成される。

次に、絶縁層ＩＬ２、第１導電部２１、および第２導電部２２の上に金属層を形成し、この金属層をパターニングすることで、エミッタ電極３１が形成される。続いて、ｎ^＋形半導体層６ａが所定の厚みになるまでｎ^＋形半導体層６ａの裏面を研磨する。研磨されたｎ^＋形半導体層６ａの裏面にｐ形不純物をイオン注入し、ｐ^＋形コレクタ領域１を形成する。このｐ^＋形コレクタ領域１の下に金属層を形成し、コレクタ電極３０を形成することで、図１および図２に表す半導体装置１００が得られる。

ここで、本実施形態による作用および効果について説明する。
半導体装置に求められる耐圧が高くなると、それに伴い絶縁部２８のＺ方向における厚みを、厚くすることが望ましい。例えば図４（ａ）に表す絶縁層ＩＬ２を厚く形成することで、絶縁部２８を厚くすることができる。しかし、絶縁部２８を厚くしようとすると、ｎ^＋形エミッタ領域４およびｐ^＋形コンタクト領域５をエミッタ電極３１と接続するための開口を絶縁層ＩＬ２に形成する際、絶縁層ＩＬ２のエッチング処理に要する時間が長くなり、生産性が低下してしまう。
この点について、本実施形態では、ｎ^＋形エミッタ領域４の一部およびｐ^＋形コンタクト領域５の一部の上に第１導電部２１を設けている。そして、この第１導電部２１をエミッタ電極３１と接続することで、ｎ^＋形エミッタ領域４およびｐ^＋形コンタクト領域５をエミッタ電極３１と電気的に接続している。
このような構成を採用することで、半導体装置を製造する際、エッチングされる絶縁層の面積を低減することができる。このため、絶縁部２８を厚くした場合でも、エッチング処理時間の増加を抑制することができる。この結果、半導体装置の耐圧を向上させつつ、半導体装置の生産性の低下を抑制することが可能となる。

一方で、絶縁部２８が厚くなると、半導体装置の内部で生じた熱が、外部に放出され難くなる。特に、エッチングされる絶縁層の面積が小さくなると、絶縁部２８の面積が大きくなる。絶縁部２８の熱伝導性は、導電性を有する第１導電部２１の熱伝導性よりも低い。このため、ｎ^＋形エミッタ領域４の一部およびｐ^＋形コンタクト領域５の一部の上に第１導電部２１を設けた場合、半導体装置の放熱性の低下が懸念される。
この点について、本実施形態では、電極１５の上に第２導電部２２を設け、第２導電部２２とエミッタ電極３１とを接続している。第２導電部２２を設けることで、半導体装置で発生した熱を、第２導電部２２を通して電極１５からエミッタ電極３１に効率的に放出することが可能となる。
このとき、第２導電部２２も第１導電部２１と同様に、電極１５の一部の上にのみ設けることで、第２導電部２２を形成するための、絶縁層のエッチング処理時間の増加を抑制することができる。

すなわち、本実施形態によれば、半導体装置の耐圧を向上させつつ、半導体装置の生産性の低下および放熱性の低下を抑制することが可能となる。

このような放熱性に関する課題は、ゲート電極１０と電極１５との間のＸ方向における距離が短く、ｎ^＋形エミッタ領域４とｐ^＋形コンタクト領域５がＹ方向に交互に並べられた、微細な素子構造を有する半導体装置に対して、特に有効である。これは、これらの構成要素が微細化されると、半導体装置における電流経路が増加し、半導体装置を流れる電流が増加するためである。半導体装置を流れる電流が増加すると、半導体装置で発生する熱も大きくなるため、放熱性を高めることが望ましい。

また、第１導電部２１を、ｎ^＋形エミッタ領域４およびｐ^＋形コンタクト領域５が配列されたＹ方向に延在させることで、これらの半導体領域と第１導電部２１との間の電気的接続をより容易に行うことが可能となる。そして、第２導電部２２を、第１導電部２１と同様にＹ方向に延在させることで、半導体装置の放熱性を高めるとともに、半導体装置の各点の間の放熱性のばらつきを抑制することが可能となる。

ここで、第１導電部２１のアスペクト比と半導体装置の耐圧との関係を図５に表す。
図５は、第１導電部２１のアスペクト比と半導体装置の耐圧との関係のシミュレーション結果を表すグラフである。より具体的には、図５に表すグラフは、第１導電部２１のＸ方向における長さＬｘを一定とし、Ｚ方向における長さＬｚを変化させていった場合の、耐圧の変化を表している。
なお、第１導電部２１のアスペクト比とは、長さＬｚの、長さＬｘに対する比である。例えば、アスペクト比８．５：１は、長さＬｚが、長さＬｘの８．５倍であることを意味している。

図５に関して、長さＬｚは、絶縁部２８のＺ方向における厚みＴｚと等しい。このため、図５からは、厚みＴｚが厚くなるほど耐圧が向上することがわかる。また、厚みＴｚが、長さＬｘの８．５倍以上で耐圧が安定していることがわかる。従って、絶縁部２８のＺ方向における厚みは、第１導電部２１のＸ方向における長さの８．５倍以上であることが望ましい。
一方で、厚みＴｚと長さＬｘがこのような関係にある場合、絶縁部２８が厚く、第１導電部２１が細いため、半導体装置の放熱性の低下が特に懸念される。
しかし、本実施形態によれば、半導体装置の放熱性の低下を好適に抑制できる。このため、本実施形態に係る半導体装置について、上述した厚みＴｚと長さＬｘの関係を採用することで、放熱性の低下を抑制しつつ、半導体装置の耐圧を向上させることが可能となる。

（第１変形例）
図６は、第１実施形態の第１変形例に係る半導体装置１１０の斜視断面図である。
半導体装置１１０では、第１導電部２１のＺ方向における一端が、Ｘ方向において、ｎ^＋形エミッタ領域４およびｐ^＋形コンタクト領域５と重なっている。また、第２導電部２２のＺ方向における一端は、Ｘ方向において、電極１５と重なっている。
すなわち、半導体装置１１０では、第１導電部２１の下端がｎ^＋形エミッタ領域４およびｐ^＋形コンタクト領域５中に設けられ、第２導電部２２の下端が電極１５中に設けられている。

第１導電部２１の一部を、ｎ^＋形エミッタ領域４中に設けることで、第１導電部２１とｎ^＋形エミッタ領域４との間の接触面積を増加させ、半導体装置のオン抵抗を低減することができる。
さらに、第１導電部２１の一部を、ｐ^＋形コンタクト領域５中に設けることで、第１導電部２１とｐ^＋形コンタクト領域５との間の接触面積を増加させ、ｐ形ベース領域３およびｐ^＋形コンタクト領域５から第１導電部２１へ、正孔を効率的に排出することが可能となる。正孔を効率的に排出することで、正孔によるｐ形ベース領域３での電圧降下を抑制し、寄生バイポーラトランジスタ動作を抑制することが可能となる。

また、第１導電部２１の一部をｎ^＋形エミッタ領域４およびｐ^＋形コンタクト領域５中に設けることで、これらの半導体領域から第１導電部２１への伝熱性を向上させ、半導体装置の放熱性を高めることが可能となる。
同様に、第２導電部２２の一部を電極１５中に設けることで、電極１５から第１導電部２１への伝熱性を向上させ、半導体装置の放熱性を高めることが可能となる。

（第２変形例）
図７は、第１実施形態の第２変形例に係る半導体装置１２０の斜視断面図である。
半導体装置１２０では、電極１５の下端が、ゲート電極１０の下端よりもコレクタ電極３０側に設けられている。すなわち、電極１５とコレクタ電極３０との間のＺ方向における距離は、ゲート電極１０とコレクタ電極３０との間のＺ方向における距離よりも短い。

このような構造を採用した場合、半導体装置がオン状態からオフ状態に切り替わる際に、主に絶縁部１６の下端においてアバランシェ降伏が生じる。絶縁部１６の下端でアバランシェ降伏が生じることで、絶縁部１６の下端における発熱量は、ゲート絶縁部１１の下端における発熱量よりも大きくなる。電極１５には第２導電部２２が接続されているため、絶縁部１６の下端で生じた熱は、電極１５および第２導電部２２を通して効率的に排出することができる。
すなわち、本変形例によれば、半導体装置の放熱性を高めることが可能となる。

また、電極１５の下端をゲート電極１０の下端よりもコレクタ電極３０側に形成する場合、図３（ａ）に表す工程において、電極１５を形成するための開口の幅（Ｘ方向における長さ）を、ゲート電極１０を形成するための開口の幅よりも広く形成することが望ましい。開口の幅を広くすることで、当該開口の底部がエッチングされやすくなり、開口をより深く形成することができるためである。このような方法を採用することで、電極１５を形成するための開口と、ゲート電極１０を形成するための開口と、を１つの工程で形成することが可能となる。このような方法を採用した場合、図７に表すように、電極１５のＸ方向における長さＬ１は、ゲート電極１０のＸ方向における長さＬ２よりも長くなる。

なお、上述した第１変形例に係る構造と第２変形例に係る構造とを組み合わせることも可能である。

（第２実施形態）
図８および図９を用いて、第２実施形態について説明する。
図８は、第２実施形態に係る半導体装置２００の一部を表す平面図である。
図９は、図８のＡ−Ａ´断面を含む、斜視断面図である。
なお、図８では、絶縁部２８およびエミッタ電極３１が省略され、第３導電部２３および第４導電部２４が破線で表されている。

半導体装置２００は、例えば、第１導電部２１および第２導電部２２に代えて、第３導電部２３および第４導電部２４を有する点で、半導体装置１００と異なる。

図８に表すように、第３導電部２３および第４導電部２４は、Ｘ方向に延びている。
第３導電部２３は、電極１５の上、および電極１５に隣り合う２つのｎ^＋形エミッタ領域４の上に設けられている。第４導電部２４は、電極１５の上、および電極１５に隣り合う２つのｐ^＋形コンタクト領域５の上に設けられている。

第３導電部２３および第４導電部２４は、Ｙ方向に複数設けられ、それぞれの第３導電部２３とそれぞれの第４導電部２４が、Ｙ方向において交互に設けられている。

図９に表すように、第３導電部２３は、ｎ^＋形エミッタ領域４および電極１５と接続され、第４導電部２４は、ｐ^＋形コンタクト領域５および電極１５と接続されている。第３導電部２３および第４導電部２４の周りには、絶縁部２８が設けられている。
ｎ^＋形エミッタ領域４のＹ方向における一端の上には、絶縁部２８の一部（第５絶縁部分２８５）が設けられ、ｎ^＋形エミッタ領域４のＹ方向における他端の上には、絶縁部２８の他の一部（第６絶縁部分２８６）が設けられている。第３導電部２３の一部は、Ｙ方向において、第５絶縁部分２８５と第６絶縁部分２８６との間に設けられている。
ｐ^＋形コンタクト領域５のＹ方向における一端の上には、絶縁部２８の一部（第７絶縁部分２８７）が設けられ、ｐ^＋形コンタクト領域５のＹ方向における他端の上には、絶縁部２８の他の一部（第８絶縁部分２８８）が設けられている。第４導電部２４の一部は、Ｙ方向において、第７絶縁部分２８７と第８絶縁部分２８８との間に設けられている。

本実施形態によれば、半導体装置が第３導電部２３および第４導電部２４を有するため、第１実施形態と同様に、半導体装置の耐圧を向上させつつ、半導体装置の生産性の低下および放熱性の低下を抑制することが可能となる。

また、本実施形態によれば、第１実施形態と同様に、第３導電部２３および第４導電部２４のアスペクト比を８．５：１以上とすることで、放熱性の低下を抑制しつつ、半導体装置の耐圧を向上させることが可能となる。
なお、第３導電部２３のアスペクト比は、第３導電部２３のＺ方向における長さ（絶縁部２８のＺ方向における厚み）の、第３導電部２３のＹ方向における長さに対する比である。第４導電部２４についても同様である。

また、第１実施形態のように、第１導電部２１および第２導電部２２がＹ方向に延びている場合、ゲート電極１０と電極１５との間の距離が短くなると、それに伴ってこれらの電極との接触を避けるために、各導電部の幅（Ｘ方向における長さ）を狭くする必要がある。このため、ｎ^＋形エミッタ領域４およびｐ^＋形コンタクト領域５のそれぞれと、第１導電部２１と、の間の接触面積が小さくなってしまう。
これに対して、本実施形態によれば、第３導電部２３および第４導電部２４がＸ方向に延び、Ｙ方向に並べられている。このため、素子構造が微細化され、電極１５とゲート電極１０との間の距離が短くなった場合でも、それぞれの導電部の幅（Ｙ方向における長さ）を狭くする必要が無い。
従って、本実施形態によれば、素子構造が微細化された場合でも、各半導体領域と各導電部との間の接触面積の低下を抑制することが可能である。

（第１変形例）
図１０は、第２実施形態の第１変形例に係る半導体装置２１０の一部を表す平面図である。
図１０では、絶縁部２８およびエミッタ電極３１が省略され、第１導電部２１〜第４導電部２４が破線で表されている。

半導体装置２１０では、ｐ^＋形コンタクト領域５のＹ方向における長さが、ｎ^＋形エミッタ領域４のＹ方向における長さよりも長い。また、第４導電部２４が、第３導電部２３よりも多く設けられている。すなわち、半導体装置２００では、１つの第３導電部２３と１つの第４導電部２４がＹ方向において交互に設けられていたのに対して、半導体装置２１０では、１つの第３導電部２３と複数の第４導電部２４がＹ方向において交互に設けられている。

このような構造を採用することで、ｐ形ベース領域３およびｐ^＋形コンタクト領域５から第１導電部２１へ、正孔を効率的に排出することが可能となる。このため、半導体装置における寄生バイポーラトランジスタ動作を抑制することが可能となる。

なお、本実施形態において、第１実施形態の第１変形例および第２変形例と同様の構造を採用することも可能である。
すなわち、第１実施形態の第１変形例と同様に、第３導電部２３のＺ方向における一端が、Ｙ方向において、ｎ^＋形エミッタ領域４および電極１５と重なり、第４導電部２４のＺ方向における一端が、Ｙ方向において、ｐ^＋形コンタクト領域５および電極１５と重なっていてもよい。
または、第１実施形態の第２変形例と同様に、電極１５とコレクタ電極３０との間のＺ方向における距離が、ゲート電極１０とコレクタ電極３０との間のＺ方向における距離よりも短く、電極１５のＸ方向における長さが、ゲート電極１０のＸ方向における長さよりも長くてもよい。

（第３実施形態）
図１１は、第３実施形態に係る半導体装置３００の一部を表す平面図である。
なお、図１１では、絶縁部２８およびエミッタ電極３１が省略され、第１導電部２１〜第４導電部２４が破線で表されている。
半導体装置３００は、第１導電部２１および第２導電部２２に加え、これらの導電部の間をＸ方向に延びる複数の導電部を有する点で半導体装置１００と異なる。

具体的には、Ｘ方向において第１導電部２１と第２導電部２２との間には、第３導電部２３および第４導電部２４が設けられている。第３導電部２３の一部は、第１導電部２１と第２導電部２２との間であって、ｎ^＋形エミッタ領域４の上に設けられている。第４導電部２４の一部は、第１導電部２１と第２導電部２２との間であって、ｐ^＋形コンタクト領域５の上に設けられている。

第３導電部２３と第４導電部２４とは、Ｙ方向において交互に設けられている。第１導電部２１〜第４導電部２４のそれぞれの周りには絶縁部２８が設けられ、これらの導電部および絶縁部２８の上にエミッタ電極３１が設けられる。

本実施形態によれば、半導体装置が第１導電部２１および第２導電部２２に加え、第３導電部２３および第４導電部２４を有するため、半導体装置の放熱性をより一層高めることが可能となる。
また、第３導電部２３および第４導電部２４は、ｎ^＋形エミッタ領域４およびｐ^＋形コンタクト領域５のそれぞれの一部上にのみ設けられているため、半導体装置が第１導電部２１および第２導電部２２に加えて第３導電部２３および第４導電部２４を設けた場合であっても、生産性の低下を抑制することが可能である。

（第４実施形態）
図１２および図１３を用いて、第４実施形態に係る半導体装置について説明する。
図１２は、第４実施形態に係る半導体装置４００の一部を表す平面図である。
図１３は、図１２のＡ−Ａ´断面を含む斜視断面図である。
なお、図１２では、絶縁部２８およびエミッタ電極３１が省略され、第１導電部２１、第２導電部２２、および第５導電部２５が破線で表されている。

半導体装置４００は、半導体装置１００との比較において、例えば、ｐ形半導体領域７（第７半導体領域）および第５導電部２５をさらに有する。

図１３に表すように、ｐ形半導体領域７は、ｎ⁻形半導体領域２の上に選択的に設けられている。図１３に表す例では、ｐ形半導体領域７は、Ｘ方向において、電極１５と隣り合っているが、ゲート電極１０と隣り合っていてもよい。

ｐ形半導体領域７の上であって、エミッタ電極３１の下には、少なくとも一つの第５導電部２５が設けられている。第５導電部２５は、Ｙ方向において第１導電部２１および第２導電部２２と離間している。図１３に表す例では、第５導電部２５は、Ｙ方向において複数設けられ、それぞれがＸ方向に延びている。ただし、第５導電部２５は、Ｘ方向において複数設けられ、それぞれがＹ方向に延びていてもよい。

ｐ形半導体領域７と第５導電部２５との間には絶縁部２８の一部が設けられており、ｐ形半導体領域７と第５導電部２５は、直接的には接続されていない。一方で、第５導電部２５は、エミッタ電極３１と接続されている。

ｐ形半導体領域７を設けることで、ｎ⁻形半導体領域２からエミッタ電極３１への正孔の排出を抑制できる。このため、ｎ⁻形半導体領域２における伝導度変調効果を高め、半導体装置のオン抵抗を低減することが可能となる。また、ｐ形半導体領域７の上に第５導電部２５を設けることで、半導体装置の放熱性の低下を抑制することも可能となる。
すなわち、本実施形態によれば、第１実施形態の効果に加えて、半導体装置のオン抵抗を低減しつつ、半導体装置の放熱性の低下を抑制することが可能となる。

また、ゲート電極１０とｐ形半導体領域７が隣り合って設けられていると、ｐ形半導体領域７に蓄積された正孔によりゲート電極１０に負電荷が誘起される可能性がある。ゲート電極１０に負電荷が誘起されると、ゲート電極１０に負性容量が生じ、半導体装置をスイッチングした際のゲート電圧の発振や、半導体装置をターンオンした際の過電流などが生じる場合がある。
この点について、図１２および図１３に表すように、ｐ形半導体領域７を電極１５同士の間に設け、ｐ形半導体領域７および電極１５をゲート電極１０同士の間に設けることで、ゲート電極１０とｐ形半導体領域７との間の距離を長くすることができる。ゲート電極１０とｐ形半導体領域７との間の距離を長くすることで、ｐ形半導体領域７に蓄積された正孔によるゲート電極１０への負電荷の誘起を抑制することが可能となる。

以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。

以上、発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施形態に含まれる、例えば、ｐ^＋形コレクタ領域１、ｎ⁻形半導体領域２、ｐ形ベース領域３、ｎ^＋形エミッタ領域４、ｐ^＋形コンタクト領域５、ｎ^＋形半導体領域６、ｐ形半導体領域７、ゲート電極１０、ゲート絶縁部１１、電極１５、絶縁部１６、コレクタ電極３０、およびエミッタ電極３１などの各要素の具体的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。

１００、１１０、１２０、２００、２１０、３００、４００…半導体装置 １…ｐ^＋形コレクタ領域 ２…ｎ⁻形半導体領域 ３…ｐ形ベース領域 ４…ｎ^＋形エミッタ領域 ５…ｐ^＋形コンタクト領域 ６…ｎ^＋形半導体領域 １０…ゲート電極 １５…電極 ２８…絶縁部 ３０…コレクタ電極 ３１…エミッタ電極

Claims (10)

1. 第１電極と、
   前記第１電極の上に設けられ、前記第１電極と接続された第１導電形の第１半導体領域と、
   前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
   前記第２半導体領域の上にゲート絶縁層を介して設けられ、前記第１半導体領域から前記第２半導体領域に向かう第１方向に対して垂直な第２方向に延びるゲート電極と、
   前記第２半導体領域の上に第１絶縁部を介して設けられ、前記第１方向および前記第２方向に対して垂直な第３方向において前記ゲート電極と離間し、前記第２方向に延びる第２電極と、
   前記第２半導体領域の上であって前記ゲート電極と前記第２電極との間に設けられた第１導電形の第３半導体領域と、
   前記第３半導体領域の上に選択的に設けられた第２導電形の複数の第４半導体領域と、
   前記第３半導体領域の上に選択的に設けられ、それぞれが前記複数の第４半導体領域のそれぞれと前記第２方向において交互に設けられた第１導電形の複数の第５半導体領域と、
   前記複数の第４半導体領域のそれぞれの一部の上および前記複数の第５半導体領域のそれぞれの一部の上に設けられ、前記第２方向に延び、前記複数の第４半導体領域および前記複数の第５半導体領域と接続された第１導電部と、
   前記第２電極の一部の上に設けられ、前記第３方向において前記第１導電部と離間し、前記第２方向に延び、前記第２電極と接続された第２導電部と、
   前記第１導電部の周りおよび前記第２導電部の周りに設けられた第２絶縁部と、
   前記第１導電部の上、前記第２導電部の上、および前記第２絶縁部の上に設けられ、前記第１導電部および前記第２導電部と接続された第３電極と、
   を備えた半導体装置。
2. 前記第２絶縁部は、
   前記複数の第４半導体領域のそれぞれの前記第３方向における一端の上および前記複数の第５半導体領域のそれぞれの前記第３方向における一端の上に設けられた第１絶縁部分と、
   前記複数の第４半導体領域のそれぞれの前記第３方向における他端の上および前記複数の第５半導体領域のそれぞれの前記第３方向における他端の上に設けられた第２絶縁部分と、
   を有し、
   前記第１導電部は、前記第３方向において、前記第１絶縁部と前記第２絶縁部との間に設けられた請求項１記載の半導体装置。
3. 前記第２絶縁部は、
   前記第２電極の前記第３方向における一端の上に設けられた第３絶縁部分と、
   前記第２電極の前記第３方向における他端の上に設けられた第４絶縁部分と、
   を有し、
   前記第２導電部は、前記第３方向において、前記第３絶縁部分と前記第４絶縁部分との間に設けられた請求項１または２に記載の半導体装置。
4. 前記第１導電部と前記第２導電部との間に設けられ、前記複数の第４半導体領域のいずれかの上に設けられ、前記第３方向に延びる第３導電部と、
   前記第１導電部と前記第２導電部との間に設けられ、前記第２方向において前記第３導電部と離間し、前記複数の第５半導体領域のいずれかの上に設けられ、前記第３方向に延びる第４導電部と、
   をさらに備えた請求項１〜３のいずれか１つに記載の半導体装置。
5. 前記第１導電部の前記第１方向における長さの、前記第１導電部の前記第３方向における長さに対する比は、８．５：１以上である請求項１〜４のいずれか１つに記載の半導体装置。
6. 第１電極と、
   前記第１電極の上に設けられ、前記第１電極と接続された第１導電形の第１半導体領域と、
   第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
   前記第２半導体領域の上にゲート絶縁層を介して設けられ、前記第１半導体領域から前記第２半導体領域に向かう第１方向に対して垂直な第２方向に延びるゲート電極と、
   前記第２半導体領域の上に第１絶縁部を介して設けられ、前記第１方向および前記第２方向に対して垂直な第３方向において前記ゲート電極と離間し、前記第２方向に延びる第２電極と、
   前記ゲート電極と前記第２電極との間に設けられた第１導電形の第３半導体領域と、
   前記第３半導体領域の上に選択的に設けられた第２導電形の第４半導体領域と、
   前記第３半導体領域の上に選択的に設けられた第１導電形の第５半導体領域と、
   前記第４半導体領域の一部の上および前記第２電極の一部の上に設けられ、前記第３方向に延び、前記第４半導体領域および前記第２電極に接続された第３導電部と、
   前記第５半導体領域の一部の上および前記第２電極の一部の上に設けられ、前記第３方向に延び、前記第５半導体領域および前記第２電極に接続された第４導電部と、
   前記第３導電部の周りおよび前記第４導電部の周りに設けられた第２絶縁部と、
   前記第３導電部の上、前記第４導電部の上、および前記第２絶縁部の上に設けられ、前記第３導電部および前記第４導電部と接続された第３電極と、
   を備えた半導体装置。
7. 前記第２絶縁部は、
   前記第４半導体領域の前記第２方向における一端の上に設けられた第５絶縁部分と、
   前記第４半導体領域の前記第２方向における他端の上に設けられた第６絶縁部分と、
   前記第５半導体領域の前記第２方向における一端の上に設けられた第７絶縁部分と、
   前記第５半導体領域の前記第２方向における他端の上に設けられた第８絶縁部分と、
   を有し、
   前記第１導電部は、前記第２方向において、前記第５絶縁部分と前記第６絶縁部分との間に設けられ、
   前記第２導電部は、前記第２方向において、前記第７絶縁部分と前記第８絶縁部分との間に設けられた請求項６記載の半導体装置。
8. 前記第４半導体領域および前記第５半導体領域は、前記第２方向において複数設けられ、
   前記複数の第４半導体領域のそれぞれと、前記複数の第５半導体領域のそれぞれと、は、前記第２方向において交互に並べられ、
   前記第３導電部および前記第４導電部は、前記第２方向において複数設けられ、
   前記複数の第３導電部のそれぞれは、前記複数の第４半導体領域のそれぞれの一部の上に設けられ、
   前記複数の第４導電部のそれぞれは、前記複数の第５半導体領域のそれぞれの一部の上に設けられた請求項６または７に記載の半導体装置。
9. 前記第２方向において、１つの前記第３導電部と、複数の前記第４導電部と、が交互に並べられた請求項８記載の半導体装置。
10. 前記第３導電部の前記第１方向における長さの、前記第３導電部の前記第２方向における長さに対する比は、８．５：１以上である請求項６〜９のいずれか１つに記載の半導体装置。