CN111933712B - 沟槽型场效应晶体管及其形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 35
- 230000005669 field effect Effects 0.000 title claims abstract description 34
- 239000003989 dielectric material Substances 0.000 claims description 74
- 239000000758 substrate Substances 0.000 claims description 42
- 230000001413 cellular effect Effects 0.000 claims description 24
- 238000005530 etching Methods 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 6
- 239000007772 electrode material Substances 0.000 claims description 3
- 238000011049 filling Methods 0.000 claims description 2
- 230000009286 beneficial effect Effects 0.000 abstract description 7
- 238000002360 preparation method Methods 0.000 abstract description 4
- 238000005549 size reduction Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 212
- 230000008569 process Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000011068 loading method Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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Abstract
本发明提供了一种沟槽型场效应晶体管及其形成方法。通过在终端区中设置沟槽型的终端结构,并使终端结构中的第二介质层具备较大的厚度,以提高器件的耐压能力,从而有利于实现器件尺寸的缩减。并且,针对最靠近元胞区的边界第二沟槽中的第二介质层而言其具体包括薄层部和厚层部,该薄层部可以结合元胞区中的第一介质层的制备工艺同时形成,不仅有利于简化制备工艺,并且还可以缓解元胞区和终端区在交界处的高度差异。
Description
技术领域
本发明涉及半导体技术领域,特别涉及一种沟槽型场效应晶体管及其形成方法。
背景技术
随着半导体技术的不断发展,对器件的性能要求也在不断的提升。针对沟槽型场效应晶体管而言,如何进一步提高其耐压性能也一直是本领域重点关注的一个问题。
目前,为了提高沟槽型场效应晶体管的耐压性能,则通常会在晶体管单元的外围设置有终端区(terminal ring),并在终端区中形成终端结构,以用于对元胞区进行保护并提高器件的横向耐压能力,避免器件发生击穿。现有的一种终端结构例如为:在终端区的衬底中形成多个场环,以利用多个场环依次梯度降低电场,提高器件的耐压性能。
然而,利用多个场环降低电场的效果有限,即使通过增加场环的数量也仅能够在一定范围内提高耐压性能,而无法适应于耐压需求逐渐提高的器件,并且场环数量的增加还会占据更多的面积,从而导致芯片面积和成本的增加。
发明内容
本发明的目的在于提供一种沟槽型场效应晶体管及其形成方法,以实现沟槽型场效应晶体管其尺寸的进一步缩减,并有利于缓解元胞区和终端区在交界处的高度差异。
为此,本发明提供一种沟槽型场效应晶体管,包括:
衬底,所述衬底具有元胞区和终端区;
晶体管单元,形成在所述元胞区中,所述晶体管单元包括:形成在所述元胞区的衬底中第一沟槽;覆盖所述第一沟槽内壁的第一介质层;以及,填充在所述第一沟槽中的第一电极;
终端结构,形成在所述终端区中,所述终端结构包括:形成在终端区中的至少一个第二沟槽;覆盖所述第二沟槽内壁的第二介质层;以及,填充在所述第二沟槽中的第二电极;
其中,最靠近元胞区的第二沟槽构成边界第二沟槽,并且位于所述边界第二沟槽中的第二介质层包括相互连接的薄层部和厚层部,所述薄层部形成在靠近元胞区的沟槽侧壁上,所述厚层部至少形成在远离元胞区的沟槽侧壁上,以及所述厚层部的厚度大于所述第一介质层的厚度。
可选的,所述边界第二沟槽中的所述薄层部的厚度和所述第一介质层中的至少部分区域的厚度相同。
可选的,所述终端区中形成有多个第二沟槽,其中远离元胞区的第二沟槽中的第二介质层的厚度和所述边界第二沟槽中的厚层部的厚度相同。
可选的,在所述边界第二沟槽中,所述厚层部覆盖所述边界第二沟槽的底壁和远离元胞区的沟槽侧壁。
可选的,所述第二沟槽的深度大于所述第一沟槽的深度,所述第二沟槽的开口尺寸大于所述第一沟槽的开口尺寸。
另外,本发明还提供了一种沟槽型场效应晶体管的形成方法,包括:
提供一衬底,所述衬底具有元胞区和终端区,并在所述元胞区的衬底中形成至少一个第一沟槽,在所述终端区的衬底中形成至少一个第二沟槽,其中最靠近元胞区的第二沟槽构成边界第二沟槽;
形成第一介质材料层,所述第一介质材料层覆盖所述第一沟槽的内壁、所述第二沟槽的内壁以及所述衬底的顶表面;
在所述衬底上形成掩模层,所述掩模层部分覆盖所述终端区并暴露出所述元胞区,并且所述掩模层靠近所述元胞区的边界延伸停止在所述边界第二沟槽的开口范围内并搭接所述边界第二沟槽靠近元胞区的沟槽侧壁上的第一介质材料层,以使所述第一介质材料层中位于所述边界第二沟槽靠近元胞区的沟槽侧壁上的部分也暴露出;
以所述掩模层为掩模刻蚀所述第一介质材料层,去除所述第一介质材料层中位于所述元胞区的部分,还去除所述第一介质材料层中从所述元胞区至所述边界第二沟槽之间的部分,以及还刻蚀所述边界第二沟槽靠近元胞区的沟槽侧壁上的第一介质材料层,以暴露出所述边界第二沟槽靠近元胞区的至少部分沟槽侧壁;
去除所述掩模层,并形成第二介质材料层,所述第二介质材料层至少形成在所述第一沟槽的内壁上,以及所述第二介质材料层还形成在所述边界第二沟槽靠近元胞区的沟槽侧壁上;以及,
在所述第一沟槽和所述第二沟槽中填充电极材料,以分别形成第一电极和第二电极。
可选的,在所述终端区中形成有多个第二沟槽,以及所述掩模层的掩模区为板状结构,以同时覆盖远离元胞区的多个第二沟槽,并暴露出所述边界第二沟槽靠近元胞区的部分。
可选的,所述掩模层靠近所述元胞区的边界停止在所述边界第二沟槽靠近元胞区的沟槽侧壁上的第一介质材料层的顶表面上;
或者,所述掩模层靠近所述元胞区的边界停止在所述边界第二沟槽靠近元胞区的沟槽侧壁上的第一介质材料层的侧壁上。
可选的,所述第二沟槽的深度大于所述第一沟槽的深度,以及所述第二沟槽的开口尺寸大于所述第一沟槽的开口尺寸。
可选的,在刻蚀所述第一介质材料层后,位于所述边界第二沟槽靠近元胞区的沟槽侧壁上的第一介质材料层还部分保留,以使所述边界第二沟槽的底壁和靠近元胞区的沟槽侧壁的底部上还覆盖有所述第一介质材料层。
本发明提供的沟槽型场效应晶体管,在终端区中设置有沟槽型的终端结构,以用于是实现器件的高耐压性能。并且,终端结构中的第二介质层具备较大的厚度,从而可以进一步提高器件的耐压能力,或者说可以在维持同等耐压性能的情况下有利于实现尺寸的进一步缩减。
尤其是,针对位于最靠近元胞区的边界第二沟槽中的第二介质层而言,其具体包括薄层部和厚层部,并且薄层部是形成在靠近元胞区的沟槽侧壁上,从而在制备该薄层部时即可以结合元胞区中的第一介质层的制备工艺以同时形成,不仅有利于简化制备工艺,并且还可以缓解元胞区和终端区在交界处的高度差异。
附图说明
图1为本发明一实施例中的沟槽型场效应晶体管的结构示意图;
图2为本发明一实施例中的沟槽型场效应晶体管的形成方法的流程示意图;
图3~图8为本发明一实施例中的沟槽型场效应晶体管的形成方法在其制备过程中的结构示意图。
其中,附图标记如下:
100-衬底;
100A-元胞区;
100B-终端区;
110A-第一沟槽;
110B-第二沟槽;
200-第一介质材料层;
200A-第一介质层;
200B-第二介质层;
210-厚层部;
220-薄层部;
300A-第一电极;
300B-第二电极;
400-掩模层;
400T-边界。
具体实施方式
以下结合附图和具体实施例对本发明提出的沟槽型场效应晶体管及其形成方法作进一步详细说明。根据下面说明,本发明的优点和特征将更清楚。需说明的是,附图均采用非常简化的形式且均使用非精准的比例,仅用以方便、明晰地辅助说明本发明实施例的目的。
图1为本发明一实施例中的沟槽型场效应晶体管的结构示意图,如图1所示,所述沟槽型场效应晶体管包括:形成在衬底100中的晶体管单元和终端结构。
具体的,所述衬底100具有元胞区100A和终端区100B,以及所述晶体管单元即形成在所述元胞区100A中,所述终端结构形成在所述终端区100B中。
继续参考图1所示,所述晶体管单元包括:形成在所述元胞区100A的衬底中的至少一个第一沟槽110A;覆盖所述第一沟槽110A内壁的第一介质层200A;以及,填充在所述第一沟槽110A中的第一电极300A。
本实施例中,所述沟槽型场效应晶体管例如为常规的沟槽型栅极场效应晶体管,此时,所述第一介质层200A即构成晶体管单元的栅极介质层,所述第一电极300A即可构成晶体管单元的栅电极。或者,在其他实施例中,所述沟槽型场效应晶体管还可以为屏蔽栅场效应晶体管,此时所述第一电极300A即包括上下隔离设置的屏蔽电极和栅电极,以及所述第一介质层的下部分对应在所述屏蔽电极的外围,所述第一介质层的上部分即对应在所述栅电极的外围。
继续参考图1所示,所述终端结构包括:形成在终端区100B中的至少一个第二沟槽110B;覆盖所述第二沟槽110B内壁的第二介质层200B;以及,填充在所述第二沟槽110B中的第二电极300B。其中,所述终端区100B中的第二介质层200B的平均厚度大于所述元胞区100A中的第一介质层200A的平均厚度。即,利用所述第二电极300B实现电场的横向扩展,并利用厚度较大的第二介质层200B保证其耐压性能。
进一步的,所述第二沟槽110B的深度大于第一沟槽110A的深度,如此,即相应的使所述终端结构可以伸入至衬底100的较深位置中,从而能够较大程度的实现抗高压性能。以及,所述第二沟槽110B的开口尺寸也可进一步大于所述第一沟槽110A的开口尺寸,此时,即有利于在所述第二沟槽110B中形成较大厚度的第二介质层200B,以提高终端结构的耐压性能。
需要说明的是,本实施例的图1中仅示意性的示出了一个第一沟槽110A和一个第二沟槽110B。然而,在实际应用中,所述元胞区100A中可以形成有多个第一沟槽110A,以及所述终端区100B中可以形成有多个第二沟槽110B,并且多个第二沟槽110B依次排布在所述元胞区100A的外侧。
其中,最靠近终端区100B的第一沟槽可构成边界第一沟槽,以及最靠近元胞区100A的第二沟槽构成边界第二沟槽,本实施例的图1中即仅示意性的示出了相邻设置的一个边界第一沟槽和一个边界第二沟槽。
以及,位于所述边界第二沟槽中的第二介质层200B包括相互连接的薄层部220和厚层部210,所述薄层部220形成在靠近元胞区100A的沟槽侧壁上,所述厚层部210至少形成在远离元胞区100A的沟槽侧壁上。其中,所述厚层部210的厚度大于所述薄层部220的厚度,例如所述厚层部210的厚度至少为1.5倍的所述薄层部220的厚度。具体的实施例中,所述厚层部210的厚度例如为700 Å ~1300Å,所述薄层部220的厚度为200 Å ~300 Å,当然所述厚层部210和所述薄层部220的具体厚度可根据实际器件的需求而对应调整。
进一步的,位于边界第二沟槽中的第二介质层200B的厚层部210的厚度大于所述第一介质层200A的厚度。以及,所述第二介质层200B的薄层部220的厚度和所述第一介质层200A的至少部分区域的厚度相同或相近,即,所述第一介质层200A具有厚度和所述第二介质层200B中的薄层部220的厚度相同或相近的部分。例如,针对常规的沟槽型栅极场效应晶体管而言,所述第一介质层200A的整体厚度均匀并和所述薄层部220的厚度相同或相近;或者,针对屏蔽栅场效应晶体管而言,则可使得所述第一介质层的下部分的厚度和所述薄层部220的厚度相同或相近。
继续参考图1所示,在所述边界第二沟槽中,所述第二介质层200B的厚层部210还覆盖所述边界第二沟槽的底壁。即,所述边界第二沟槽的底壁上也覆盖有厚度较大的厚层部210,从而可避免由于沟槽底部的电场集中而容易被击穿的问题。进一步的,所述厚层部210覆盖边界第二沟槽的底壁,并且还向上延伸覆盖所述边界第二沟槽其靠近元胞区的沟槽侧壁的底部,即,所述边界第二沟槽其靠近元胞区的沟槽侧壁由下至上依次覆盖有厚层部210和薄层部220,所述薄层部220连接所述厚层部210,此时,即可使所述厚层部210能够更完整的覆盖边界第二沟槽的底部,保障其耐压性能。
此外,如上所述,所述终端区100B中可设置有多个第二沟槽,而针对所述终端区100B中未邻接元胞区的第二沟槽而言,其第二介质层可仅包括厚层部,即,远离元胞区的第二沟槽中的第二介质层的厚度和所述边界第二沟槽中的厚层部210的厚度相同或相近,例如均为700 Å ~1300Å,以利用较大厚度的第二介质层实现器件的高耐压性能。
需要说明的是,本实施例中采用沟槽型终端结构,并且终端结构的第二沟槽中的第二介质层具备较大的厚度(第二介质层的平均厚度大于第一介质层的平均厚度),以提高终端结构的耐压性能,进而有利于实现器件尺寸的缩减。并且,针对最靠近元胞区的边界第二沟槽而言,还进一步使得边界第二沟槽在靠近元胞区的沟槽侧壁和远离元胞区的沟槽侧壁上分别设置厚度不同的薄层部和厚度部,从而可以在保证终端结构的耐压性能的基础上,还有利于降低元胞区和终端区在交界处的高度差异(此将在后续针对沟槽型场效应晶体管的形成方法进行详细说明)。通过降低元胞区和终端区在交界处的高度差异,进而可以提高设置该区域的组件的形态(例如,可以使得形成在元胞区和终端区的交界处的接触插塞具备更好的底部形貌,提高接触插塞与其衬底之间的接触性能)。
基于如上所述的沟槽型场效应晶体管,以下结合附图2和图3~图8对具体的形成方法进行详细说明。其中,图2为本发明一实施例中的沟槽型场效应晶体管的形成方法的流程示意图,图3~图8为本发明一实施例中的沟槽型场效应晶体管的形成方法在其制备过程中的结构示意图。
首先,执行步骤S100,具体参考图3所示,提供一衬底100,所述衬底100具有元胞区100A和终端区100B,并在所述元胞区100A的衬底中形成至少一个第一沟槽110A,在所述终端区100B的衬底中形成至少一个第二沟槽110B。
其中,所述元胞区100A用于进一步形成晶体管单元,所述终端区100B用于进一步形成终端结构,以实现器件的耐高压性能。具体的,位于所述元胞区100A中的第一沟槽110A用于在后续工艺中容纳晶体管单元的第一电极,以及位于所述终端区100B中的第二沟槽110B用于在后续工艺中容纳终端结构的第二电极。
具体的方案中,所述元胞区100A中可形成有多个第一沟槽110A,以及所述终端区100B中也可形成有多个第二沟槽110B,所述多个第二沟槽110B排布在所述元胞区100A的外侧。其中,最靠近元胞区100A的第二沟槽构成边界第二沟槽,以及最靠近终端区100B的第一沟槽构成边界第一沟槽。本实施例的附图中仅示意性的示出了相邻设置的一个边界第二沟槽和一个边界第一沟槽。
进一步的,所述第二沟槽110B的深度大于第一沟槽110A的深度,如此即可使得后续所形成的终端结构可以伸入至衬底100的较深位置中。以及,所述第二沟槽110B的开口尺寸也可进一步大于所述第一沟槽110A的开口尺寸,此时,即有利于在所述第二沟槽110B中制备较大厚度的介质层。
具体的方案中,所述第一沟槽110A和所述第二沟槽110B可以在同一工艺步骤中同时形成。例如,所述第一沟槽110A和所述第二沟槽110B的形成方法包括:首先,在所述衬底100的顶表面上形成图形化的掩模层,所述掩模层中对应于所述元胞区100A的部分开设有至少一个第一开口,以及所述掩模层中对应于所述终端区100B的部分开设有至少一个第二开口,并且所述第二开口的开口尺寸大于所述第一开口的开口尺寸;接着,以所述掩模层为掩模刻蚀所述衬底100,此时可利用刻蚀工艺的负载效应,以使得对应于开口尺寸较小的第一开口可以形成深度较小的第一沟槽110A,以及对应于开口尺寸较大的第二开口即能够形成深度较大的第二沟槽110B。
当然,所述第一沟槽110A和所述第二沟槽110B也可以在不同的步骤中分别制备。此处不再赘述。
接着,执行步骤S200,具体参考图4所示,形成第一介质材料层200,所述第一介质材料层200覆盖所述第一沟槽110A和所述第二沟槽110B的内壁,以及还覆盖所述衬底100的顶表面。即,所述第一介质材料层200还覆盖元胞区100A和终端区100B的交界区。
本实施例中,所述第一介质材料层200具有较大的厚度。例如,所述第一介质材料层200的厚度为700 Å ~1300Å。以及,所述第一介质材料层200的材料例如包括氧化硅,并且可以利用氧化工艺形成所述第一介质材料层200。
接着,执行步骤S300,具体参考图5所示,在所述衬底100上形成掩模层400,所述掩模层400部分覆盖所述终端区100B并暴露出所述元胞区100A,并且所述掩模层400靠近所述元胞区100A的边界400T延伸停止在最靠近元胞区的边界第二沟槽的开口范围内。
需要说明的是,由于所述掩模层400的边界400T延伸停止在边界第二沟槽的开口范围内,而不是停止在边界第一沟槽和边界第二沟槽之间的衬底顶表面上,从而使得所述第一介质材料层200中位于边界第一沟槽和边界第二沟槽之间的部分完全暴露出,进而在后续基于所述掩模层400刻蚀所述第一介质材料层200时,即可使得边界第一沟槽至边界第二沟槽之间的厚度较大的第二介质材料层可以被完全去除,避免了在元胞区100A和终端区100B的交界处的衬底顶表面上保留有部分第二介质材料层而导致衬底顶表面出现台阶,有效降低了元胞区100A和终端区100B在交界处的高度差异。
还需要说明的是,本实施例中,使所述掩模层400的边界可以停止在边界第二沟槽110B的开口范围内,相当于为所述掩模层400的图形偏移提供了较大的偏差范围(最大可允许偏的偏差范围对应在第二沟槽110B的开口尺寸的范围内),降低了在制备掩模层400时的光刻工艺的精度要求。
具体而言,所述掩模层400例如为光刻胶层,其形成方法例如包括:第一步骤,在所述衬底100上涂覆光刻胶材料,光刻胶材料相应的填充所述第一沟槽110A和所述第二沟槽110B,并覆盖所述衬底100的顶表面;第二步骤,执行光刻工艺,以形成图形化的光刻胶层(即,掩模层400)。如上所述,在利用光刻工艺定义掩模层400的图形时,可容许产生的图形偏差范围较大,有效提高了光刻工艺的工艺窗口。
此外,本实施例中,在所述终端区100B中形成有多个第二沟槽,以及所述掩模层400的掩模区例如为板状结构,以同时覆盖远离元胞区的多个第二沟槽,并仅暴露出边界第二沟槽靠近元胞区的部分。
具体参考图5所示,所述掩模层400暴露出所述边界第二沟槽其靠近元胞区的侧壁上的第一介质材料层200。为了方便理解和说明,将第一介质材料层200中位于边界第二沟槽其靠近元胞区的侧壁上的部分定义为介质层边界部,基于此,即可使所述掩模层400的边界400T搭接所述边界第二沟槽靠近元胞区的沟槽侧壁上的第一介质材料层(即,所述掩模层400的边界400T搭接所述介质层边界部)。此时,所述掩模层400即能够填充所述边界第二沟槽中由所述第一介质材料层围绕出的内沟槽,进而在图形化所述掩模层400时不需要去除填充在内沟槽中的掩模材料,有利于降低所述掩模层400的制备难度,并提高其图形化精度。
其中一种可选的方案中,可使所述掩模层400的边界400T停止在所述介质层边界部的顶表面上,并且所述掩模层400的边界400T不超出所述边界第二沟槽靠近元胞区的沟槽侧壁的边界;或者,另一种方案中,也可使所述掩模层400靠近所述元胞区的边界400T停止在所述介质层边界部的侧壁上。
本实施例中,所述掩模层400的边界400T和所述介质层边界部朝向内沟槽的侧壁齐平或接近齐平,即,所述掩模层400的边界400T搭接在所述介质层边界部的侧壁上。
接着,执行步骤S400,具体参考图6所示,以所述掩模层400为掩模刻蚀所述第一介质材料层,去除所述第一介质材料层中位于所述元胞区100A的部分,以及还去除所述第一介质材料层中从所述元胞区100A至所述边界第二沟槽之间的部分。
如图6所示,由于第二介质材料层中从所述元胞区100A至所述边界第二沟槽之间的部分能够被完全去除,使得元胞区100A和终端区100B在交界处的衬底顶表面上不会保留有厚度较大的第二介质材料层,有利于降低元胞区100A和终端区100B在交界处的高度差异。
本实施例中,所述掩模层400还暴露出边界第二沟槽中的介质层边界部,因此,在刻蚀所述第一介质材料层时,还会同时消耗所述介质层边界部。即,在所述边界第二沟槽中,第一介质材料层中靠近元胞区的部分被消耗,以及所述边界第二沟槽中剩余的第一介质材料层即构成厚层部210。此外,远离元胞区100A的第二沟槽中的第一介质材料层可以被完全保留。
此外,由于第一介质材料层形成在第二沟槽中的深度相对于所述第一介质材料层形成在第一沟槽110A中的深度更大,并且在刻蚀所述边界第二沟槽中的第一介质材料层时由于可供刻蚀剂通入的开口较小,因此在完全去除元胞区100A及衬底顶表面上的第一介质材料层后,边界第二沟槽中的介质层边界部的底部仍会部分保留。如此,即可使得边界第二沟槽中的厚层部210覆盖远离元胞区的沟槽侧壁和沟槽底壁,以及还覆盖靠近元胞区的沟槽侧壁的底部。
应当认识到,本实施例中,所述掩模层400的边界400T搭接在介质层边界部的侧壁上,从而使得介质层边界部可以由上至下依次被消耗。然而,应当认识到,当所述掩模层400的边界400T是搭接在介质层边界部的顶表面上时,由于刻蚀剂可以侧向侵蚀介质层边界部被覆盖在掩模层400正下方的部分,此时仍然可以部分去除所述介质层边界部。
接着,执行步骤S500,具体参考图7和图8所示,去除所述掩模层400,并形成第二介质材料层,所述第二介质材料层至少形成在所述第一沟槽110A的内壁上,以及所述第二介质材料层中位于所述第一沟槽110A中的部分用于构成第一介质层200A。
进一步的,所述第二介质材料层的厚度小于所述第一介质材料层的厚度,例如,所述第二介质材料层的厚度为200 Å ~300Å。以及,与第一介质材料层类似的,所述第二介质材料层的材料也可以包括氧化硅,并且也可以利用氧化工艺形成所述第二介质材料层。
本实施例中,所述第二介质材料层还覆盖保留出的衬底顶表面,以及还覆盖边界第二沟槽其靠近元胞区的沟槽侧壁,并和所述厚层部210相互连接。其中,所述第二介质材料层中位于所述边界第二沟槽中的部分用于构成薄层部220,所述薄层部220和所述厚层部210相互连接以进一步形成第二介质层200B。
接着,执行步骤S600,在所述第一沟槽110A和所述第二沟槽110B中填充电极材料,以分别形成第一电极和第二电极。
本实施例中,以晶体管单元为常规的沟槽型晶体管为例进行说明,此时例如可参考图1所示,具体的,在形成所述第一电极时,即可直接在所述第一介质层200A上形成单层电极结构。当然,其他实施例中,当所述晶体管单元为屏蔽栅场效应晶体管时,则制备第一电极的方法例如包括:首先在第一沟槽的底部填充屏蔽电极,接着在所述屏蔽电极上形成隔离层,之后在所述隔离层上形成栅电极,如此以构成第一电极。
综上所述,通过在终端区的第二沟槽中形成平均厚度大于第一介质层的第二介质层,从而可以利用厚度较大的第二介质层实现器件的高耐压性能,基于此,即可以在保持同等抗压性能的基础上实现终端结构的尺寸缩减。
进一步的,由于靠近元胞区的边界第二沟槽其靠近元胞区的侧壁上为厚度较薄的薄层部,并且还可以使所述薄层部的厚度和所述第一介质层中的至少部分厚度相同,此时即可以在同一工艺步骤中同时制备所述薄层部和所述第一介质层。基于此,即可使得用于定义终端结构的掩模层的边界可以在边界第二沟槽的开口范围内,降低了掩模层的光刻工艺的精度要求,相应的提高了光刻工艺窗口;并且,还能够去除在元胞区和终端区的交界处上厚度较大的介质材料,有利于缓解元胞区和终端区在交界处的高度差异。
需要说明的是,虽然本发明已以较佳实施例披露如上,然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言,在不脱离本发明技术方案范围情况下,都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰,或修改为等同变化的等效实施例。因此,凡是未脱离本发明技术方案的内容,依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰,均仍属于本发明技术方案保护的范围。
还应当理解的是,除非特别说明或者指出,否则说明书中的术语“第一”、“第 二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等,而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
此外还应该认识到,此处描述的术语仅仅用来描述特定实施例,而不是用来限制本发明的范围。必须注意的是,此处的以及所附权利要求中使用的单数形式“一个”和“一种”包括复数基准,除非上下文明确表示相反意思。例如,对“一个步骤”或“一个装置”的引述意味着对一个或 多个步骤或装置的引述,并且可能包括次级步骤以及次级装置。应该以最广义的含义来理解使用的所有连词。以及,词语“或”应该被理解为具有逻辑“或”的定义,而不是逻辑“异或”的定义,除非上下文明确表示相反意思。
Claims (8)
1.一种沟槽型场效应晶体管,其特征在于,包括:
衬底,所述衬底具有元胞区和终端区;
晶体管单元,形成在所述元胞区中,所述晶体管单元包括:形成在所述元胞区的衬底中第一沟槽;覆盖所述第一沟槽的底部和侧壁的第一介质层;以及,填充在所述第一沟槽中的第一电极;
终端结构,形成在所述终端区中,所述终端结构包括:形成在终端区中的多个第二沟槽,所述多个第二沟槽排布在所述元胞区的外围;覆盖所述第二沟槽内壁的第二介质层;以及,填充在所述第二沟槽中的第二电极;
其中,最靠近元胞区的第二沟槽构成边界第二沟槽,并且位于所述边界第二沟槽中的第二介质层包括相互连接的薄层部和厚层部,所述薄层部形成在靠近元胞区的沟槽侧壁上,所述厚层部至少形成在远离元胞区的沟槽侧壁上,以及所述厚层部的厚度大于所述第一介质层的厚度;
以及,远离元胞区的第二沟槽中的第二介质层的厚度和所述边界第二沟槽中的厚层部的厚度均相同,并且在所述边界第二沟槽远离元胞区一侧的衬底表面上形成有第一介质材料层,所述第一介质材料层和各个第二沟槽中的厚层部均由同一厚材料层构成而相互连接并具备相同的厚度。
2.如权利要求1所述的沟槽型场效应晶体管,其特征在于,所述边界第二沟槽中的所述薄层部的厚度和所述第一介质层中的至少部分区域的厚度相同。
3.如权利要求1所述的沟槽型场效应晶体管,其特征在于,在所述边界第二沟槽中,所述厚层部覆盖所述边界第二沟槽的底壁和远离元胞区的沟槽侧壁。
4.如权利要求1所述的沟槽型场效应晶体管,其特征在于,所述第二沟槽的深度大于所述第一沟槽的深度,所述第二沟槽的开口尺寸大于所述第一沟槽的开口尺寸。
5.一种沟槽型场效应晶体管的形成方法,其特征在于,包括:
提供一衬底,所述衬底具有元胞区和终端区,并在所述元胞区的衬底中形成多个第一沟槽,在所述终端区的衬底中形成多个第二沟槽,所述多个第二沟槽排布在所述元胞区的外围,其中最靠近元胞区的第二沟槽构成边界第二沟槽;
形成第一介质材料层,所述第一介质材料层连续覆盖所述第一沟槽的内壁、所述第二沟槽的内壁以及所述衬底的顶表面;
在所述衬底上形成掩模层,所述掩模层部分覆盖所述终端区并暴露出所述元胞区,其中,所述掩模层延伸覆盖远离元胞区的多个第二沟槽,并且所述掩模层靠近所述元胞区的边界延伸停止在所述边界第二沟槽的开口范围内并搭接所述边界第二沟槽靠近元胞区的沟槽侧壁上的第一介质材料层,以使所述第一介质材料层中位于所述边界第二沟槽靠近元胞区的沟槽侧壁上的部分也暴露出;
以所述掩模层为掩模刻蚀所述第一介质材料层,以完全去除所述第一介质材料层中位于所述元胞区的部分,还去除所述第一介质材料层中从所述元胞区至所述边界第二沟槽之间的部分,以及还刻蚀所述边界第二沟槽靠近元胞区的沟槽侧壁上的第一介质材料层,以暴露出所述边界第二沟槽靠近元胞区的至少部分沟槽侧壁;
去除所述掩模层,并形成第二介质材料层,所述第二介质材料层至少形成在所述第一沟槽的内壁上、所述元胞区至所述边界第二沟槽之间的衬底表面上,以及所述第二介质材料层还形成在所述边界第二沟槽靠近元胞区的沟槽侧壁上,并且所述边界第二沟槽中的第二介质材料层和保留下的第一介质材料层相互连接;以及,
在所述第一沟槽和所述第二沟槽中填充电极材料,以分别形成第一电极和第二电极。
6.如权利要求5所述的沟槽型场效应晶体管的形成方法,其特征在于,所述掩模层靠近所述元胞区的边界停止在所述边界第二沟槽靠近元胞区的沟槽侧壁上的第一介质材料层的顶表面上;
或者,所述掩模层靠近所述元胞区的边界停止在所述边界第二沟槽靠近元胞区的沟槽侧壁上的第一介质材料层的侧壁上。
7.如权利要求5所述的沟槽型场效应晶体管的形成方法,其特征在于,所述第二沟槽的深度大于所述第一沟槽的深度,以及所述第二沟槽的开口尺寸大于所述第一沟槽的开口尺寸。
8.如权利要求7所述的沟槽型场效应晶体管的形成方法,其特征在于,在刻蚀所述第一介质材料层后,位于所述边界第二沟槽靠近元胞区的沟槽侧壁上的第一介质材料层还部分保留,以使所述边界第二沟槽的底壁和靠近元胞区的沟槽侧壁的底部上还覆盖有所述第一介质材料层。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202010950494.5A CN111933712B (zh) | 2020-09-11 | 2020-09-11 | 沟槽型场效应晶体管及其形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (2)
Publication Number | Publication Date |
---|---|
CN111933712A CN111933712A (zh) | 2020-11-13 |
CN111933712B true CN111933712B (zh) | 2021-06-18 |
Family
ID=73310091
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202010950494.5A Withdrawn - After Issue CN111933712B (zh) | 2020-09-11 | 2020-09-11 | 沟槽型场效应晶体管及其形成方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN111933712B (zh) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20110037120A1 (en) * | 2009-08-14 | 2011-02-17 | Alpha & Omega Semiconductor, Inc. | Shielded gate trench MOSFET device and fabrication |
CN104733531A (zh) * | 2013-12-22 | 2015-06-24 | 万国半导体股份有限公司 | 使用氧化物填充沟槽的双氧化物沟槽栅极功率mosfet |
CN110335895A (zh) * | 2019-07-31 | 2019-10-15 | 上海昱率科技有限公司 | 功率器件及其制造方法 |
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PB01 | Publication | ||
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CP01 | Change in the name or title of a patent holder | ||
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AV01 | Patent right actively abandoned |
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