CN111180341B - 屏蔽栅场效应晶体管及其形成方法 - Google Patents

屏蔽栅场效应晶体管及其形成方法 Download PDF

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Abstract

本发明提供了一种屏蔽栅场效应晶体管及其形成方法。在形成屏蔽电极之后，在栅极沟槽高于屏蔽电极的侧壁上形成由下至上厚度依次减小的隔离侧墙，以利用隔离侧墙修饰位于屏蔽电极上方的上沟槽的形貌，如此即能够降低绝缘填充层的填充难度，提高绝缘填充层在上沟槽中填充性能避免出现空隙，进而在后续刻蚀绝缘填充层以形成隔离层时，可以形成无缺口的隔离层，保障栅电极和屏蔽电极之间的相互隔离。

Description

屏蔽栅场效应晶体管及其形成方法
技术领域
本发明涉及半导体技术领域，特别涉及一种屏蔽栅场效应晶体管及其形成方法。
背景技术
屏蔽栅场效应晶体管(Shielded Gate Trench，SGT)，由于其具有较低的栅漏电容Cgd、很低的导通电阻、以及较高的耐压性能，进而更有利于半导体集成电路的灵活应用。具体而言，在屏蔽栅场效应晶体管中，通过在栅电极的下方设置屏蔽电极，从而可以大幅降低了栅漏电容，并且屏蔽栅场效应晶体管的漂流区中还具有较高的杂质载流子浓度，能够为器件的击穿电压提供额外的益处，相应的可以降低导通电阻。
相比于其他的沟槽型场效应晶体管，屏蔽栅场效应晶体管虽然有着诸多的性能优势，然而其制备工艺也更为复杂。例如，栅电极和屏蔽电极之间的隔离性能是屏蔽栅场效应晶体管的重要指标之一，然而栅电极和屏蔽电极之间的隔离层的制备工艺难以控制，极易使得所形成的隔离层中产生有缺口，进而会导致栅电极和屏蔽电极短接。
发明内容
本发明的目的在于提供一种屏蔽栅场效应晶体管的形成方法，以解决现有的屏蔽栅场效应晶体管中栅电极和屏蔽电极之间容易出现短接的问题。
为解决上述技术问题，本发明提供一种屏蔽栅场效应晶体管的形成方法，包括：
提供一衬底，所述衬底中形成有栅极沟槽，并在所述栅极沟槽的底部中形成有屏蔽电极，以及所述屏蔽电极的顶部位置对应于第一高度位置；
在所述栅极沟槽高于第一高度位置的侧壁上形成隔离侧墙，并且所述隔离侧墙在垂直于沟槽侧壁方向上的厚度尺寸由下至上依次减小；
在所述栅极沟槽中填充绝缘填充层，所述绝缘填充层覆盖所述隔离侧墙；
刻蚀所述隔离侧墙和所述绝缘填充层，以去除所述隔离侧墙和所述绝缘填充层中高于第二高度位置的部分，并利用剩余的隔离侧墙和绝缘填充层分别构成第一隔离层和第二隔离层；以及，
在所述栅极沟槽中形成栅电极，所述栅电极位于所述第一隔离层和所述第二隔离层上。
可选的，所述隔离侧墙的形成方法包括：
在所述衬底上沉积隔离材料层，所述隔离材料层覆盖所述栅极沟槽高于第一高度位置的侧壁以及所述屏蔽栅极的顶表面；
执行刻蚀工艺，以去除所述隔离材料层中覆盖屏蔽电极顶表面的部分，以及部分去除所述隔离材料层覆盖所述栅极沟槽侧壁的部分，使剩余的隔离材料层覆盖所述栅极沟槽的侧壁，并且剩余的隔离材料层还具有倾斜的外侧壁，以使剩余的隔离材料层的厚度尺寸由下至上依次减小，以构成所述隔离侧墙。
可选的，所述隔离侧墙的倾斜的外侧壁与暴露出的屏蔽电极的顶表面的夹角大于等于110°
可选的，所述隔离材料层在垂直于沟槽侧壁方向上的厚度尺寸大于等于2000埃。
可选的，在形成所述屏蔽电极之前，还包括：在所述栅极沟槽中形成第一介质层，所述第一介质层覆盖所述栅极沟槽的底壁和侧壁。
可选的，所述第一隔离层在垂直于沟槽侧壁方向上的厚度尺寸大于所述第一介质层在垂直于沟槽侧壁方向上的厚度尺寸。
可选的，所述第一介质层在垂直于沟槽侧壁方向上的厚度尺寸小于2000埃。
可选的，所述隔离侧墙的形成方法包括：
在所述衬底上沉积隔离材料层，所述隔离材料层覆盖所述第一介质层高于第一高度位置的侧壁以及所述屏蔽栅极的顶表面；
执行刻蚀工艺，以去除所述隔离材料层中覆盖屏蔽电极顶表面的部分，以及部分去除所述隔离材料层覆盖所述第一介质层的部分，使剩余的隔离材料层覆盖所述第一介质层并具有倾斜的外侧壁，以使剩余的隔离材料层的厚度尺寸由下至上依次减小，以构成所述隔离侧墙。
可选的，所述隔离材料层在垂直于沟槽侧壁方向上的厚度与所述第一介质层在垂直于沟槽侧壁方向上的厚度之和大于等于3000埃。
可选的，所述隔离侧墙不高于所述第一介质层；
以及，在所述刻蚀工艺中，还包括刻蚀所述第一介质层高于所述隔离侧墙的部分，并使刻蚀后的第一介质层中高于隔离侧墙的部分的厚度尺寸也由下至上依次减小。
可选的，所述栅极沟槽高于所述第一高度位置的部分的最大深宽比介于大于等于2。
可选的，在形成所述第一隔离层和所述第二隔离层之后，以及形成所述栅电极之前，还包括：在所述栅极沟槽高于第二高度位置的侧壁上形成第二介质层。
基于如上所述的屏蔽栅场效应晶体管的形成方法，本发明还提供了一种屏蔽栅场效应晶体管，包括：
衬底，所述衬底中形成有栅极沟槽；
屏蔽电极，形成在所述栅极沟槽的底部中，并且所述屏蔽电极的顶部位置对应于第一高度位置；
隔离层，形成在所述屏蔽电极的顶表面上，所述隔离层包括第一隔离层和第二隔离层，所述第一隔离层覆盖所述屏蔽电极中靠近沟槽侧壁的边缘区域并围绕出一凹槽，所述第二隔离层填充在所述凹槽中；以及，
栅电极，形成在所述栅极沟槽中并位于所述隔离层的上方。
可选的，所述第一隔离层朝向所述第二隔离的侧壁为倾斜侧壁，并且所述第一隔离层的倾斜侧壁以朝向所述栅极沟槽的侧壁的方向倾斜。
可选的，所述第二隔离层沿着高度方向的截面形状为倒梯形。
可选的，所述屏蔽栅场效应晶体管还包括：第一介质层，覆盖所述栅极沟槽的底壁和侧壁，并且所述第一介质层中覆盖栅极沟槽侧壁的部分还高出于所述第一高度位置，以延伸至所述隔离层的外围。
可选的，所述屏蔽栅场效应晶体管的耐压范围小于60V。
在本发明提供的屏蔽栅场效应晶体管的形成方法中，在填充绝缘填充层之前，优先在栅极沟槽高于屏蔽电极的上沟槽中形成隔离侧墙，以使所形成的隔离侧墙覆盖上沟槽的侧壁并且由下至上厚度尺寸依次减小，相应的使所述隔离侧墙的外侧壁相对于高度方向具有较大的倾斜角度。如此一来，即能够降低绝缘填充层的填充难度，提高绝缘填充层在上沟槽中的填充性能，避免绝缘填充层中形成有空隙，从而在刻蚀绝缘填充层以形成隔离层时，即可以防止所形成的隔离层中产生有缺口，进而可以有效解决栅电极和屏蔽电极容易出现短接的问题。
可见，基于本发明提供的形成方法所形成的屏蔽栅场效应晶体管，其隔离层包括横向连接的第一隔离层和第二隔离层，并且第一隔离层和第二隔离层均具有较好的致密性而不存在缺口，因此利用第一隔离层和第二隔离层能够有效保障栅电极和屏蔽电极之间的隔离性能。
附图说明
图1a～图1c为一种屏蔽栅场效应晶体管在其制备过程中的结构示意图；
图2为本发明一实施例中的屏蔽栅场效应晶体管的形成方法的流程示意图；
图3a～图3g为本发明一实施例中的屏蔽栅场效应晶体管的形成方法在其制备过程中的结构示意图。
其中，附图标记如下：
10-衬底；
11-栅极沟槽；
20-屏蔽电极；
31-绝缘填充层；
31a-空隙；
30-隔离层；
30a-缺口；
40-栅电极；
100-衬底；
110-栅极沟槽；
200-屏蔽电极；
310a-隔离材料层；
310-隔离侧墙；
320a-绝缘材料层；
320-绝缘填充层；
300a-第一隔离层；
300b-第二隔离层；
400-栅电极；
500-掩膜层；
510-衬氧化层；
520-第一硬质掩膜层；
530-第二硬质掩膜层；
610-第一介质层；
620-第二介质层；
H1-第一高度位置；
H2-第二高度位置。
具体实施方式
如背景技术所述，目前在制备栅电极和屏蔽电极之间的隔离层时，容易导致所形成的隔离层中产生有缺口。针对该技术问题，本发明的发明人经过研究后发现，栅电极和屏蔽电极之间的隔离层中之所以容易产生有缺口，其原因在于：用于形成隔离层的绝缘填充材料中具有空隙，进而在刻蚀绝缘填充材料以形成隔离层时，即会导致所形成的隔离层中产生有缺口。
具体而言，一种屏蔽栅场效应晶体管的形成方法通常包括如下步骤。
第一步骤，具体参考图1a所示，提供一衬底10，并在所述衬底10中形成有栅极沟槽11，以及在所述栅极沟槽11的底部形成有屏蔽电极20。
第二步骤，继续参考图1a所示，在所述栅极沟槽11中填充绝缘填充层31。需要说明的是，由于所述栅极沟槽11具有较大的深宽比，从而导致填充在所述栅极沟槽中的绝缘填充层31中容易产生有空隙31a。
第三步骤，具体参考图1b所示，刻蚀所述绝缘填充层31，以形成隔离层30。如上所述，由于绝缘填充层31中存在有空隙31a，从而在刻蚀所述绝缘填充层31以形成隔离层30时，即会导致与所述空隙31a的投影位置相对应的隔离层30中产生有缺口30a。
第四步骤，具体参考图1c所示，在所述栅极沟槽11中形成栅电极40。如图1c所示，由于所述隔离层30中存在有缺口30a，从而导致栅电极40即会与所述屏蔽电极20短接。
为解决如上技术问题，本发明提供了一种屏蔽栅场效应晶体管的形成方法，所述形成方法可以有效改善绝缘填充层中容易产生空隙的问题，从而使得所形成的隔离层中不会产生有缺口，避免了栅电极和屏蔽电极之间出现短接的缺陷。
以下结合附图和具体实施例对本发明提出的屏蔽栅场效应晶体管及其形成方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图2为本发明一实施例中的屏蔽栅场效应晶体管的形成方法的流程示意图，图3a～图3g为本发明一实施例中的屏蔽栅场效应晶体管的形成方法在其制备过程中的结构示意图。以下结合图2以及图3a～图3g，对本实施例中的屏蔽栅场效应晶体管的形成方法进行详细说明。
在步骤S100中，具体参考图3a所示，提供一衬底100，所述衬底100中形成有栅极沟槽110，并在所述栅极沟槽110的底部中形成有屏蔽电极200，所述屏蔽电极200的顶部位置对应于第一高度位置H1。
具体的，所述栅极沟槽110的形成方法例如包括：首先，在所述衬底100的顶表面上形成掩膜层500，以利用所述掩膜层500定义出所述栅极沟槽的图形；接着，利用所述掩膜层500为掩膜刻蚀所述衬底100，以形成所述栅极沟槽110。
其中，所述掩膜层500可以为具有多个膜层相互堆叠的叠层结构。具体的，所述掩膜层500包括形成在衬底100顶表面上的衬氧化层510和形成在所述衬氧化层510上的第一硬质掩膜层520，所述第一硬质掩膜层520的材质例如包括氮化硅。当然，所述掩膜层500还可以进一步包括第二硬质掩膜层530，所述第二硬质掩膜层530例如还具有较大的硬度，其例如为含碳膜层等。
即，本实施例中，由于第一硬质掩膜层520和第二硬质掩膜层530是间隔所述衬氧化层510而覆盖在所述衬底100上的，从而可以缓解由衬氧化层上方的硬质掩膜层施加于衬底100上的应力，并能够对衬底100的顶表面进行保护。以及，由于所形成的栅极沟槽110的深度较大，基于此，通过设置两层或两层以上的硬质掩膜层(第一硬质掩膜层520和第二硬质掩膜层530)，以避免在刻蚀所述衬底100时掩膜层500被大量消耗，提高所述掩膜层500的图形精度。
本实施例中，所述栅极沟槽110的侧壁可以为垂直侧壁，或者为略微倾斜的倾斜侧壁。即，本实施例中，所述栅极沟槽110的侧壁相对于高度方向的倾斜角度较小。需要说明的是，此处所述的“栅极沟槽110的侧壁相对于高度方向的倾斜角度”即为：栅极沟槽110的侧壁与高度方向之间的夹角。
继续参考图3a所示，在形成所述栅极沟槽110之后，以及形成所述屏蔽电极200之前还包括：在所述栅极沟槽110中形成第一介质层610，所述第一介质层610覆盖所述栅极沟槽110的侧壁和底壁。其中，所述第一介质层610例如可以采用热氧化工艺形成，以及所述第一介质层610的材料例如包括氧化硅(SiO)。
需要说明的是，所述第一介质层610的厚度可以根据所形成的屏蔽栅场效应晶体管的耐压要求对应调整。例如，当所形成的屏蔽栅场效应晶体管为低压晶体管(耐压范围例如小于60V)时，则可以使所述第一介质层610在垂直于沟槽侧壁方向上的厚度尺寸小于2000埃，更具体的所述第一介质层610的厚度例如介于800埃～1500埃之间。
进一步的，在形成所述第一介质层610之后，即填充所述屏蔽电极200在所述栅极沟槽110中，所述屏蔽电极200即相应的形成在第一介质层610上。
具体的，可以采用回刻蚀工艺形成所述屏蔽电极200，以使所述屏蔽电极200的顶表面降低至所述第一高度位置H1，所述第一高度位置H1低于所述栅极沟槽110的顶部位置。以及，在形成所述屏蔽电极200之后，所述栅极沟槽110中高于屏蔽电极200的部分构成上沟槽。可以理解为，所述栅极沟槽110中高于第一高度位置H1的部分构成上沟槽，所述栅极沟槽110中低于第一高度位置H1的部分构成下沟槽，所述屏蔽电极200即填充在所述下沟槽中。
需要说明的是，所述栅极沟槽110高于第一高度位置H1的上沟槽仍然具有较大的深宽比，其深宽比例如大于等于2，甚至所述上沟槽的深宽比还可能大于2.5。然而，在深宽比大于等于2的沟槽中填充材料的难度通常较大。
在步骤S200中，具体参考图3b和图3c所示，在所述栅极沟槽110高于第一高度位置H1的侧壁上形成隔离侧墙310，所述隔离侧墙310在垂直于沟槽侧壁方向上的厚度尺寸由下至上依次减小。即，所述隔离侧墙310覆盖所述栅极沟槽110的上沟槽的侧壁。
具体参考图3c所示，由于所述隔离侧墙310的厚度尺寸由下至上依次减小，从而使得形成有隔离侧墙310的上沟槽的开口尺寸相应的具有由下至上依次增加的部分。也可以理解为，通过将隔离侧墙310覆盖于倾斜角度较小的栅极沟槽110的侧壁上，并且控制隔离侧墙310的厚度尺寸，以使得所述隔离侧墙310的外侧壁相对于高度方向的倾斜角度大于所述栅极沟槽110的侧壁的倾斜角度，相当于在所述隔离侧墙310的修饰下可以使得上沟槽的侧壁相对于高度方向的倾斜角度增加。如此一来，即能够提高对上宽下窄的上沟槽的填充性能，有利于避免填充于所述上沟槽中的绝缘填充层产生有空隙的问题。
本实施例中，所述隔离侧墙310的外侧壁为倾斜侧壁，并且所述隔离侧墙310的倾斜侧壁是以朝向栅极沟槽侧壁的方向倾斜，此时所述隔离侧墙310的倾斜侧壁与暴露出的屏蔽电极200的顶表面之间的夹角θ可大于等于110°，进一步的，所述隔离侧墙310的倾斜侧壁与暴露出的屏蔽电极200的顶表面之间的夹角θ可以介于110°～140°。
具体的，所述隔离侧墙310的形成方法例如包括以下步骤。
步骤一，具体参考图3b所示，在所述衬底100上形成隔离材料层310a，所述隔离材料层310a保形的覆盖所述栅极沟槽110的侧壁和屏蔽电极200的顶表面。本实施例中，所述隔离材料层310a还覆盖所述掩膜层500。
其中，所述隔离材料层310a的形成方法例如包括次大气压化学气相沉积工艺(Sub-atmospheric Chemical Vapor Deposition，SACVD)，以提高所述隔离材料层310a的致密性。
进一步的，所述隔离材料层310a在垂直于沟槽侧壁方向上的厚度尺寸大于所述第一介质层610的厚度尺寸。需要说明的是，由于隔离材料层310a具有较大的厚度尺寸，从而在后续刻蚀所述隔离材料层310a时，即有利于形成上薄下厚的隔离侧墙310。
具体的，所述隔离材料层310a的厚度尺寸可以大于等于2000埃，更具体的，所述隔离材料层310a的厚度尺寸可选为3000埃～5000埃等。只要通过调整所述隔离材料层310a的厚度，从而在后续刻蚀隔离材料层310a时能够形成具有倾斜侧壁的隔离侧墙即可。
此外，本实施例中，所述栅极沟槽110的侧壁上还形成有第一介质层610，所述隔离材料层310a相应的覆盖所述第一介质层610高于第一高度位置H1的部分。基于此，则在后续工艺中，即能够通过刻蚀隔离材料层310a和第一介质层610，以同时利用所述隔离材料层310a和所述第一介质层610修饰上沟槽的形貌。
由于本实施例中可以利用隔离材料层310a和第一介质层610修饰上沟槽的倾斜侧壁，基于此，即可以在第一介质层610的厚度的基础上，进一步调整隔离材料层310a的厚度。例如，可使第一介质层610和隔离材料层310a的厚度之和大于等于3000埃等，更具体的可以介于4000埃～6000埃之间。
需要说明的是，本实施例中，所述隔离材料层310a可以具有和所述第一介质层610相同的材料。例如，所述隔离材料层310a的材料也包括氧化硅，从而在后续刻蚀所述隔离材料层310a和所述第一介质层610时，即有利于控制对隔离材料层310a和对第一介质层610的刻蚀精度。
当然，在其他实施例中，也可以通过增加隔离材料层的厚度尺寸，从而在后续工艺中，仅需要刻蚀隔离材料层以形成隔离侧墙，进而可以仅利用所述隔离侧墙修饰所述上沟槽的形貌。
步骤二，具体参考图3c所示，执行刻蚀工艺，以去除所述隔离材料层310a中覆盖屏蔽电极200顶表面的部分，本实施例中还进一步去除所述隔离材料层310a覆盖掩膜层500的部分，并且在所述刻蚀工艺中，还部分去除所述隔离材料层覆盖所述栅极沟槽侧壁的部分，使剩余的隔离材料层覆盖所述栅极沟槽的侧壁并具有倾斜的外侧壁，以使剩余的隔离材料层的厚度尺寸由下至上依次减小，以构成所述隔离侧墙310。
具体而言，在对所述隔离材料层310a的刻蚀工艺中，随着刻蚀气体对隔离材料的刻蚀过程会产生聚合产物，所述聚合产物会进一步附着于所述隔离材料层310a的侧壁上，此时，由于对隔离材料层310a底部的刻蚀强度相对于对隔离材料层310a顶部的刻蚀强度更弱，因此随着刻蚀的不断进行，会使得对隔离材料层310a的消耗量由上至下逐渐减少，进而形成倾斜侧壁。其中，所述刻蚀工艺的刻蚀气体可以根据所述隔离材料层310a的材质对应选取。例如，所述隔离材料层310a的材料包括氧化硅，则所述刻蚀工艺的刻蚀气体可以包括三氟甲烷(CHF3)。
如上所述，本实施例中，所述隔离材料层310a覆盖所述第一介质层610高于第一高度位置H1的外侧壁，以及在刻蚀所述隔离材料层310a以形成隔离侧墙310时，所述隔离侧墙310的顶部位置不高于所述栅极沟槽110的顶部位置，进而可以暴露出部分所述第一介质层610。基于此，本实施例中，在刻蚀所述隔离材料层310a时，还可以进一步刻蚀所述第一介质层610高于所述隔离侧墙310的部分，并可使刻蚀后的第一介质层610高于隔离侧墙310的部分其厚度尺寸也由下至上依次减小。即，第一介质层610高于隔离侧墙310的外侧壁也可以为朝向沟槽侧壁的方向倾斜的倾斜侧壁。
继续参考图3c所示，本实施例中，所述隔离侧墙310的倾斜侧壁和第一介质层610的倾斜侧壁顺滑连接，进而可以由所述隔离侧墙310和所述第一介质层610共同界定出的位于屏蔽电极200上方的上沟槽例如呈现为倒梯形结构。当然，在其他实施例中，所述隔离侧墙310的外侧壁还可以是弧形侧壁，以使形成有隔离侧墙310的上沟槽的形状呈现为碗状。
此外，还需要说明的是，本实施例中，所述第一介质层610的倾斜侧壁延伸至栅极沟槽的顶部，从而使得位于屏蔽电极200上方的上沟槽整体呈现为倒梯形结构。然而应当认识到，在可选的方案中，所述第一介质层610的倾斜侧壁的顶部也可以低于栅极沟槽110的顶部，进而使得界定出的上沟槽其靠近屏蔽电极200的下部分呈现为倒梯形结构，以及上沟槽中高于第一介质层的部分则呈现为矩形结构，此时，仍然能够降低后续对上沟槽的填充难度。
在步骤S300中，具体参考图3d和图3e所示，在所述栅极沟槽110中填充绝缘填充层320，所述绝缘填充层320覆盖所述隔离侧墙310和所述屏蔽电极200。其中，所述绝缘填充层320和所述隔离侧墙310在后续工艺中均用于形成间隔屏蔽电极200和栅电极的隔离层。
重点参考图3e所示，所述绝缘填充层320为平坦化后的膜层，以使所述绝缘填充层320具有平坦的顶表面。具体而言，所述绝缘填充层320的形成方法可以包括如下步骤。
第一步骤，具体参考图3d所示，执行沉积工艺，以在所述衬底100上沉积绝缘材料层320a，所述绝缘材料层320a填充所述栅极沟槽110的上沟槽，并覆盖所述衬底100的顶表面(本实施例中，所述绝缘材料层320a相应的覆盖所述掩膜层500)。
需要说明的是，由于隔离侧墙310的外侧壁相对于高度方向具有较大的倾斜角度，从而使形成有隔离侧墙310的上沟槽的开口尺寸具有由下至上依次增加的部分(例如，使形成有隔离侧墙310的上沟槽呈现为倒梯形结构)，如此，即可以提高绝缘材料层320a在所述上沟槽中的填充性能，避免所述绝缘材料层320a中产生有空隙。
其中，所述绝缘材料层320a的材料可以和所述隔离侧墙310的材料相同，例如所述绝缘材料层320a和所述隔离侧墙310的材料可以均包括氧化硅(SiO)。如此一来，在后续刻蚀所述绝缘材料层320a和所述隔离侧墙310时，即可以平衡对所述绝缘材料层320a和对所述隔离侧墙310的刻蚀速率，实现对绝缘材料层320a和对隔离侧墙310的刻蚀的精确控制。
进一步的，用于所述绝缘材料层320a的沉积工艺例如为高密度等离子体工艺(High Density Plasma，HDP)，以进一步降低所述绝缘材料层320a的填充难度，提高所述绝缘材料层320a在所述栅极沟槽110中的填充性能。
第二步骤，具体参考图3e所示，执行平坦化工艺，以平坦化所述绝缘材料层，形成所述绝缘填充层320。本实施例中，所述平坦化工艺具体为化学机械研磨工艺，并可以利用所述掩膜层中的第一硬质掩膜层520为研磨停止层，使得平坦化后的绝缘填充层320的顶表面为平坦表面并与所述第一硬质掩膜层520的顶表面齐平。
由于所述绝缘填充层320具有平坦的顶表面，从而在后续刻蚀所述绝缘填充层320时，即可以由上至下均匀消耗所述绝缘填充层320，使得刻蚀后的绝缘填充层仍能够保持平坦的顶表面。
在步骤S400中，具体参考图3f所示，刻蚀所述隔离侧墙310和所述绝缘填充层320，以去除所述隔离侧墙310和所述绝缘填充层320中高于第二高度位置H2的部分，并利用剩余的隔离侧墙和绝缘填充层分别构成第一隔离层300a和第二隔离层300b，所述第一隔离层300a和所述第二隔离层300b覆盖所述屏蔽电极200的顶表面。其中，所述第二高度位置H2高于第一高度位置H1并且低于栅极沟槽110的顶部位置。
如上所述，本实施例中的所述绝缘填充层320中未形成有空隙，并且还具有平坦的顶表面，从而在执行刻蚀工艺时，可以由上至下均匀消耗所述绝缘填充层，避免剩余的绝缘填充层中形成有缺口，相当于使所形成的第二隔离层300b中不会产生有缺口。
本实施例中，所述第一隔离层300a和所述第二隔离层300b即相应的位于所述第一高度位置H1和所述第二高度位置H2之间，并由所述第一隔离层300a和所述第二隔离层300b覆盖所述屏蔽电极200，以避免屏蔽电极200暴露出，从而可以防止后续形成在所述第一隔离层300a和第二隔离层300b上方的栅电极与所述屏蔽电极200短接。
其中，所述第一隔离层300a即覆盖所述屏蔽电极200靠近沟槽侧壁的边缘区域，并围绕在所述第二隔离层300b的外围，所述第二隔离层300b则相应的覆盖所述屏蔽电极200的中间区域并扩展延伸，以连接所述第一隔离层300a。
继续参考图3f所示，本实施例中，在刻蚀所述隔离侧墙310和所述绝缘填充层320时，还可以进一步刻蚀所述第一介质层610高于第二高度位置H2的部分，以暴露出所述栅极沟槽110高于第二高度位置H2的侧壁。其中，剩余的第一介质层610包覆在所述屏蔽电极200的外围，可用于构成场氧化层。
在步骤S500中，具体参考图3g所示，在所述栅极沟槽110中形成栅电极400，所述栅电极400即位于所述第一隔离层300a和所述第二隔离层300b上，以利用所述第一隔离层300a和所述第二隔离层300b电性隔离于所述屏蔽电极200。其中，所述栅电极400和所述屏蔽电极200可以采用相同的材料形成，例如所述栅电极400和所述屏蔽电极200的材料均包括多晶硅。
进一步的，在形成所述栅电极400之前，还包括：在所述栅极沟槽110高于第二高度位置H2的侧壁上形成第二介质层620。具体的，可以利用热氧化工艺形成所述第二介质层620，所述第二介质层620用于构成栅极氧化层。
基于如上所述的形成方法，本实施例中还进一步提供了屏蔽栅场效应晶体管，具体可参考图3g所示，所述屏蔽栅场效应晶体管包括：
衬底100，所述衬底100中形成有栅极沟槽110；
屏蔽电极200，填充在所述栅极沟槽110中并不高于第一高度位置H1；
隔离层，形成在所述屏蔽电极200的顶表面上，所述隔离层包括第一隔离层300a和第二隔离层300b，所述第一隔离层300a覆盖所述屏蔽电极200中靠近沟槽侧壁的边缘区域并围绕出一凹槽，所述第二隔离层300b填充所述凹槽，并和所述第一隔离层300a连接；以及，
栅电极400，形成在所述栅极沟槽110中并位于所述隔离层的上方。即，所述栅电极400和所述屏蔽电极200之间间隔有所述隔离层，以使两者相互隔离。
继续参考图3g所示，所述第一隔离层300a与所述第二隔离层300b的连接面为倾斜连接面。其中，所述第一隔离层300a和所述第二隔离层300b的连接面相对于高度方向的倾斜角度例如介于20°～50°。
具体而言，所述第一隔离层300a朝向所述第二隔离层300b的侧壁为倾斜侧壁，并且所述第一隔离层300a的倾斜侧壁以朝向所述栅极沟槽110的侧壁的方向倾斜。以及，所述第二隔离层300b填充在由第一隔离层300a围绕出的凹槽中，因此，与所述第一隔离层300a相匹配的，所述第二隔离层300b朝向所述第一隔离层300a的侧壁也相应的为倾斜侧壁，并且第二隔离层300b的倾斜侧壁也是以朝向所述栅极沟槽110的侧壁的方向倾斜。
可以理解的是，本实施例中，所述第一隔离层300a和所述第二隔离层300b在连接处的连接面为倾斜连接面，从而使第一隔离层300a和第二隔离层300b能够更为致密的连接，有效保障了所构成的隔离层的隔离性能。
本实施例中，由所述第一隔离层300a围绕出的凹槽，其在高度方向的截面形状为正梯形，相应的使填充在所述凹槽中的第二隔离层300b在高度方向的截面形状为倒梯形。
进一步的，所述屏蔽栅场效应晶体管还包括第一介质层610，所述第一介质层610覆盖所述栅极沟槽的底壁和侧壁，并且所述第一介质层610中覆盖栅极沟槽侧壁的部分还高出于所述第一高度位置H1，以延伸至所述隔离层的外围。即，本实施例中，所述第一介质层610高于屏蔽电极200，从而可以更好的实现屏蔽电极200和衬底100之间的隔离。
此外，在所述栅极沟槽110对应于栅电极400的侧壁上还形成有第二介质层620，以利用所述第二介质层620实现栅电极400和所述衬底100的隔离。
综上所述，在本实施例提供的屏蔽栅场效应晶体管的形成方法中，在形成屏蔽电极之后，通过在栅极沟槽高于屏蔽电极的侧壁上形成隔离侧墙，并使隔离侧墙的厚度尺寸由下至上依次减小，从而可以利用所述隔离侧墙有效修饰位于屏蔽电极上方的上沟槽的形貌，使得所述上沟槽具有开口尺寸由下至上依次增加的部分。基于此，则在填充绝缘填充层时，即能够有效提高绝缘填充层在所述上沟槽中的填充性能，避免在所述绝缘填充层形成有空隙，进而在后续刻蚀所述绝缘填充层以形成第二隔离层时，可以防止所形成的第二隔离层中形成有缺口。如此一来，即可以利用第一隔离层和第二隔离层实现栅电极和屏蔽电极之间的有效隔离。
需要说明的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围。
还应当理解的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
此外还应该认识到，此处描述的术语仅仅用来描述特定实施例，而不是用来限制本发明的范围。必须注意的是，此处的以及所附权利要求中使用的单数形式“一个”和“一种”包括复数基准，除非上下文明确表示相反意思。例如，对“一个步骤”或“一个装置”的引述意味着对一个或多个步骤或装置的引述，并且可能包括次级步骤以及次级装置。应该以最广义的含义来理解使用的所有连词。以及，词语“或”应该被理解为具有逻辑“或”的定义，而不是逻辑“异或”的定义，除非上下文明确表示相反意思。此外，本发明实施例中的方法和/或设备的实现可包括手动、自动或组合地执行所选任务。

Claims (10)

1.一种屏蔽栅场效应晶体管的形成方法，其特征在于，包括：
提供一衬底，所述衬底中形成有栅极沟槽，并在所述栅极沟槽的底部中形成有屏蔽电极，以及所述屏蔽电极的顶部位置对应于第一高度位置；
在所述栅极沟槽高于第一高度位置的侧壁上形成隔离侧墙，并且所述隔离侧墙在垂直于沟槽侧壁方向上的厚度尺寸由下至上依次减小；
在所述栅极沟槽中填充绝缘填充层，所述绝缘填充层覆盖所述隔离侧墙和所述屏蔽电极；
刻蚀所述隔离侧墙和所述绝缘填充层，以去除所述隔离侧墙和所述绝缘填充层中高于第二高度位置的部分，并利用剩余的隔离侧墙和绝缘填充层分别构成第一隔离层和第二隔离层，所述第二高度位置高于所述第一高度位置；以及，
在所述栅极沟槽中形成栅电极，所述栅电极位于所述第一隔离层和所述第二隔离层上。
2.如权利要求1所述的屏蔽栅场效应晶体管的形成方法，其特征在于，所述隔离侧墙的形成方法包括：
在所述衬底上沉积隔离材料层，所述隔离材料层覆盖所述栅极沟槽高于第一高度位置的侧壁以及所述屏蔽栅极的顶表面；
执行刻蚀工艺，以去除所述隔离材料层中覆盖屏蔽电极顶表面的部分，以及部分去除所述隔离材料层覆盖所述栅极沟槽侧壁的部分，使剩余的隔离材料层覆盖所述栅极沟槽的侧壁，并且剩余的隔离材料层还具有倾斜的外侧壁，以使剩余的隔离材料层的厚度尺寸由下至上依次减小，以构成所述隔离侧墙。
3.如权利要求2所述的屏蔽栅场效应晶体管的形成方法，其特征在于，所述隔离侧墙的倾斜的外侧壁与暴露出的屏蔽电极的顶表面之间的夹角大于等于110°。
4.如权利要求2所述的屏蔽栅场效应晶体管的形成方法，其特征在于，所述隔离材料层在垂直于沟槽侧壁方向上的厚度尺寸大于等于2000埃。
5.如权利要求1所述的屏蔽栅场效应晶体管的形成方法，其特征在于，在形成所述屏蔽电极之前，还包括：在所述栅极沟槽中形成第一介质层，所述第一介质层覆盖所述栅极沟槽的底壁和侧壁，并且所述第一介质层在垂直于沟槽侧壁方向上的厚度尺寸小于2000埃。
6.如权利要求5所述的屏蔽栅场效应晶体管的形成方法，其特征在于，所述隔离侧墙的形成方法包括：
在所述衬底上沉积隔离材料层，所述隔离材料层覆盖所述第一介质层高于第一高度位置的侧壁以及所述屏蔽栅极的顶表面；
执行刻蚀工艺，所述刻蚀工艺包括刻蚀所述隔离材料层以形成隔离侧墙，所述隔离侧墙覆盖所述第一介质层并具有倾斜的外侧壁，以及所述隔离侧墙不高于所述第一介质层，并且所述刻蚀工艺还包括刻蚀所述第一介质层高于所述隔离侧墙的部分，以使刻蚀后的第一介质层中高于隔离侧墙的部分也具有倾斜的外侧壁。
7.如权利要求1所述的屏蔽栅场效应晶体管的形成方法，其特征在于，所述栅极沟槽高于所述第一高度位置的部分的深宽比大于等于2。
8.一种屏蔽栅场效应晶体管，其特征在于，包括：
衬底，所述衬底中形成有栅极沟槽；屏蔽电极，形成在所述栅极沟槽的底部中，并且所述屏蔽电极的顶部位置对应于第一高度位置；
隔离层，形成在所述屏蔽电极的顶表面上，所述隔离层包括第一隔离层和第二隔离层，所述第一隔离层覆盖所述屏蔽电极中靠近沟槽侧壁的边缘区域并围绕出一凹槽，所述第二隔离层填充在所述凹槽中；其中，所述第一隔离层和所述第二隔离层相互连接的侧壁为相互匹配的倾斜侧壁，以使所述第一隔离层与所述第二隔离层的连接面为倾斜连接面；以及，
栅电极，形成在所述栅极沟槽中并位于所述隔离层的上方。
9.如权利要求8所述的屏蔽栅场效应晶体管，其特征在于，还包括：
第一介质层，覆盖所述栅极沟槽的底壁和侧壁，并且所述第一介质层中覆盖栅极沟槽侧壁的部分还高出于所述第一高度位置，以延伸至所述隔离层的外围。
10.如权利要求8-9任一项所述的屏蔽栅场效应晶体管，其特征在于，所述屏蔽栅场效应晶体管的耐压范围小于60V。
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* Cited by examiner, † Cited by third party
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101719516A (zh) * 2009-11-20 2010-06-02 苏州硅能半导体科技股份有限公司 一种低栅极电荷深沟槽功率mos器件及其制造方法
TW201340326A (zh) * 2012-03-02 2013-10-01 Alpha & Omega Semiconductor 用於在溝槽功率ｍｏｓｆｅｔｓ中優化端接設計的不對稱多晶矽柵極的製備方法
CN109216175A (zh) * 2017-07-03 2019-01-15 无锡华润上华科技有限公司 半导体器件的栅极结构及其制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7956411B2 (en) * 2008-01-15 2011-06-07 Fairchild Semiconductor Corporation High aspect ratio trench structures with void-free fill material
KR101003496B1 (ko) * 2008-09-29 2010-12-30 주식회사 하이닉스반도체 소자분리 구조 및 리세스 게이트를 포함하는 반도체 소자 및 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101719516A (zh) * 2009-11-20 2010-06-02 苏州硅能半导体科技股份有限公司 一种低栅极电荷深沟槽功率mos器件及其制造方法
TW201340326A (zh) * 2012-03-02 2013-10-01 Alpha & Omega Semiconductor 用於在溝槽功率ｍｏｓｆｅｔｓ中優化端接設計的不對稱多晶矽柵極的製備方法
CN109216175A (zh) * 2017-07-03 2019-01-15 无锡华润上华科技有限公司 半导体器件的栅极结构及其制造方法

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