CN114420562A - 屏蔽栅场效应晶体管及其形成方法 - Google Patents
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Abstract
本发明提供了一种屏蔽栅场效应晶体管及其形成方法。具体在制备栅极介质层时，通过控制介质层在沟槽侧壁上的厚度和衬底顶表面上的厚度，以在保证晶体管性能的同时，提高了衬底顶表面上的介质层的厚度，从而增强对衬底顶表面的保护力度，避免了研磨工艺所带来的衬底损伤，提高所形成的器件性能。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种屏蔽栅场效应晶体管及其形成方法。
背景技术
屏蔽栅场效应晶体管(Shielded Gate Trench，SGT)，由于其具有较低的栅漏电容Cgd、很低的导通电阻、以及较高的耐压性能，进而更有利于半导体集成电路的灵活应用。具体而言，在屏蔽栅场效应晶体管中，通过在栅电极的下方设置屏蔽电极，从而可以大幅降低了栅漏电容，并且屏蔽栅场效应晶体管的漂流区中还具有较高的杂质载流子浓度，能够为器件的击穿电压提供额外的益处，相应的可以降低导通电阻。
目前，在制备屏蔽栅场效应晶体管的栅电极时，通常在沉积栅电极材料层之后，采用回刻蚀工艺并加以足够的过刻量(over etch)的方式刻蚀所述栅电极材料层，以确保沟槽之外的衬底顶表面上的栅电极材料可以被完全去除。然而，这同时会导致回刻蚀后沟槽内的栅电极的顶表面出现较大的凹陷，该凹陷的存在会在后续工艺中进一步产生很多风险。
发明内容
本发明的目的在于提供一种屏蔽栅场效应晶体管的形成方法，以改善晶体管器件中的栅电极的品质，并避免衬底受到损伤。
为解决上述技术问题，本发明提供一种屏蔽栅场效应晶体管的形成方法，包括：
提供衬底，并在所述衬底中形成沟槽；
在所述沟槽的下部分中形成屏蔽电极，并在所述屏蔽电极上形成隔离层；
执行热氧化工艺以形成第一介质层，所述第一介质层至少覆盖所述沟槽的上部分侧壁，以构成第一栅极介质层；
执行沉积工艺以形成第二介质层，所述第二介质层具有覆盖所述沟槽的上部分侧壁的侧壁部，所述侧壁部构成第二栅极介质层，以及所述第二介质层还具有覆盖衬底顶表面的台面部，并且所述台面部的厚度大于所述侧壁部的厚度；以及，
沉积栅电极材料层，所述栅电极材料层填充所述沟槽的上部分，并且还覆盖所述衬底的顶表面，之后对所述栅电极材料层执行研磨工艺，并研磨停止于所述第二介质层的所述台面部，以去除所述衬底的顶表面上的栅电极材料。
可选的，所述第二介质层中的所述台面部的厚度为所述侧壁部的厚度的2～4倍。
可选的，所述衬底中形成有多个沟槽，并且相邻沟槽的间隔尺寸小于单一沟槽的开口尺寸。
可选的，相邻沟槽的间隔尺寸小于等于1.0μm，单一沟槽的开口尺寸大于等于1.5μm。
可选的，所述第一栅极介质层和所述第二栅极介质层的总厚度小于等于
以及所述第一栅极介质层的厚度为
所述第二栅极介质层的厚度为
可选的，采用常压化学气相沉积工艺或者等离子体增强化学气相沉积工艺形成所述第二介质层。
可选的，所述衬底的材料包括硅，所述栅电极材料层的材料包括多晶硅，并采用化学机械研磨工艺研磨所述栅电极材料层。
可选的，在研磨所述栅电极材料层时，还过研磨至衬底顶表面上的第二介质层，并部分消耗所述第二介质层的台面部。
本发明还提供了一种采用如上所述的形成方法所制备出的屏蔽栅场效应晶体管，包括：
衬底，所述衬底中形成有沟槽；
屏蔽电极，形成在所述沟槽的下部分中；
隔离层，形成在所述屏蔽电极上；
第一介质层，至少形成在所述沟槽的上部分侧壁上，以构成第一栅极介质层；
第二介质层，至少形成在所述沟槽的上部分侧壁上，以构成第二栅极介质层；以及，
栅电极，填充在所述沟槽的上部分中。
可选的，所述第二介质层还覆盖所述隔离层，并且所述第二介质层覆盖所述隔离层的厚度大于所述第二介质层覆盖所述沟槽侧壁的厚度。
在本发明提供的屏蔽栅场效应晶体管的形成方法中，通过调整栅极介质层的制备工艺，以控制介质层在衬底顶表面上的厚度大于其在沟槽侧壁上的厚度。如此，即可在不影响器件性能的情况下，提高衬底顶表面上的介质层的厚度。基于此，在后续执行研磨工艺以形成栅电极时，即可基于研磨工艺的平整度优势确保所形成的栅电极的形貌，并且在研磨过程中可避免衬底顶表面被暴露出，防止衬底顶表面受到侵蚀，进而有利于保障所形成的晶体管器件的性能。
附图说明
图1为一种屏蔽栅场效应晶体管在其制备过程中出现衬底表面受到损伤的结构示意图。
图2为本发明一实施例中的屏蔽栅场效应晶体管的形成方法的流程示意图。
图3-图7为本发明一实施例中的屏蔽栅场效应晶体管的形成方法在其制备过程中的结构示意图。
其中，附图标记如下：
10/100-衬底；
11/110-沟槽；
200-屏蔽电极；
210-屏蔽介质层；
300-隔离层；
410-第一介质层；
420-第二介质层；
421-侧壁部；
422-台面部；
500a-栅电极材料层；
50/500-栅电极。
具体实施方式
承如背景技术所述，现有的屏蔽栅场效应晶体管的制备工艺中，容易导致所形成的栅电极的顶表面凹陷，进而影响器件的性能。
为解决如上所述的问题，其中一种改进方案是，在沉积栅电极材料层之后，采用化学机械研磨工艺(CMP)平坦化所述栅电极材料层，以去除沟槽之外的衬底顶表面上的栅电极材料，实现剩余的栅电极材料填充在沟槽内以构成栅电极。如此，以解决如上所述的栅电极的顶表面出现凹陷的问题。
然而这一改进方案也具备一定的局限性。具体可参考图1所示，针对耐高压的屏蔽栅场效应晶体管而言，其沟槽的开口尺寸通常较大，而相邻沟槽之间的间距通常较小，此时在执行化学机械研磨工艺时，即容易导致相邻沟槽之间的小尺寸的衬底表面暴露出而受到损伤(如图1所示的，衬底顶表面会受到研磨工艺的侵蚀而产生一定的损耗Loss)。
为此，本发明对屏蔽栅场效应晶体管的制备方法做了进一步改进，以在保证栅电极具备较佳形貌的基础上，同时避免了衬底顶表面受到损伤的问题。具体可参考图2所示，所述屏蔽栅场效应晶体管的形成方法包括如下步骤。
步骤S100，提供衬底，并在所述衬底中形成沟槽。
步骤S200，在所述沟槽的下部分中形成屏蔽电极，并在所述屏蔽电极上形成隔离层。
步骤S300，执行热氧化工艺以形成第一介质层，所述第一介质层至少覆盖所述沟槽的上部分侧壁，以构成第一栅极介质层。
步骤S400，执行沉积工艺以形成第二介质层，所述第二介质层具有覆盖所述沟槽的上部分侧壁的侧壁部，所述侧壁部构成第二栅极介质层，以及所述第二介质层还具有覆盖衬底顶表面的台面部，并且所述台面部的厚度大于所述侧壁部的厚度。
步骤S500，沉积栅电极材料层，所述栅电极材料层填充所述沟槽的上部分，并且还覆盖所述衬底的顶表面，之后对所述栅电极材料层执行研磨工艺，并研磨停止于所述第二介质层的所述台面部，以去除所述衬底的顶表面上的栅电极材料。
以下结合附图3～图7和具体实施例对本发明提出的屏蔽栅场效应晶体管及其形成方法作进一步详细说明。其中，图3～图7为本本发明一实施例中的屏蔽栅场效应晶体管的形成方法在其制备过程中的结构示意图。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
在步骤S100中，具体参考图3所示，提供衬底100，并在所述衬底100中形成沟槽110。在后续工艺中，即利用所述沟槽110由下至上依次容纳屏蔽电极和栅电极。
其中，所述沟槽110的形成方法例如包括：首先，在所述衬底100的顶表面上形成掩模层，以利用所述掩模层600定义出所述沟槽的图形；接着，利用所述掩模层为掩模刻蚀所述衬底100，以形成所述沟槽110。
本实施例中，基于所述沟槽110以进一步形成耐高压的晶体管器件，因此可设置所述沟槽110的开口具备较大的开口尺寸CD1。例如，可使单一沟槽110的开口尺寸CD1大于等于1.5μm，甚至可进一步大于等于2.4μm。进一步的，所述衬底100中形成有多个沟槽110，并且相邻沟槽110之间的间隔尺寸CD2小于单一沟槽110的开口尺寸CD1。通过缩减相邻的沟槽110之间的间隔尺寸，以利于进一步提高器件的耐高压性能。具体的，相邻沟槽110之间的间隔尺寸CD2例如小于等于1.0μm。
在步骤S200中，继续参考图3所示，在所述沟槽110的下部分中形成屏蔽电极200，并在所述屏蔽电极200上形成隔离层300，所述隔离层300覆盖所述屏蔽电极200。
进一步的，在所述屏蔽电极200和所述沟槽110的内壁之间还形成有屏蔽介质层210。具体的，所述屏蔽介质层210和所述屏蔽电极200的形成方法可包括如下步骤。
第一步骤，在所述沟槽110的内壁上形成屏蔽介质层210。即，所述屏蔽介质层210覆盖所述沟槽110的底部和侧壁。其中，所述屏蔽介质层210可采用热氧化工艺形成，此时可使所形成的屏蔽介质层210的材料包括氧化硅。以及，所述屏蔽介质层210的厚度可以根据所形成的屏蔽栅场效应晶体管的耐压要求对应调整。
第二步骤，在所述沟槽110中填充屏蔽电极材料层，此时所述屏蔽电极材料层可填满所述沟槽110。所述屏蔽电极材料层的材料例如包括多晶硅，以及所述屏蔽电极材料层可采用沉积工艺形成。
第三步骤，刻蚀所述屏蔽电极材料层，以降低屏蔽电极材料层的高度，形成所述屏蔽电极200。此时，在所述屏蔽介质层210的保护下，可避免回刻蚀屏蔽电极材料层时使沟槽侧壁暴露出，进而避免沟槽侧壁受到刻蚀损伤。
进一步的方案中，可继续去除所述屏蔽介质层210中高于所述屏蔽电极200的部分。具体的，可以利用干法刻蚀工艺部分去除所述屏蔽介质层210，也可以利用湿法刻蚀工艺部分去除所述屏蔽介质层210。
接着参考图3所示，在形成所述屏蔽电极200之后，即可在所述沟槽110中继续形成隔离层300。其中，所述隔离层300的形成方法具体包括：首先，采用高密度等离子体工艺(High Density Plasma，HDP)在所述沟槽110中填充隔离材料层(其中，所述隔离材料层的材料例如包括氧化硅)；接着，刻蚀所述隔离材料层以部分去除隔离材料层，并利用剩余的隔离材料层构成隔离层300，所述隔离层300覆盖所述屏蔽电极200的顶表面。
在步骤S300中，具体参考图4所示，执行热氧化工艺以形成第一介质层410，所述第一介质层410至少覆盖所述沟槽110的上部分侧壁，以构成第一栅极介质层。以及，所述第一介质层410还形成在相邻沟槽110之间的衬底顶表面。
具体的，可控制所述第一栅极介质层和所述第二栅极介质层的总厚度小于等于
本实施例中，可设置第一栅极介质层(即，第一介质层410)的厚度大约为
或者可进一步为
在步骤S400中，具体参考图5所示，执行沉积工艺以形成第二介质层420，所述第二介质层420具有覆盖所述沟槽110的上部分侧壁的侧壁部421，所述侧壁部421构成第二栅极介质层，以及所述第二介质层420还具有覆盖衬底顶表面的台面部422，并且所述台面部422的厚度大于所述侧壁部421的厚度。
即，晶体管器件的栅极介质层包括由第一介质层410构成的第一栅极介质层和由第二介质层420构成的第二栅极介质层。其中，通过热氧化工艺形成的第一介质层410，其具备较高的致密性并能够有效保障所构成的栅极介质层的介电常数。而利用沉积工艺形成第二栅极介质层，以进一步补偿所述栅极介质层的总厚度，本实施例中，可设置所述第二栅极介质层(即，第二介质层的侧壁部421)的厚度为
以及，本实施例中，还进一步调整所述第二介质层420其在衬底顶表面上的台面部422的厚度，以使所述台面部422的厚度足以满足后续研磨工艺所产生的消耗量，避免了衬底100的顶表面在研磨栅电极材料层时被暴露出而受到损伤。具体的，可使所述第二介质层420中其台面部422的厚度为其侧壁部421的厚度的2～4倍，如此，一方面可满足所制备出的晶体管器件的性能需求，另一方面还确保了衬底顶表面上具有较大厚度的介质层的保护。
具体的方案中，可通过调整沉积工艺的工艺参数，以使得沉积过程中的横向成膜速率高于纵向成膜速率，进而达到所形成的第二介质层420中其台面部422的厚度大于其侧壁部421的厚度。本实施例中，可以采用常压化学气相沉积工艺(AP-CVD)或者等离子体增强化学气相沉积工艺(PE-CVD)沉积所述第二介质层420，有利于简化工艺参数的调整而更容易拉大横向成膜速率和纵向成膜速率的差异。即，在常压化学气相沉积工艺(AP-CVD)或者等离子体增强化学气相沉积工艺(PE-CVD)下，其横向成膜速率会高于纵向成膜速率，进而使得所形成的第二介质层的台面部422的厚度大于侧壁部421的厚度。
进一步的，所述第二介质层420可以为氧化硅层，基于此，则具体可以采用硅烷作为硅源执行化学气相沉积工艺，例如可采用甲硅烷(SiH4)作为反应源进行如上所述的化学气相沉积工艺。具体而言，在采用甲硅烷(SiH4)执行等离子体增强化学气相沉积工艺(PE-CVD)时，则反应气体还可进一步包括氧气(O2)和/或一氧化氮(N2O)，其具体的反应温度例如为200℃～400℃。
本实施例中，所述第二介质层420还覆盖所述隔离层300的顶表面，并且覆盖所述隔离层300的顶表面的厚度也大于所述侧壁部421的厚度。可以认为，所述第二介质层420中覆盖所述隔离层300的顶表面的部分也构成第二介质层420的台面部，以及位于隔离层300顶表面上的台面部的厚度和位于衬底顶表面上的台面部的厚度相同或接近，即，位于隔离层300顶表面上的台面部的厚度为侧壁部421的厚度的2～4倍。通过在隔离层300上补偿所述第二介质层420，将有利于提高其下方的屏蔽电极200和后续形成在上方的栅电极之间的隔离性能。
进一步的方案中，在形成所述第二介质层420之后，还包括：执行热处理工艺，以进一步致密所述第二介质层420，使得由沉积工艺形成的第二介质层420在结构和性能上能够更接近热氧化形成第一介质层410，提高所构成的栅极介质层的品质。
在步骤S500中，具体参考图6和图7所示，沉积栅电极材料层500a，所述栅电极材料层500a填充所述沟槽110的上部分，并且还覆盖所述衬底100的顶表面，之后对所述栅电极材料层500a执行研磨工艺，并研磨停止于所述第二介质层420的所述台面部422，以去除所述衬底100的顶表面上的栅电极材料。其中，剩余的栅电极材料填充在沟槽110的上部分中，沟槽栅电极500。
具体的，所述栅电极材料层500a例如包括多晶硅材料。以及，具体可以对所述栅电极材料层500a执行化学机械研磨工艺(CMP)，以提高对栅电极材料层500a的研磨速率。
需要说明的是，为了确保衬底顶表面上的栅电极材料可以被完全去除殆尽，因此在研磨所述栅电极材料层500a时通常会增加一定量的过研磨量，进而会过研磨至衬底顶表面上的第二介质层420，因此会一定量的消耗衬底顶表面上的台面部422。而由于本实施例中的第二介质层420具备较大的厚度，可以满足过研磨时的消耗量，避免了衬底100的顶表面暴露出而受到损伤，甚至可以避免衬底顶表面上的第一介质层410暴露出。尤其是，所述衬底100的材料包括硅，则在对多晶硅材料的栅电极材料层500a进行化学机械研磨时，该研磨工艺对硅材料的衬底100同样具备较大的研磨消耗量，此时若衬底100被暴露出则会对衬底100造成更严重的消耗。
进一步的，所述屏蔽栅场效应晶体管的形成方法还包括：在衬底100中形成体区(图中未示出)和源区(图中未示出)。所述体区形成在相邻沟槽110之间的衬底100中，并由衬底的顶表面向内扩展至衬底的内部；以及，所述源区形成在所述体区内，并同样由衬底的顶表面向内扩展至衬底的内部，并且所述源区的底部边界高于所述体区的底部边界。
应当认识到，若所述衬底100的顶表面在研磨过程中受到损伤，此时即会相应的影响到体区和源区的尺寸，进而对器件的性能造成损害。
下面对基于如上所述的形成方法所制备出的屏蔽栅场效应晶体管的结构进行详细说明。具体可参考图7所示，所述屏蔽栅场效应晶体管包括：形成在衬底100中的沟槽110；形成在所述沟槽110的下部分中的屏蔽电极200；形成在所述沟槽110的上部分中的栅极介质层和栅电极500；以及，位于所述屏蔽电极200和所述栅电极500之间的隔离层300。
其中，所述栅极介质层包括利用第一介质层410构成的第一栅极介质层和利用第二介质层420构成的第二栅极介质层。具体的，所述第一介质层410为利用热氧化工艺自对准形成在所述沟槽110的上部分侧壁上，以及所述第一介质层410还可进一步形成在衬底100的顶表面上。所述第二介质层420采用沉积工艺形成。本实施例中，所述第二介质层420覆盖所述沟槽110的上部分侧壁以构成所述第二栅极介质层，所述第二介质层420还覆盖所述隔离层300的顶表面和所述衬底100的顶表面。
进一步的，所述第二介质层420中覆盖所述隔离层300的厚度大于所述第二介质层420中覆盖所述沟槽侧壁的厚度，例如，所述第二介质层420中覆盖所述隔离层300的厚度为所述第二介质层420中覆盖所述沟槽侧壁的厚度的2～4倍，提高了栅电极500和屏蔽电极200之间的隔离性能。
综上所述，在本实施例提供的屏蔽栅场效应晶体管的形成方法中，通过调整栅极介质层的制备工艺，实现介质层在衬底顶表面上的厚度大于在沟槽侧壁上的厚度，从而可以在保证器件性能的同时，提高了衬底顶表面上的介质层的厚度，有效提高了对衬底顶表面的保护强度，避免了研磨工艺所带来的衬底损伤，提高所形成的器件性能。
需要说明的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围。
此外还应该认识到，此处描述的术语仅仅用来描述特定实施例，而不是用来限制本发明的范围。必须注意的是，此处的以及所附权利要求中使用的单数形式“一个”和“一种”包括复数基准，除非上下文明确表示相反意思。例如，对“一个步骤”或“一个装置”的引述意味着对一个或多个步骤或装置的引述，并且可能包括次级步骤以及次级装置。应该以最广义的含义来理解使用的所有连词。以及，词语“或”应该被理解为具有逻辑“或”的定义，而不是逻辑“异或”的定义，除非上下文明确表示相反意思。此外，本发明实施例中的方法和/或设备的实现可包括手动、自动或组合地执行所选任务。
Claims (10)
1.一种屏蔽栅场效应晶体管的形成方法，其特征在于，包括：
提供衬底，并在所述衬底中形成沟槽；
在所述沟槽的下部分中形成屏蔽电极，并在所述屏蔽电极上形成隔离层；
执行热氧化工艺以形成第一介质层，所述第一介质层至少覆盖所述沟槽的上部分侧壁，以构成第一栅极介质层；
执行沉积工艺以形成第二介质层，所述第二介质层具有覆盖所述沟槽的上部分侧壁的侧壁部，所述侧壁部构成第二栅极介质层，以及所述第二介质层还具有覆盖衬底顶表面的台面部，并且所述台面部的厚度大于所述侧壁部的厚度；以及，
沉积栅电极材料层，所述栅电极材料层填充所述沟槽的上部分，并且还覆盖所述衬底的顶表面，之后对所述栅电极材料层执行研磨工艺，并研磨停止于所述第二介质层的所述台面部，以去除所述衬底的顶表面上的栅电极材料。
2.如权利要求1所述的屏蔽栅场效应晶体管的形成方法，其特征在于，所述第二介质层中的所述台面部的厚度为所述侧壁部的厚度的2～4倍。
3.如权利要求1所述的屏蔽栅场效应晶体管的形成方法，其特征在于，所述衬底中形成有多个沟槽，并且相邻沟槽的间隔尺寸小于单一沟槽的开口尺寸。
4.如权利要求3所述的屏蔽栅场效应晶体管的形成方法，其特征在于，相邻沟槽的间隔尺寸小于等于1.0μm，单一沟槽的开口尺寸大于等于1.5μm。
5.如权利要求1所述的屏蔽栅场效应晶体管的形成方法，其特征在于，所述第一栅极介质层和所述第二栅极介质层的总厚度小于等于
以及所述第一栅极介质层的厚度为
所述第二栅极介质层的厚度为
6.如权利要求1所述的屏蔽栅场效应晶体管的形成方法，其特征在于，采用常压化学气相沉积工艺或者等离子体增强化学气相沉积工艺形成所述第二介质层。
7.如权利要求1所述的屏蔽栅场效应晶体管的形成方法，其特征在于，所述衬底的材料包括硅，所述栅电极材料层的材料包括多晶硅，并采用化学机械研磨工艺研磨所述栅电极材料层。
8.如权利要求1所述的屏蔽栅场效应晶体管的形成方法，其特征在于，在研磨所述栅电极材料层时，还过研磨至衬底顶表面上的第二介质层，并部分消耗所述第二介质层的台面部。
9.一种采用如权利要求1-8任一项所述的形成方法所制备出的屏蔽栅场效应晶体管，其特征在于，包括：
衬底，所述衬底中形成有沟槽；
屏蔽电极，形成在所述沟槽的下部分中；
隔离层，形成在所述屏蔽电极上；
第一介质层，至少形成在所述沟槽的上部分侧壁上，以构成第一栅极介质层；
第二介质层，至少形成在所述沟槽的上部分侧壁上，以构成第二栅极介质层；以及，
栅电极，填充在所述沟槽的上部分中。
10.如权利要求9所述的屏蔽栅场效应晶体管，其特征在于，所述第二介质层还覆盖所述隔离层，并且所述第二介质层覆盖所述隔离层的厚度大于所述第二介质层覆盖所述沟槽侧壁的厚度。
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| CN202210050979.8A CN114420562A (zh) | 2022-01-17 | 2022-01-17 | 屏蔽栅场效应晶体管及其形成方法 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115172150A (zh) * | 2022-09-01 | 2022-10-11 | 杭州芯迈半导体技术有限公司 | 一种沟槽型mosfet及其制造方法 |
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- 2022-01-17 CN CN202210050979.8A patent/CN114420562A/zh active Pending
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