KR102031938B1 - 핀 구조물 및 그 형성 방법 - Google Patents

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Abstract

방법은, 제1 에칭 단계에서, 동시에 제1 디바이스 영역 내의 제1 리세스들 및 제2 디바이스 영역 내의 제2 리세스들을 형성하기 위하여 반도체 기판을 에칭하는 단계를 포함한다. 제1 리세스들 사이에 제1 반도체 스트립이 형성된다. 제2 리세스들 사이에 제2 반도체 스트립이 형성된다. 제2 에칭 단계에서, 제1 리세스들보다 낮게 제2 리세스들을 연장시키도록 제2 디바이스 영역 내의 반도체 기판이 에칭된다. 제1 리세스들 내의 제1 격리 영역들 및 제2 리세스들 내의 제2 격리 영역들을 형성하기 위하여 제1 리세스들 및 제2 리세스들은 유전체 재료로 채워진다. 제1 격리 영역들 및 제2 격리 영역들은 리세싱된다. 제1 및 제2 디바이스 영역 내의 반도체 기판의 부분들은 제1 및 제2 격리 영역들의 상부면들보다 더 높게 돌출되어 제1 및 제2 반도체 핀을 각각 형성한다.

Description

핀 구조물 및 그 형성 방법{FIN STRUCTURE AND METHOD OF FORMING SAME}
이 출원은 다음의 미국 가특허 출원들의 우선권을 청구한다: "Fin Structure and Method of Forming Same"라는 제목의 2016년 8월 3일자로 출원된 출원 번호 제62/370,553호 및 "Fin Structure and Method of Forming Same"라는 제목으로 2016년 10월 7일자로 출원된 출원 번호 제62/405,670호(상기 출원들은 인용에 의해 본 명세서에 통합됨).
반도체 디바이스들은 예로서 개인용 컴퓨터들, 셀폰들, 디지털 카메라들 및 다른 전자 장비와 같은 다양한 전자 애플리케이션들에 사용된다. 반도체 디바이스들은 통상적으로 반도체 기판 위에 재료의 절연 또는 유전체 층들, 도전성 층들 및 반도체 층들을 순차적으로 성막하고, 리소그래피를 사용해 다양한 재료 층들을 패터닝하여 상부에 회로 컴포넌트들 및 엘리먼트들을 형성함으로써 제조된다.
트랜지스터는 반도체 디바이스들에서 종종 사용되는 엘리먼트이다. 예를 들어, 단일 집적 회로(IC) 상에 복수의 트랜지스터들(예를 들어, 수백, 수천 또는 수백만 개의 트랜지스터들)이 존재할 수 있다. 반도체 디바이스 제조에 사용되는 일반적인 타입의 트랜지스터는 예로서, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)이다. 평면 트랜지스터(예를 들어, 평면 MOSFET)는 통상적으로 기판 내의 채널 영역 위에 배치된 게이트 유전체 및 게이트 유전체 위에 형성된 게이트 전극을 포함한다. 트랜지스터의 소스 영역 및 드레인 영역은 채널 영역의 양측에 형성된다.
다중 게이트 전계 효과 트랜지스터들(MuGFET)은 반도체 기술의 최근 개발품이다. MuGFET의 한 타입은 집적 회로의 반도체 표면으로부터 수직으로 상승된 핀 형상 반도체 재료를 포함하는 트랜지스터인 핀 전계 효과 트랜지스터(FinFET)로 지칭된다.
본 개시물의 몇몇 실시예들에 따라, 방법은, 제1 에칭 단계에서, 동시에 제1 디바이스 영역 내의 제1 리세스들 및 제2 디바이스 영역 내의 제2 리세스들을 형성하기 위하여 반도체 기판을 에칭하는 단계를 포함한다. 제1 리세스들 사이에 제1 반도체 스트립이 형성된다. 제2 리세스들 사이에 제2 반도체 스트립이 형성된다. 제2 에칭 단계에서, 제1 리세스들보다 낮게 제2 리세스들을 연장시키도록 제2 디바이스 영역 내의 반도체 기판이 에칭된다. 제1 리세스들 내의 제1 격리 영역들 및 제2 리세스들 내의 제2 격리 영역들을 형성하기 위하여 제1 리세스들 및 제2 리세스들은 유전체 재료로 채워진다. 제1 격리 영역들 및 제2 격리 영역들은 리세싱된다. 제1 디바이스 영역 내의 반도체 기판의 부분들은 제1 격리 영역들의 상부면들보다 더 높게 돌출되어 제1 반도체 핀을 형성한다. 제2 디바이스 영역 내의 반도체 기판의 부분들은 제2 격리 영역들의 상부면들보다 더 높게 돌출되어 제2 반도체 핀을 형성한다.
본 개시물의 몇몇 실시예들에 따라, 방법은 복수의 마스크 링들을 형성하는 단계, 및 복수의 마스크 링들의 부분들을 제거하는 단계를 포함한다. 제1 에칭 단계에서, 반도체 기판을 에칭하기 위하여 복수의 마스크 링들의 남아있는 부분들이 사용된다. 결과적으로, 제1 반도체 스트립 및 제2 반도체 스트립은 동시에 형성되고, 제2 반도체 스트립은 복수의 반도체 스트립들을 포함하는 반도체 스트립 그룹 내에 있다. 제1 반도체 스트립 및 반도체 스트립 그룹을 보호하기 위하여 패터닝된 포토레지스트가 형성된다. 제2 에칭 단계에서, 제1 반도체 스트립을 반도체 기판 내로 더 깊게 동시에 연장시키기 위하여 반도체 기판이 에칭된다. 제1 반도체 스트립이 연장될 때 반도체 베이스가 동시에 형성되고, 반도체 스트립 그룹은 반도체 베이스에 중첩된다.
본 개시물의 몇몇 실시예들에 따라, 구조물은 이산 반도체 스트립, 이산 반도체 스트립의 대향 측벽들에 접촉하는 제1 격리 영역들, 이산 반도체 스트립에 중첩하는 반도체 핀, 반도체 핀의 측벽들 및 상부면 상의 제1 게이트 스택을 포함한다. 구조물은, 이산 반도체 스트립과 동일한 레벨에 있는 반도체 베이스, 반도체 베이스의 대향 측벽들에 접촉하는 제2 격리 영역들, 반도체 베이스에 중첩하는 복수의 반도체 핀들, 및 복수의 반도체 핀들의 측벽들 및 상부면들 상의 제2 게이트 스택을 더 포함한다.
본 개시물의 양상들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 산업분야의 표준 관행에 따라, 다양한 피처들은 실척도로 도시되는 것은 아님에 유념한다. 실제로, 다양한 피처들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 내지 13은 몇몇 실시예들에 따른 핀 전계 효과 트랜지스터(FinFET)의 제조의 다양한 중간 스테이지들의 상면도들 및 단면도들을 예시한다.
도 14 내지 16은 몇몇 실시예들에 따른 FinFET들 및 각각의 핀 구조물들의 단면도들을 예시한다.
도 17은 몇몇의 실시예들에 따른 FinFET의 형성을 위한 프로세스 흐름을 예시한다.
하기의 개시내용은 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정예들이 아래에서 설명된다. 물론, 이들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 설명에서 제2 피처 위의 또는 제2 피처 상의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 피처와 제2 피처 사이에서 형성될 수 있는 실시예들을 포함할 수도 있다. 또한, 본 개시내용은 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
뿐만 아니라, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래 놓인", "밑", "하부", "위에 놓인", "상부" 등과 같은 공간적으로 상대적인 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간적으로 상대적인 기술어들은 이와 똑같이 해석될 수 있다.
핀 전계 효과 트랜지스터들(FinFET) 및 그 형성 방법은 다양한 예시적인 실시예들에 따라 제공된다. FinFET들을 형성하는 중간 스테이지들은 몇몇 실시예들에 따라 예시된다. 몇몇 실시예들의 일부 변형들이 논의된다. 다양한 관점들 및 예시적 실시예들 전반에 걸쳐, 동일한 엘리먼트들을 지시하는데 동일한 참조 번호들이 사용된다.
도 1a 내지 13은 본 개시물의 몇몇 실시예들에 따른 FinFET들의 형성에서의 중간 스테이지들의 상면도들 및 단면도들을 예시한다. 도 1a 내지 13에 도시된 단계들은 또한 도 17에 도시된 프로세스 흐름에 개략적으로 반영된다. 두 개의 도면들이 동일한 참조 번호를 가지고 하나에는 문자 "A"가 붙고 다른 하나에는 문자 "B"가 붙을 때, 참조 번호 뒤에 문자 "A"가 붙는 도면은 상면도를 예시하고, 참조 번호 뒤에 문자 "B"가 붙는 도면은 동일한 구조물의 단면도를 예시한다.
도 1b는 기판(20)을 포함하는 웨이퍼(10)의 단면도를 예시한다. 기판(20)은 벌크 기판 또는 절연체 상 반도체 기판일 수 있다. 본 개시물의 몇몇 실시예들에 따라, 기판(20)은 실리콘 게르마늄, 실리콘 탄소, 게르마늄, 및 III-V 화합물 반도체 재료들, 예컨대 GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP 등으로부터 선택된 반도체 재료(그러나 이에 제한되는 것은 아님)로 형성된다. 기판(20)은 p 타입 또는 n 타입 불순물로 저농도로 도핑될 수 있다.
패드 산화물(22) 및 하드 마스크(24)는 반도체 기판(20) 위에 형성된다. 본 개시물의 몇몇 실시예들에 따르면, 패드 산화물(22)은 반도체 기판(20)의 표면층을 산화시킴으로써 형성될 수 있는 실리콘 산화물로 형성된다. 하드 마스크(24)는 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 탄소 질화물 등으로 형성될 수 있다. 본 개시물의 몇몇 실시예들에 따르면, 하드 마스크(24)는 예를 들어 저압 화학 기상 증착(LPCVD, Low-Pressure Chemical Vapor Deposition)을 사용하여 실리콘 질화물로 형성된다. 본 개시물의 대안적 실시예들에 따르면, 하드 마스크(24)는 실리콘의 열적 질화, 플라즈마 강화 화학 기상 증착(PECVD, Plasma Enhanced Chemical Vapor Deposition) 또는 플라즈마 양극 질화에 의해 형성된다.
실리콘 산화물로 형성될 수 있는 산화물 층(26)은 하드 마스크(24) 위에 형성된다. 본 개시물의 몇몇 실시예들에 따르면, 산화물 층(26)은 실리콘 산화물로 형성된다. 복수의 마스크 링들(28-1, 28-2, 28-3, 28-4, 28-5, 및 28-6)(마스크 링(28)으로 총칭됨)이 산화물 층(26) 위에 형성된다. 각각의 단계는 도 17에 도시된 프로세스 흐름에서 단계(202)로서 예시된다. 마스크 링들(28)은 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물 등으로 형성될 수 있다.
도 1a는 도 1b에 도시된 바와 같은 마스크 링들(28)의 상면도를 예시한다. 도 1b에 도시된 구조물은 도 1a의 라인(1B-1B)을 포함하는 평면으로부터 얻어진다. 도 1a에 도시된 바와 같이, 외부 마스크 링들(28-2,28-4,28-6)은 각각 내부 마스크 링들(28-1,28-3,28-5)을 둘러싸고 있다. 본 개시물의 몇몇 실시예들에 따라, 마스크 링들(28)의 형성은 3 개의 맨드릴 링들(미도시)을 영역들(32) 중 하나에 각각 형성하는 단계, 맨드릴 링들 상에 블랭킷 스페이서 층을 형성하는 단계, 및 그 후 이방성 에칭을 수행하여 블랭킷 스페이서 층의 수평 부분들을 제거하는 단계를 포함한다. 블랭킷 스페이서 층의 남아있는 부분들은 따라서 마스크 링들(28)이다. 개별적인 맨드릴 링들의 내측 상에는 내측 마스크 링들(28-1, 28-3, 28-5)이 형성되고, 개별적인 맨드릴 링들의 외측 상에는 외측 마스크 링들(28-2, 28-4, 28-6)이 형성된다. 도 1a 및 도 1b에 도시된 바와 같이, 맨드릴 링들은 그 후 제거되어, 마스크 링들(28)을 남긴다.
도 1a 및 도 1b는 또한 마스크 링들(28)의 일부분을 덮고 노출된 마스크 링들(28)의 다른 부분들을 남겨 두는 포토레지스트(30)의 형성 및 패터닝을 예시한다. 포토레지스트(30)가 도 1b에서 단일 층 포토레지스트인 것으로 예시되나, 포토레지스트(30)는 또한 포토레지스트로 형성된 하층(under layer), 무기 재료로 형성된 중층(middle layer), 및 다른 포토레지스트로 형성된 상층(upper layer)을 포함하는 삼중층으로 대체될 수 있다.
다음으로, 마스크 링들(28)의 노출된 부분들은 제 1 에칭 프로세스에서 에칭되며, 제1 에칭 프로세스는 후속 단계들에서 형성될 반도체 핀들의 위치들 및 사이즈들을 정의하기 위한 미세 컷(fine cut)으로 대안적으로 지칭된다. 각각의 단계는 도 17에 도시된 프로세스 흐름에서 단계(204)로서 예시된다. 미세 컷 이후에, 포토레지스트(30)는 제거된다. 결과적인 구조물이 각각 상면도 및 단면도를 예시하는 도 2a 및 도 2b에 도시된다. 도 2b에 도시된 구조물은 도 2a의 라인(2B-2B)을 포함하는 평면으로부터 얻어진다. 마스크 링들(28)의 남아있는 부분들은 이하에서 하드 마스크들(28)로 지칭된다.
다음으로, 도 3a 및 도 3b에 도시된 바와 같이, 하드 마스크들(28)이 아래 놓인 산화물 층(26), 하드 마스크(24), 패드 산화물(22) 및 기판(20)을 에칭하는데 사용된다. 도 3b에 도시된 구조물은 도 3a의 라인(3B-3B)을 포함하는 평면으로부터 얻어진다. 에칭은 2개 스테이지들에서 수행된다. 예를 들어, 제1 스테이지에서, 아래 놓인 산화물 층(26) 및 하드 마스크(24)를 에칭하기 위한 에칭 마스크로서 하드 마스크들(28)(도 2a 및 도 2b)이 사용되고, 패드 산화물 층(22)의 상부면 상에서 에칭이 정지된다. 제 2 스테이지에서, 패터닝된 하드 마스크(24)는 패드 산화물 층(22) 및 반도체 기판(20)을 에칭하기 위한 에칭 마스크로서 사용된다. 각각의 단계는 도 17에 도시된 프로세스 흐름에서 단계(206)로서 예시된다. 도 3b에 도시된 결과적인 구조물에서, 트렌치들(34)이 반도체 기판(20) 내로 연장되도록 형성된다. 따라서, 반도체 스트립들(136A 및 136B)이 형성된다. 본 개시물의 몇몇 실시예들에 따라, 몇몇 반도체 스트립들(136A)은 반도체 스트립 그룹을 형성하기 위해 서로 가깝게 위치되며, 반도체 스트립들(136B)은 동일한 스트립 그룹 내의 스트립들(136A)보다 서로 더 멀리 떨어져 있다. 본 개시물의 몇몇 실시예들에 따라, 기판(20)의 에칭은 건식(이방성) 에칭 방법을 사용하여 수행되며, 여기서 HBr/Cl2/O2, HBr/Cl2/O2 HBr/Cl2/O2/CF2, C2F6, CF4 등과 같은 프로세스 가스들이 사용될 수 있다. 도 3b는 반도체 스트립들(136A 및 136B)의 측벽들이 수직인 것으로 예시하지만, 도 14, 도 15 및 도 16을 참조하여 상세히 논의되는 바와 같이, 이들 측벽들은 기울어질 수 있다. 몇몇 실시예들에 따르면, 트렌치들(34)의 깊이(H1)(도 3b)는 약 2㎚ 내지 약 800㎚의 범위 내에 있다.
도 4를 참조하면, 패터닝된 리소그래피 마스크가 형성된다. 본 개시물의 몇몇 실시예들에 따라, 패터닝된 리소그래피 마스크는 하부 층(under layer)(하단 층(bottom layer)으로도 알려짐)(38), 하부층(38) 위의 중간 층(40), 중간 층(40) 위의 상부 층(42)을 포함하는 삼중 층(44)을 포함한다. 본 개시물의 몇몇 실시예들에 따라, 하부 층(38) 및 상부 층(42)은 포토레지스트로 형성된다. 중간 층(40)은 탄화물(실리콘 옥시탄화물과 같은), 질화물(실리콘 질화물과 같은), 옥시질화물(실리콘 옥시질화물과 같은), 산화물(실리콘 산화물과 같은) 등일 수 있는 무기 재료로 형성될 수 있다. 하부 층(42)은 스트립들(136A 및 136B)을 커버하기 위하여 패터닝된다. 몇몇 실시예들에 따라, 패터닝된 상부 층(42)의 각각의 패턴은 스트립 그룹들(136A) 중 하나 또는 이산 스트립들(136B) 중 하나와 중첩된다. 또한, 약간의 프로세스 마진을 남기기 위해, 패터닝된 상부 층(42)은 각각의 하부 스트립 그룹들(136A) 및 이산 스트립들(136B)의 에지들을 넘어 연장된다.
다음으로, 이방성 에칭이 수행된다. 패터닝된 상부 층(42)을 에칭 마스크로 사용하여 중간 층(40)이 에칭되어, 상부 층(42)의 패턴들은 중간 층(40)으로 전사된다. 중간 층(40)의 패터닝 동안, 상부 층(42)은 적어도 부분적으로 또는 전체적으로 소비된다. 중간 층(40)이 에칭된 후에, 하부 층(38)은 이방성으로 패터닝되고, 여기서 중간 층(40)은 에칭 마스크로서 사용된다. 상부 층(42)은 또한 중간 층(40)의 패터닝에서 완전히 소비되지 않았은 경우, 하부 층(38)의 패터닝 동안 완전히 소비될 것이다. 결과적인 구조는 그림 5에 도시된다.
도 6은 에칭 마스크로서 패터닝된 하부 층(38)을 사용하는 반도체 기판(20)의 제2 에칭 프로세스를 예시한다. 각각의 단계는 도 17에 도시된 프로세스 흐름에서 단계(208)로서 예시된다. 따라서, 반도체 스트립들(148A(148A-1 및 148A-2를 포함) 및 148B(148B-1 및 148B-2를 포함))이 형성된다. 설명 전반에 걸쳐, 반도체 스트립들(148A 및 148B)은 반도체 스트립들(148)로 총칭된다. 트렌치들(34)은 반도체 기판(20) 내로 더 연장되고, 반도체 스트립들(148A 및 148B)을 서로 분리시킨다. 웨이퍼(10)의 상면도에서, 트렌치들(34)은 길이 방향이 서로 평행 한 연장된(elongated) 부분들을 가질 수 있다. 또한, 웨이퍼(10)의 상면도에서, 반도체 스트립들(148A 및 148B) 각각 또는 일부는 각각의 트렌치들(34)에 의해 둘러싸일 수 있다. 본 개시물의 몇몇 실시예들에 따르면, 제2 에칭에서 형성된 트렌치들(34)의 부분들의 깊이(H2)는 약 3㎚ 내지 약 1,000㎚의 범위 내에 있다.
본 개시물의 몇몇 실시예들에 따라, 반도체 스트립들(148A-1,148A-2)은 크라운 형상의 반도체 스트립들로 지칭된다. 반도체 스트립들(148A-1,148A-2) 각각은 각각의 베이스들(146A) 위에 베이스(146A) 및 반도체 스트립들(136A)을 포함한다. 반도체 스트립들(148B-1 및 148B-2)은 하부 부분(146B) 및 각각의 상부 반도체 스트립(136B)을 포함하며, 여기서 파선들은 하부 부분(146B)이 각각의 상부 반도체 스트립(136B)에 결합되는 곳을 보여주도록 도시된다. 도 6은 하나의 베이스(146A) 위에 3개의 반도체 스트립들(136A)이 존재하는 것을 예시하고 있지만, 개별적 베이스들(146A) 각각 상의 반도체 스트립들(136A)의 수는 결과적인 FinFET들의 설계된 구동 전류들에 따라 2, 4, 5 또는 그 이상과 같은 임의의 정수일 수 있다.
몇몇 실시예들에 따라, 도 6에 도시된 바와 같이, 기판(20)의 에칭 동안, 하부 층(38)은 각각의 스트립 그룹(136A)의 중앙을 향하여 측 방향으로 리세스되고, 따라서 스트립 그룹 내의 최외측 스트립(136A)의 외부 에지는 각각의 아래 놓인 베이스(146A)의 외측 에지에 수직으로 정렬(align)될 수 있다. 예를 들어, 하부 층(38)은 도 6에 도시된 바와 같이 화살표들(51A)의 방향으로 라인들(49A)의 위치들로부터 각각의 베이스들(146A)의 에지들을 향하여 리세스될 수 있다. 스트립들(136A)은 예를 들어 거리(D1)가 약 20nm보다 작게 서로 가깝기 때문에, 동일한 스트립 그룹 내의 스트립들(136A) 사이의 하부 층(38A)의 부분들은 천천히 소모되어, (하드 마스크(24)와 함께) 아래 놓인 반도체 기판(20)이 에칭되는 것을 보호하도록 남겨진다. 따라서, 베이스들(146A)이 형성된다. 대안적인 실시예들에 따라, 베이스들(146A)은 하부 층(38)의 측 방향 리세싱이 충분히 빠르지 않을 때 최외측 스트립들(136A)의 외측 에지들을 넘어 측방향으로 연장된다. 스트립들(136B) 위의 하드 마스크(24)는 또한 아래 놓인 스트립들(136B) 및 기판(20)을 보호하여, 스트립 부분(146B)이 형성된다. 유사하게, 기판(20)의 에칭 동안에, 하부 층(38)은 화살표(5B)의 방향(각각의 스트립(136B)의 중앙을 향한)에서 라인(49B)의 위치로부터 측방향으로 리세싱되고, 따라서 스트립 부분(136B)의 외측 에지들은 각각의 하부 스트립 부분들(146B)의 외측 에지들에 수직으로 정렬될 수 있다. 에칭 동안 하부 층(38)의 점진적인 측방향 리세싱(및 제2 에칭이 제1 에칭보다 기판(20) 내로 더 깊다는 사실)은 또한 베이스(146A)의 에지들이 위에 놓인 스트립들(136A)보다 더 기울어지게 하고, 스트립 부분들(146B)의 에지들이 각각의 위에 놓인 부분들(136B)보다 더 기울어지게 한다. 세부사항들은 도 14 내지 도 16을 참조하여 도시되고 논의될 것이다.
몇몇 실시예들에 따르면, 스트립들(136A 및 136B)의 깊이(높이)(H1)는 스트립 베이스(146A) 및 스트립 부분(146B)의 깊이(높이)(H2)보다 작다. H1/H2 비율은 몇몇 실시예들에 따라 약 0.5와 약 0.8 사이의 범위일 수 있다. 다음으로, 남아있는 하부 층(38)이 제거되고, 결과적인 구조가 도 7에 도시된다.
도 8a, 도 8b, 도 9a 및 도 9b는 반도체 스트립들(148A 및 148B)의 바람직하지 않은 부분들을 제거하기 위한 코스(coarse) 컷 프로세스를 예시한다. 각각의 단계는 도 17에 도시된 프로세스 흐름에서 단계(210)로서 예시된다. 예를 들어, 도 8a 및 도 8b에 도시된 바와 같이, 포토레지스트(50)가 형성된다. 포토레지스트(50)는 또한 삼중층으로 대체될 수 있다. 도 8a에 도시된 바와 같은 몇몇 예시적인 실시예들에 따르면, 포토레지스트(50)는 크라운 형상의 반도체 스트립 전체를 노출된 채로 남기면서, 반도체 스트립들(148B-1,148B-2) 및 크라운 형상의 스트립(148A-2)의 중간 부분들을 커버한다. 도 8b에 도시된 구조물은 도 8a의 라인(8B-8B)을 포함하는 평면으로부터 얻어진다. 반도체 스트립들(148A, 148B)의 노출된 부분들은 에칭되고, 이어서 포토레지스트(50)가 제거된다. 크라운 형상의 반도체 스트립(148A-1)은 완전히 제거될 수 있으며, 따라서 이후에 더미(크라운 형상) 스트립(148A-1)으로 지칭된다. 결과적인 구조는 도 9a 및 도 9b에 각각 도시되며, 도 9b에 도시된 구조는 도 9a의 라인(9B-9B)을 포함하는 평면으로부터 얻어진다.
도 9b에 도시된 바와 같이, 더미 스트립(148A-1)(도 8b)의 에칭은 그것이 완전히 제거된 이후에 계속될 수 있어, 리세스들(53)(도 9b)은 스트립들(148B-1, 148B-2, 148A-1)의 하단 레벨로부터 반도체 기판(20) 내로 더 아래로 연장되도록 형성된다. 본 발명의 몇몇 실시예들에 따르면, 리세스들(53)은 W자 형상을 갖는다. 스트립들(136A)(도 8b)의 수가 3과 다를 때, 리세스들(53)은 다른 형상들을 가질 수 있다. 리세스들(53)은 결과적인 웨이퍼(10)의 응력을 향상/변화시키는 것을 도울 수 있고, 디바이스들의 성능 향상에 유리하다. 리세스들(53)이 형성될 때, 148B-1 및 148B-2와 같은 이산 반도체 스트립들이 또한 제거될 수 있고, 리세스들은 또한 제거된 스트립들(148B)의 하단부보다 아래로 연장되도록 형성될 수 있다.
반도체 스트립들(148A 및 148B)이 몇몇 실시예들에 따라 서로 가깝게 위치되는 것으로 도시되어 있지만, 이들은 또한 임의의 조합으로 다이의 상이한 영역들에 위치될 수 있다는 것에 유념한다. 예를 들어, 반도체 스트립들(148A)은 제1 디바이스 영역 내에 있을 수 있고, 반도체 스트립들(148B)은 제1 디바이스 영역으로부터 분리된 제2 디바이스 영역 내에 있을 수 있다.
다음으로, 도 10을 참조하면, 유전체 영역/재료(54)가 도 9b에 도시된 바와 같이 트렌치들(34)을 채우도록 형성된다. 본 개시물의 몇몇 실시예들에 따라, 유전체 영역(54)은 라이너 산화물 및 라이너 산화물 위의 유전체 재료(별도로 도시되지 않음)를 포함한다. 라이너 산화물은 수평 부분들 및 수직 부분들이 서로 근접한 두께를 갖는 컨포멀한 층으로 형성될 수 있다. 라이너 산화물의 두께는 약 10 Å 내지 약 50 Å의 범위일 수 있다. 본 개시물의 몇몇 실시예들에 따라, 라이너 산화물은 산소 함유 환경, 예를 들어 실리콘의 국부 산화(LOCOS, Local Oxidation of Silicon)를 통해 웨이퍼(10)를 산화시킴으로써 형성되며, 여기서 산소(O2)는 각각의 프로세스 가스에 포함될 수 있다. 본 개시물의 몇몇 실시예들에 따라, 라이너 산화물은 노출된 반도체 기판(20) 및 반도체 스트립들(148A 및 148B)을 산화시키는데 사용되는 수증기 또는 수소(H2) 및 산소(O2)의 혼합 가스와 함께 예를 들어 ISSG(In-Situ Steam Generation)를 사용하여 형성된다. ISSG 산화는 상승된 온도에서 수행될 수 있다. 또 다른 실시예들에 따르면, 라이너 산화물은 부압 화학 기상 증착(SACVD, Sub Atmospheric Chemical Vapor Deposition)과 같은 증착 기법을 사용하여 형성된다.
그 후, 유전체 재료는 트렌치들(34)의 나머지 부분을 채우도록 형성되어, 도 10에 도시된 구조를 초래한다. 유전체 재료는 실리콘 산화물, 실리콘 탄화물, 실리콘 질화물 또는 이들의 다중 층들로 형성될 수 있다. 유전체 재료의 형성 방법은 유동성 화학 기상 증착(FCVD, Flowable Chemical Vapor Deposition), 스핀 온 코팅, 화학 기상 증착(CVD), 원자 층 증착(ALD, Atomic Layer Deposition), 고밀도 플라즈마 화학 기상 증착(HDPCVD, High-Density Plasma Chemical Vapor Deposition), LPCVD 등으로부터 선택될 수 있다.
FCVD가 사용되는 몇몇 실시예들에 따라, 실리콘 함유 전구체 및 질소 함유 전구체(예를 들어, 트리실릴아민(TSA, trisilylamine) 또는 디실릴아민 (DSA, disilylamine))가 사용되며, 따라서 결과적인 유전체 재료는 유동성(젤리형)이다. 본 개시물의 대안적 실시예들에 따르면, 유동성 유전체 재료는 알킬아미노 실란계 전구체를 사용하여 형성된다. 성막 동안, 플라즈마는 유동성 산화물을 형성하기 위한 가스 전구체들을 활성화시키기 위해 턴온된다. 유전체 재료가 형성된 후에, 유동성 유전체 재료를 고체 유전체 재료로 변환하는 어닐링/경화 단계가 수행된다.
하드 마스크(24)가 노출될 때까지, 화학 기계적 연마(CMP, Chemical Mechanical Polish) 또는 기계적 그라인딩과 같은 평탄화가 그 후 수행된다. 격리 영역들(54)의 나머지 부분들은 도 11에 도시된 바와 같이 얕은 트렌치 격리(STI, Shallow Trench Isolation) 영역들(58)로 지칭된다. 각각의 단계는 도 17에 도시된 프로세스 흐름에서 단계(212)로서 예시된다. 하드 마스크(24)는 CMP 정지 층으로서 사용될 수 있고, 따라서 하드 마스크(24)의 상부면들은 STI 영역들의 상부면과 실질적으로 동일 평면 상에 있다.
하드 마스크(24)(도 10)는 그 후 제거된다. 실리콘 질화물로 형성되는 경우, 하드 마스크(24)는 에천트로서 핫(hot) H3PO4를 사용하는 습식 프로세스에서 제거될 수 있다. 다음으로, 도 11에 도시된 바와 같이, STI 영역들(58)은 리세스되고, 패드 층(22)(도 10)은 동일한 프로세스에서 또한 제거될 수 있다. 따라서, 반도체 핀들(60A 및 60B)이 생성된다. 각각의 단계는 도 17에 도시된 프로세스 흐름에서 단계(214)로서 예시된다. STI 영역들(58)의 리세싱은 등방성 에칭 프로세스를 사용하여 수행될 수 있으며, 이는 건식 에칭 프로세스 또는 습식 에칭 프로세스일 수 있다. 본 개시물의 몇몇 실시예들에 따르면, STI 영역들(58)의 리세싱은 NH3 및 NF3를 포함하는 프로세스 가스들이 사용되는 건식 에칭 방법을 사용하여 수행된다. 본 개시물의 대안적인 실시예들에 따라, STI 영역들(58)의 리세싱은 에천트 용액이 희석 HF 용액인 습식 에칭 방법을 사용하여 수행된다.
STI 영역들(58)의 리세싱은 반도체 핀들(60A 및 60B)이 STI 영역들(58)의 상부면들보다 더 높게 돌출되도록 한다. 본 개시물의 몇몇 실시예들에 따르면, 베이스(146A) 바로 위에 있는 STI 영역들(58)의 부분들은 일부 부분들이 남겨지고, 남아있는 STI 영역들(58)의 상부면들은 베이스(146A)의 상부면보다 높다. 본 개시물의 대안적 실시예들에 따르면, 베이스(146A) 바로 위에 있는 STI 영역들(508)의 부분들은 제거되고, 남아있는 STI 영역들(58)의 상부면들은 베이스(146A)의 상부면과 실질적으로 동일 평면 상에 있거나, 또는 약간 낮다.
도 12는 본 개시물의 몇몇 실시예들에 따른 더미 게이트 스택들(62)의 형성을 예시한다. 각각의 단계는 도 17에 도시된 프로세스 흐름에서 단계(216)로서 예시된다. 더미 게이트 스택들(62)은 더미 게이트 유전체(64) 및 더미 게이트 유전체(64) 위의 더미 게이트 전극(66)을 포함할 수 있다. 더미 게이트 유전체(64)는 실리콘 산화물로 형성될 수 있다. 더미 게이트 전극(66)은 몇몇 실시예들에 따라 폴리실리콘으로 형성될 수 있다. 도 12b는 도 12a에 도시된 구조의 단면도를 예시하며, 단면도는 도 12a의 라인들(12B-12B) 중 하나를 포함하는 수직 평면으로부터 얻어질 수 있다. 도 12a 및 도 12b에 도시된 바와 같이, 더미 게이트 스택들(62)은 각각의 반도체 핀들(136A 또는 136B)의 측벽들 및 상부면들 상에 형성되고, 반도체 핀들(60A 및 60B)의 일부 다른 부분들은 노출된다. 게이트 스페이서들(67)은 더미 게이트 스택들(62)의 측벽들 상에 형성된다.
다음에, 더미 게이트 스택들(62)에 의해 커버되지 않은 반도체 핀들(60A, 60B)(도 12b)의 노출된 부분들은 에칭 프로세스에서 제거될 수 있다. 에칭 후에, 반도체 스트립들(146B) 및 베이스(146A)의 부분들이 남는다. 다른 실시예들에서, 반도체 핀들(60A, 60B)의 노출된 부분들은 에칭되지 않는다.
도 12a를 다시 참조하면, 에피택시가 수행되어 에피택시 영역들(68A 및 68B)을 재성장시킨다. 에피택시 영역(68A)은 핀들(60A)이 에칭될 때 베이스(146A)의 상부면으로부터 성장될 수 있거나, 또는 핀들(60A)로부터 직접 성장될 수 있다. 에피택시 영역들(68B)은 핀들(60B)이 에칭되는 경우 스트립들(146B)로부터 또는 남아있는 반도체 핀들(60B)의 상부면들로부터 성장된다. 에피택시 영역들(68A, 68B)은 결과적인 FinFET들의 소스/드레인 영역들을 형성한다. 각각의 단계는 도 17에 도시된 프로세스 흐름에서 단계(218)로서 예시된다. 본 개시물의 몇몇 실시예들에 따라, 에피택시 층(68B)은 붕소와 같은 p-타입 불순물로 도핑된 실리콘 게르마늄으로 형성되고, 에피택시 영역들(68A)은 실리콘 인으로 형성된다. 영역들(68A 및 68B)에 기초하여 형성된 FinFET들은 따라서 각각 n-타입 FinFET 및 p-타입 FinFET이다. 에피택시 영역들(68A, 68B)은 몇몇 실시예들에 따라 상향 대면 패싯(upward facing facet)들 및 하향 대면 패싯(downward facing facet)들을 가질 수 있거나, 또는 다른 형상들을 가질 수 있다. 대안적인 실시예들에 따르면, 에피택시 영역들(68A, 68B)은 실리콘 게르마늄(붕소로 도핑된) 및 실리콘 인으로 각각 형성된다.
후속하여, 도 13에 도시된 바와 같이, FinFET들(80A 및 80B)의 형성을 완료하기 위해 복수의 프로세스 단계들이 수행된다. FinFET(80A)은 크라운 타입 활성 영역(148A)으로 형성된 FinFET을 나타내고, FinFET(80B)은 단일 핀 활성 영역(60B)으로 형성된 FinFET을 나타낸다. FinFET들(80A 및 80B) 모두가 유사한 단면들을 가질 수 있음을 나타내기 위해 80A/80B로 표시된 예시적인 FinFET이 도 13에 예시된다. 도 12a 및 도 12b에 도시된 바와 같은 더미 게이트 스택들(62)은 도 13에 도시된 하나의 대체 게이트(70)를 갖는 대체 게이트들(70)로 대체된다. 교체 게이트들(70) 각각은 각각의 핀(60A 또는 60B)의 상부면들 및 측벽들 상의 게이트 유전체(72) 및 게이트 유전체(72) 위의 게이트 전극(74)을 포함한다. 게이트 유전체(72)는 열 산화를 통해 형성될 수 있고, 따라서 열적 실리콘 산화물을 포함할 수 있다. 게이트 유전체(72)의 형성은 또한 하나의 또는 복수의 성막 단계들을 포함할 수 있으며, 결과적인 게이트 유전체(72)는 하이-k 유전체 재료 또는 비(non) 하이-k 유전체 재료를 포함할 수 있다. 게이트 전극(74)은 그 후 게이트 유전체(72) 상에 형성되고, 금속 스택들로 형성될 수 있다. 이들 컴포넌트들의 형성 프로세스들은 상세히 논의되지 않는다. 소스/드레인 영역들(76)은 소스/드레인 영역들(68A/68B)의 표면들 상에 형성된다. 소스/드레인 콘택 플러그들(78)은 층간 유전체(ILD, Inter-Layer Dielectric)(82)에 형성되고, 각각의 소스/드레인 실리사이드 영역들(76)에 전기적으로 연결된다.
몇몇 실시예들에 따르면, FinFET(80A)은 n-타입 FinFET이고, FinFET(80B)은 p-타입 FinFET이다. 재료차로 인하여, n-타입 FinFET들(예를 들어, 실리콘 인)의 에피택시 영역들(68A)은 수평으로 성장하는 경향이 있고, 상이한 핀들(60A)로부터 성장된 에피택시 영역들(68A)의 부분들은 서로 쉽게 병합될 수 있다. 따라서, 밀접하게 위치된 핀들(60A)을 형성하는 것은 큰 병합된 소스/드레인을 형성하는 것을 돕는다. 따라서, 구동 전류는 더 높고, 소스/드레인 콘택 플러그들을 랜딩(land)하는 것은 쉽다. 한편, p-타입 FinFET들(예를 들면, 실리콘 게르마늄 붕소)의 에피택시 영역들(68B)은 수평으로 성장하지 않는 경향이 있다. 따라서, 이산 핀들로부터 p-타입 FinFET들을 형성하는 것은 보다 프로세스 친화적이다. p-타입 FinFET들은 필요한 경우 큰 전류를 생성하도록 병렬로 연결될 수 있다. 대안적 실시예들에 따르면, FinFET(80A)은 p-타입 FinFET이고, FinFET(80B)은 n-타입 FinFET이다.
도 14 내지 도 16은 이전 단락들에서 설명된 프로세스로 인해 형성된 다양한 반도체 스트립들(148A 및 148B)의 프로파일들을 예시한다. 도 14 내지 도 16에 도시된 구조들은 도 12a에 도시된 구조에 대응하고, 보다 상세한 설명이 예시된다. 뿐만 아니라, 반도체 스트립들/핀들 및 격리 영역들(58)의 프로파일들이 또한 도 13의 대응 부분들에 대응한다. 도 14 내지 도 16에서, 경사각들(θ1, θ2 및 θ3)은 반도체 스트립들/핀들의 측벽들의 실질적으로 직선 부분들로부터 얻어진다. 도 14 내지 도 16에서, 수평 파선들은 스트립 부분들(136B 및 146B)의 경계들을 표시하기 위해 도시된다.
도 14를 참조하면, 반도체 스트립들(136B)은 90 °보다 작은 경사각(θ1)을 가지며, 따라서 반도체 스트립들(136B)의 측벽들은 경사진다. 핀들(60B)(스트립 부분들(136B))의 경사각(θ1)은 약 60도 내지 90도 범위일 수 있다. 스트립 부분들(146B)의 경사각(θ2)은 약 50도 내지 80도 범위일 수 있다. 핀들(60A)의 경사각(θ3)은 약 60도 내지 90도 범위일 수 있다. 몇몇 실시예들에 따르면, 경사각(θ2)은 경사각(θ3)보다 크며, 차이(θ2-θ3)는 몇몇 실시예들에 따라 약 10 °보다 더 클 수 있다.
반도체 스트립들(148B)은 하부 부분들(146B) 및 상부 부분들(136B)을 포함한다. 스트립 부분들(146B, 136B)을 형성하기 위한 2개의 개별적인 에칭 프로세스들로 인해, 상부 스트립 부분들(136B)의 측벽들의 경사각(θ1)은 하부 스트립 부분들(146B)의 측벽들의 경사각(θ2)보다 크다. 따라서, 스트립 부분들(146B, 136B)의 조인트는 구별될 수 있다.
도 15는 대안적인 실시예들에 따른 다양한 반도체 스트립들(148A 및 148B)의 프로파일들을 예시한다. 2 단계 에칭 프로세스로 인해, 그리고 또한 스트립(148B)과 크라운 기반 스트립(148A) 사이의 구조적 차이로 인해, 하부 스트립 부분(146B)의 경사각(θ2)은 크라운 베이스(146A)의 경사각(θ4)보다 크다. 몇몇 실시예들에 따르면, 경사각(θ2)은 약 60도 내지 90도의 범위에 있고, 경사각(θ4)은 약 60도 내지 90 도의 범위에 있고, 차이는 약 10도 또는 15도보다 크다. 달리 말하면, 2 단계 에칭으로 인해, 단일 핀 스트립 부분(146B)의 측벽은 크라운 형상의 베이스(148A)의 측벽보다 가파르다. 게다가, 경사각(θ1)은 또한 경사각(θ2)보다 크고, 경사각(θ2)은 경사각(θ3)보다 크며, 이는 도 14를 참조하여 도시되고 논의된 것과 유사하다.
도 16은 대안적인 실시예들에 따른 다양한 반도체 스트립들(148A 및 148B)의 프로파일들을 예시한다. 2 단계 에칭 프로세스로 인해, 스트립(148B-2)과 그 바로 이웃하는 크라운 형상 스트립(148A-2) 사이의 트렌치(및 대응하는 STI 영역)는 단일 핀 스트립들(148B-1 및 148B-2) 사이의 트렌치(및 대응하는 STI 영역)보다 더 깊다. 예를 들어, 도 16에서 높이(H3)는 높이(H4)보다 크다. 몇몇 실시예들에 따라, 높이(H3)는 약 3 nm 내지 약 1,000 nm의 범위이고, 높이(H4)는 약 2 nm 내지 약 800 nm의 범위이다. 차이(H3-H4)는 약 1 nm 내지 약 100 nm 범위일 수 있다.
본 개시물의 실시예들은 몇 가지 유리한 피처들을 갖는다. 어느 반도체 핀들이 형성되는지에 기반하여 반도체 스트립들을 형성함으로써 2 개의 에칭 단계들에서 형성된다. 제 2 에칭은 몇몇 FinFET들(예컨대, n-타입 FinFET들)에 대한 반도체 베이스들 및 몇몇 다른 FinFET들(예컨대, p-타입 FinFET들)에 대한 개별 스트립들을 초래할 수 있다. 이것은 소스/드레인 영역들의 재료들의 특성에 부합하며, 결과적인 FinFET들은 더욱 프로세스 친화적이다.
본 개시물의 양상들을 본 발명분야의 당업자들이 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 피처들을 약술하였다. 본 기술분야의 당업자들은 자신들이 여기서 소개된 실시예들의 동일한 목적들을 실행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시내용을 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 그러한 등가적 구성들이 본 개시물의 사상과 범위를 벗어나지 않는다는 것과, 본 개시물의 사상과 범위를 벗어나지 않고서 당업자들이 본 발명에 대한 다양한 변경들, 대체들, 및 개조들을 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 방법에 있어서,
제1 에칭 단계에서, 동시에 제1 디바이스 영역 내의 제1 리세스들 및 제2 디바이스 영역 내의 제2 리세스들을 형성하기 위하여 반도체 기판을 에칭하는 단계 ― 상기 제1 리세스들 사이에 제1 반도체 스트립이 형성되고, 상기 제2 리세스들 사이에 제2 반도체 스트립이 형성됨 ― ;
제2 에칭 단계에서, 상기 제1 리세스들보다 낮게 상기 제2 리세스들을 연장시키도록 상기 제2 디바이스 영역 내의 상기 반도체 기판을 에칭하는 단계;
상기 제1 리세스들 내의 제1 격리 영역들 및 상기 제2 리세스들 내의 제2 격리 영역들을 형성하기 위하여 상기 제1 리세스들 및 상기 제2 리세스들을 유전체 재료로 채우는 단계; 및
상기 제1 격리 영역들 및 상기 제2 격리 영역들을 리세싱하는 단계
를 포함하며,
상기 제1 디바이스 영역 내의 반도체 기판의 부분들은 상기 제1 격리 영역들의 상부면들보다 더 높게 돌출되어 제1 반도체 핀을 형성하고, 상기 제2 디바이스 영역 내의 상기 반도체 기판의 부분들은 상기 제2 격리 영역들의 상부면들보다 더 높게 돌출되어 제2 반도체 핀을 형성하는 것인, 방법.
실시예 2. 실시예 1에 있어서,
상기 제2 디바이스 영역 내의 반도체 기판이 에칭될 때, 상기 제1 반도체 스트립의 양측 상의 상기 반도체 기판의 부분들은 에칭되어 반도체 베이스를 형성하고, 상기 제1 반도체 스트립을 포함하는 복수의 반도체 스트립들은 상기 반도체 베이스의 상단부 상에 있는 것인, 방법.
실시예 3. 실시예 1에 있어서,
상기 제2 에칭 단계에서, 상기 제2 반도체 스트립의 높이는 증가되는 것인, 방법.
실시예 4. 실시예 1에 있어서,
상기 제2 에칭 단계 이후에, 상기 제2 반도체 스트립은 상부 부분 및 하부 부분을 포함하고, 상기 상부 부분의 제1 측벽 및 상기 하부 부분의 제2 측벽은 경사각의 구분가능한 변화를 가지며, 상기 제1 측벽은 상기 제2 측벽의 제2 경사각보다 더 큰 제1 경사각을 갖는 것인, 방법.
실시예 5. 실시예 1에 있어서,
상기 제2 에칭 단계 이후에, 상기 제1 반도체 스트립은 상기 제1 반도체 스트립의 하단부에 가까운 제1 직선 부분을 갖는 제1 측벽을 갖고, 상기 제2 반도체 스트립은 상기 제2 반도체 스트립의 하단부에 가까운 제2 직선 부분을 갖는 제2 측벽을 가지며, 상기 제1 측벽은 상기 제2 측벽의 제2 경사각보다 더 작은 제1 경사각을 갖는 것인, 방법.
실시예 6. 실시예 1에 있어서,
복수의 마스크 링들을 형성하는 단계;
상기 복수의 마스크 링들의 부분들을 제거하기 위해 상기 복수의 마스크 링들 상에 제1 컷을 수행하는 단계 ― 상기 복수의 마스크 링들의 남아있는 부분들은 상기 제1 에칭 단계에 대한 에칭 마스크로서 사용됨 ― ; 및
상기 제2 에칭 단계 이후에, 상기 제1 반도체 스트립을 제거하기 위하여 제2 컷을 수행하는 단계
를 더 포함하는, 방법.
실시예 7. 실시예 6에 있어서,
상기 제2 컷은 상기 제1 반도체 스트립의 하단부 바로 아래에 놓인 상기 반도체 기판의 부분의 에칭될 때까지 지속되는 것인, 방법.
실시예 8. 실시예 1에 있어서,
상기 제2 에칭 단계 이전에, 상기 제1 반도체 스트립 및 상기 제2 반도체 스트립 모두를 보호하기 포토레지스트를 형성하는 단계; 및
상기 제2 에칭 단계에서 상기 포토레지스트를 에칭 마스크로서 사용하는 단계
를 더 포함하며,
상기 제2 에칭 단계에서, 상기 제2 반도체 스트립의 양측(opposite sides) 상의 상기 반도체 기판의 부분들은 리세스되고, 상기 제1 반도체 스트립의 양측 상의 상기 반도체 기판의 부분들은 리세스되지 않는 것인, 방법.
실시예 9. 방법에 있어서,
복수의 마스크 링들을 형성하는 단계;
상기 복수의 마스크 링들의 부분들을 제거하는 단계;
제1 에칭 단계에서, 반도체 기판을 에칭하기 위하여 상기 복수의 마스크 링들의 남아있는 부분들을 사용하는 단계 ― 상기 제1 반도체 스트립 및 제2 반도체 스트립은 동시에 형성되고, 상기 제2 반도체 스트립은 복수의 반도체 스트립들을 포함하는 반도체 스트립 그룹 내에 있는 것임 ― ;
상기 제1 반도체 스트립 및 상기 반도체 스트립 그룹을 보호하기 위하여 패터닝된 포토레지스트를 형성하는 단계; 및
제2 에칭 단계에서, 상기 제1 반도체 스트립을 상기 반도체 기판 내로 더 깊게 동시에 연장시키기 위하여 상기 반도체 기판을 에칭하는 단계 ― 상기 제1 반도체 스트립이 연장될 때 반도체 베이스가 동시에 형성되고, 상기 반도체 스트립 그룹은 상기 반도체 베이스에 중첩됨 ―
를 포함하는, 방법.
실시예 10. 실시예 9에 있어서,
상기 반도체 스트립 그룹은 미들 스트립을 포함하고, 상기 반도체 베이스가 형성될 때 상기 미들 스트립의 높이는 변화되지 않은 채로 남아있는 것인, 방법.
실시예 11. 실시예 9에 있어서,
부가적인 반도체 스트립 그룹 및 부가적인 반도체 베이스가 각각 상기 반도체 스트립 그룹 및 상기 반도체 베이스로서 동시에 형성되고, 상기 방법은 상기 부가적인 반도체 베이스 및 상기 부가적인 반도체 스트립 그룹을 제거하는 단계를 더 포함하는, 방법.
실시예 12. 실시예 11에 있어서,
상기 부가적인 반도체 베이스가 완전히 제거된 이후에, 상기 반도체 기판을 추가로 에칭하는 단계를 더 포함하는, 방법.
실시예 13. 실시예 9에 있어서,
격리 영역들에 상기 제1 반도체 스트립 및 상기 제2 반도체 스트립을 매립하기 위하여 유전체 재료를 채우는 단계;
상기 격리 영역들을 리세싱하는 단계 ― 상기 제1 반도체 스트립의 상단 부분은 제1 반도체 핀을 형성하고, 상기 복수의 반도체 스트립들의 상단 부분들은 제2 반도체 핀들을 형성함 ― ;
상기 제1 반도체 핀에 기반하여 제1 핀 전계 효과 트랜지스터(FinFET, Fin Field-Effect Transistor)를 형성하는 단계; 및
상기 복수의 반도체 스트립들에 기반하여 제2 FinFET을 형성하는 단계
를 더 포함하는, 방법.
실시예 14. 실시예 9에 있어서,
상기 제1 반도체 스트립 및 상기 반도체 스트립 그룹을 보호하기 위하여 패터닝된 포토레지스트를 형성하는 단계를 더 포함하며, 상기 제2 에칭 단계에서, 상기 반도체 스트립 그룹 내의 상기 복수의 반도체 스트립들 사이에 상기 패터닝된 포토레지스트의 부분들이 남아있고, 상기 제1 반도체 스트립의 양측들 상에 상기 패터닝된 포토레지스트의 부분들은 완전히 소비되는 것인, 방법.
실시예 15. 구조물에 있어서,
이산 반도체 스트립;
상기 이산 반도체 스트립의 대향 측벽들에 접촉하는 제1 격리 영역들;
상기 이산 반도체 스트립에 중첩하는 반도체 핀;
상기 반도체 핀의 측벽들 및 상부면 상의 제1 게이트 스택;
상기 이산 반도체 스트립과 동일한 레벨에 있는 반도체 베이스;
상기 반도체 베이스의 대향 측벽들에 접촉하는 제2 격리 영역들;
상기 반도체 베이스에 중첩하는 복수의 반도체 핀들; 및
상기 복수의 반도체 핀들의 측벽들 및 상부면들 상의 제2 게이트 스택
을 포함하는, 구조물.
실시예 16. 실시예 15에 있어서,
상기 반도체 핀 및 상기 제1 게이트 스택은 p-타입 핀 전계 효과 트랜지스터(FinFET)의 부분들이며, 상기 복수의 반도체 핀들 및 상기 제2 게이트 스택은 n-타입 FinFET의 부분들인 것인, 구조물.
실시예 17. 실시예 15에 있어서,
상기 이산 반도체 스트립은 상기 이산 반도체 스트립의 하단부에 근접한 제1의 실질적으로 직선인 부분을 갖는 제1 측벽을 갖고, 상기 제1의 실질적으로 직선인 부분은 제1 경사각을 갖고, 상기 복수의 반도체 핀들 중 제1 반도체 핀은 상기 복수의 반도체 핀들의 하단부에 근접한 제2의 실질적으로 직선인 부분을 갖는 제2 측벽을 갖고, 상기 제2의 실질적으로 직선인 부분은 상기 제1 경사각보다 작은 제2 경사각을 갖는 것인, 구조물.
실시예 18. 실시예 15에 있어서,
상기 이산 반도체 스트립 및 상기 반도체 핀은 조합하여 제1 측벽을 갖는 상부 부분 및 제2 측벽을 갖는 하부 부분을 갖고, 상기 제1 측벽 및 상기 제2 측벽은 실질적으로 직선이고 경사각들의 구분가능한 변화를 가지며, 상기 제1 측벽은 상기 제2 측벽의 제2 경사각보다 더 큰 제1 경사각을 갖는 것인, 구조물.
실시예 19. 실시예 15에 있어서,
상기 이산 반도체 스트립은 상기 반도체 베이스에 바로 이웃한 제1 측벽 및 상기 제1 측벽에 대향하는 제2 측벽을 갖고, 상기 제1 측벽은 상기 제2 측벽보다 아래 놓인 반도체 기판 내로 더 깊게 연장되는 것인, 구조물.
실시예 20. 실시예 15에 있어서,
상기 이산 반도체 스트립은 상기 반도체 베이스에 바로 이웃한 제1 측벽을 갖고, 상기 반도체 베이스는 상기 제1 측벽에 면하는 제2 측벽을 가지며, 제1 측벽의 실질적으로 직선인 하단 부분은 제2 측벽의 실질적으로 직선인 부분보다 더 가파른 것인, 구조물.

Claims (10)

  1. 반도체 구조물을 형성하기 위한 방법에 있어서,
    제1 에칭 단계에서, 동시에 제1 디바이스 영역 내의 제1 리세스들 및 제2 디바이스 영역 내의 제2 리세스들을 형성하기 위하여 반도체 기판을 에칭하는 단계 ― 상기 제1 리세스들 사이에 제1 반도체 스트립이 형성되고, 상기 제2 리세스들 사이에 제2 반도체 스트립이 형성됨 ― ;
    제2 에칭 단계에서, 상기 제1 리세스들보다 낮게 상기 제2 리세스들을 연장시키도록 상기 제2 디바이스 영역 내의 상기 반도체 기판을 에칭하는 단계;
    상기 제1 리세스들 내의 제1 격리 영역들 및 상기 제2 리세스들 내의 제2 격리 영역들을 형성하기 위하여 상기 제1 리세스들 및 상기 제2 리세스들을 유전체 재료로 채우는 단계; 및
    상기 제1 격리 영역들 및 상기 제2 격리 영역들을 리세싱하는 단계
    를 포함하며,
    상기 제1 디바이스 영역 내의 반도체 기판의 부분들은 상기 제1 격리 영역들의 상부면들보다 더 높게 돌출되어 제1 반도체 핀을 형성하고, 상기 제2 디바이스 영역 내의 상기 반도체 기판의 부분들은 상기 제2 격리 영역들의 상부면들보다 더 높게 돌출되어 제2 반도체 핀을 형성하는 것인, 반도체 구조물을 형성하기 위한 방법.
  2. 제1항에 있어서,
    상기 제2 디바이스 영역 내의 반도체 기판이 에칭될 때, 상기 제1 반도체 스트립의 양측 상의 상기 반도체 기판의 부분들은 에칭되어 반도체 베이스를 형성하고, 상기 제1 반도체 스트립을 포함하는 복수의 반도체 스트립들은 상기 반도체 베이스의 상단부 상에 있는 것인, 반도체 구조물을 형성하기 위한 방법.
  3. 제1항에 있어서,
    상기 제2 에칭 단계 이후에, 상기 제2 반도체 스트립은 상부 부분 및 하부 부분을 포함하고, 상기 상부 부분의 제1 측벽 및 상기 하부 부분의 제2 측벽은 경사각의 구분가능한 변화를 가지며, 상기 제1 측벽은 상기 제2 측벽의 제2 경사각보다 더 큰 제1 경사각을 갖는 것인, 반도체 구조물을 형성하기 위한 방법.
  4. 제1항에 있어서,
    상기 제2 에칭 단계 이후에, 상기 제1 반도체 스트립은 상기 제1 반도체 스트립의 하단부에 가까운 제1 직선 부분을 갖는 제1 측벽을 갖고, 상기 제2 반도체 스트립은 상기 제2 반도체 스트립의 하단부에 가까운 제2 직선 부분을 갖는 제2 측벽을 가지며, 상기 제1 측벽은 상기 제2 측벽의 제2 경사각보다 더 작은 제1 경사각을 갖는 것인, 반도체 구조물을 형성하기 위한 방법.
  5. 제1항에 있어서,
    복수의 마스크 링들을 형성하는 단계;
    상기 복수의 마스크 링들의 부분들을 제거하기 위해 상기 복수의 마스크 링들 상에 제1 컷을 수행하는 단계 ― 상기 복수의 마스크 링들의 남아있는 부분들은 상기 제1 에칭 단계에 대한 에칭 마스크로서 사용됨 ― ; 및
    상기 제2 에칭 단계 이후에, 상기 제1 반도체 스트립을 제거하기 위하여 제2 컷을 수행하는 단계
    를 더 포함하는, 반도체 구조물을 형성하기 위한 방법.
  6. 제1항에 있어서,
    상기 제2 에칭 단계 이전에, 상기 제1 반도체 스트립 및 상기 제2 반도체 스트립 모두를 보호하기 포토레지스트를 형성하는 단계; 및
    상기 제2 에칭 단계에서 상기 포토레지스트를 에칭 마스크로서 사용하는 단계
    를 더 포함하며,
    상기 제2 에칭 단계에서, 상기 제2 반도체 스트립의 양측(opposite sides) 상의 상기 반도체 기판의 부분들은 리세스되고, 상기 제1 반도체 스트립의 양측 상의 상기 반도체 기판의 부분들은 리세스되지 않는 것인, 반도체 구조물을 형성하기 위한 방법.
  7. 반도체 구조물을 형성하기 위한 방법에 있어서,
    복수의 마스크 링들을 형성하는 단계;
    상기 복수의 마스크 링들의 부분들을 제거하는 단계;
    제1 에칭 단계에서, 반도체 기판을 에칭하기 위하여 상기 복수의 마스크 링들의 남아있는 부분들을 사용하는 단계 ― 제1 반도체 스트립 및 제2 반도체 스트립은 동시에 형성되고, 상기 제2 반도체 스트립은 복수의 반도체 스트립들을 포함하는 반도체 스트립 그룹 내에 있는 것임 ― ;
    상기 제1 반도체 스트립 및 상기 반도체 스트립 그룹을 보호하기 위하여 패터닝된 포토레지스트를 형성하는 단계; 및
    제2 에칭 단계에서, 상기 제1 반도체 스트립을 상기 반도체 기판 내로 더 깊게 동시에 연장시키기 위하여 상기 반도체 기판을 에칭하는 단계 ― 상기 제1 반도체 스트립이 연장될 때 반도체 베이스가 동시에 형성되고, 상기 반도체 스트립 그룹은 상기 반도체 베이스에 중첩됨 ―
    를 포함하는, 반도체 구조물을 형성하기 위한 방법.
  8. 제7항에 있어서,
    상기 반도체 스트립 그룹은 미들 스트립을 포함하고, 상기 반도체 베이스가 형성될 때 상기 미들 스트립의 높이는 변화되지 않은 채로 남아있는 것인, 반도체 구조물을 형성하기 위한 방법.
  9. 제7항에 있어서,
    격리 영역들에 상기 제1 반도체 스트립 및 상기 제2 반도체 스트립을 매립하기 위하여 유전체 재료를 채우는 단계;
    상기 격리 영역들을 리세싱하는 단계 ― 상기 제1 반도체 스트립의 상단 부분은 제1 반도체 핀을 형성하고, 상기 복수의 반도체 스트립들의 상단 부분들은 제2 반도체 핀들을 형성함 ― ;
    상기 제1 반도체 핀에 기반하여 제1 핀 전계 효과 트랜지스터(FinFET, Fin Field-Effect Transistor)를 형성하는 단계; 및
    상기 복수의 반도체 스트립들에 기반하여 제2 FinFET을 형성하는 단계
    를 더 포함하는, 반도체 구조물을 형성하기 위한 방법.
  10. 반도체 구조물에 있어서,
    이산 반도체 스트립;
    상기 이산 반도체 스트립의 대향 측벽들에 접촉하는 제1 격리 영역들;
    상기 이산 반도체 스트립에 중첩하는 반도체 핀;
    상기 반도체 핀의 측벽들 및 상부면 상의 제1 게이트 스택;
    상기 이산 반도체 스트립과 동일한 레벨에 있는 반도체 베이스;
    상기 반도체 베이스의 대향 측벽들에 접촉하는 제2 격리 영역들;
    상기 반도체 베이스에 중첩하는 복수의 반도체 핀들; 및
    상기 복수의 반도체 핀들의 측벽들 및 상부면들 상의 제2 게이트 스택
    을 포함하고,
    제2 격리 영역들의 바닥은 제1 격리 영역들의 바닥보다 더 낮은 위치에 있는, 반도체 구조물.
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