TW201340326A - 用於在溝槽功率ｍｏｓｆｅｔｓ中優化端接設計的不對稱多晶矽柵極的製備方法 - Google Patents

用於在溝槽功率ｍｏｓｆｅｔｓ中優化端接設計的不對稱多晶矽柵極的製備方法 Download PDF

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Abstract

本發明公開了一種具有多個電晶體的半導體器件，包括一個端接區，帶有不對稱柵極的電晶體。該半導體器件包括具有多個有源電晶體的有源區，其中每個有源電晶體都含有源極、漏極和柵極區。源極和柵極區相互分離，並且相互絕緣。端接區包圍著有源區。端接區包括多個分離的端接溝槽、每個溝槽都用導電材料和絕緣材料填充。電絕緣材料沉積在導電材料和襯底導電材料之間。多個端接溝槽中的其中之一沉積在有源區和多個端接溝槽的其餘溝槽之間，柵極區就形成在端接溝槽中，與遮罩柵極區重疊並間隔開，從而使柵極多晶矽的剖面面積小於電晶體中作為不對稱設計的柵極區的剖面面積。

Description

用於在溝槽功率MOSFET中優化端接設計的不對稱多晶矽柵極的製備方法
本發明主要涉及場效應管，更確切地說是涉及具有器件邊緣端接性能的功率氧化物半導體場效應管(MOSFET)。
功率電子器件通常採用功率金屬-氧化物-半導體場效應電晶體(MOSFET)。功率MOSFET應能承受比較高的擊穿電壓，同時具有非常低的導通電阻。 一般來說，功率MOSFET器件是通過一簇電晶體陣列，製備在稱為有源區的襯底上製成的。
在包圍著有源區的區域中，在有源區中建立起電場。這稱為端接區。功率MOSFET的擊穿電壓應達到最大，在端接區中，超過有源晶胞區的擊穿電壓。如果端接擊穿電壓低於有源區的擊穿電壓，那麼雪崩電流將湧入端接區，從而削弱雪崩性能。在大多數器件中，最高的可能的雪崩電流是非常有必要的。
在傳統的遮罩柵電晶體(SGT)MOSFET中，端接區設計是最具有挑戰性的，由於最後的有源晶胞溝槽毗鄰端接區，因此該有源晶胞溝槽與有源區內的那些性能不同。
因此，十分有必要設計適宜的端接區，使功率MOSFET的擊穿電壓達到最大。
一種具有多個電晶體的半導體器件，包括一個端接區，其特點是帶有不對稱柵極的電晶體。該半導體器件包括具有多個有源電晶體的有源區，其中每個有源電晶體都含有源極、漏極和柵極區。源極和柵極區相互分離，並且相互絕緣。端接區包圍著有源區。端接區包括多個分離的端接溝槽、每個溝槽都用導電材料和絕緣材料填充。電絕緣材料沉積在導電材料和襯底導電材料之間。多個端接溝槽中的其中之一沉積在有源區和多個端接溝槽的其餘溝槽之間，柵極區就形成在端接溝槽中，與遮罩柵極區重疊並間隔開，從而使柵極多晶矽的剖面面積小於電晶體中作為不對稱設計的柵極區的剖面面積。本發明還提出了一種用於製備半導體器件的方法。這些及其他實施例將在下文中詳細介紹。
本發明提供一種形成在半導體襯底上的半導體器件，包括：一個含有多個電晶體的有源區，每個電晶體都含有源極區、本體區、漏極區和柵極區；以及一個包圍著所述的有源區的端接區，所述的端接區包括至少一個靠近有源區的最裏面的端接溝槽，以及一個遠離最裏面的端接溝槽的最外面的端接溝槽，每個端接溝槽都用導電材料填充，電絕緣材料沉積在所述的導電材料和所述的襯底材料之間，最裏面的端接溝槽具有一個由所述的導電材料製成的柵極部分，所述的柵極部分的剖面面積小於所述的有源區中的電晶體的所述的柵極區的剖面面積。
上述的半導體器件，沉積在所述的最外面的端接溝槽中的所述的導電材料，電連接到端接區中的一個本體摻雜區，最外面的端接溝槽遠離最裏面的端接溝槽，所述的端接區中的本體摻雜區則更加遠離最裏面的端接溝槽。上述的半導體器件，柵極部分沉積在有源區附近的最裏面的端接溝槽中，通過所述的電絕緣材料，所述的柵極部分與襯底材料絕緣，電絕緣材料具第一厚度的部分在所述的柵極部分和所述柵極部分附近的所述的本體區之 間，電絕緣材料具第二厚度的部分在所述的柵極部分和端接區中所述的襯底材料之間，所述的第一厚度小於所述的第二厚度。
上述的半導體器件，有源區附近的所述的最裏面的端接溝槽的寬度和深度，與設置在有源區中的有源柵極溝槽的寬度和深度相同。
上述的半導體器件，所述的柵極部分與所述的導電材料製成的一個遮罩柵極區重疊，並且絕緣，所述的遮罩柵極區在有源區附近的所述的最裏面的端接溝槽底部。
上述的半導體器件，所述的源極區和所述的遮罩柵極區電連接。
上述的半導體器件，沉積在所述的最外面的端接溝槽中的導電材料電連接到端接區中的一個本體摻雜區，所述的最外面的端接溝槽遠離所述的最裏面的端接溝槽，所述的本體摻雜區更加遠離最裏面的端接溝槽。
上述的半導體器件，柵極部分沉積在有源區附近的最裏面的端接溝槽中，通過所述的電絕緣材料，所述的柵極部分與襯底材料絕緣，電絕緣材料具第一厚度的部分在所述的柵極部分和所述的柵極部分附近的所述的本體區之間，電絕緣材料具第二厚度的部分在柵極部分和端接區中所述的襯底材料之間，所述的第一厚度小於所述的第二厚度。
上述的半導體器件，有源區附近的所述的最裏面的端接溝槽的寬度和深度，與設置在有源區中的有源柵極溝槽的寬度和深度相同。
上述半導體器件，端接區中的襯底材料的頂面至少下凹到所述的柵極部分的底部。
上述的半導體器件，沉積在所述的最外面的端接溝槽中所述的導電材料，電連接到端接區中的襯底區，最外面的端接溝槽遠離最裏面的端接溝槽。本發明還提供一種形成在半導體襯底上的半導體器件，包括：一個含有多個電晶體的有源區，每個電晶體都含有源極區、本體區、漏極區和柵極區；以及一個包圍著所述的有源區的端接區，所述的端接區包括至少一個靠 近有源區的最裏面的端接溝槽，以及一個遠離最裏面的端接溝槽的最外面的端接溝槽，每個端接溝槽都用導電材料填充，電絕緣材料沉積在所述的導電材料和所述的襯底材料之間；其中沉積在所述的最外面的端接溝槽中的導電材料電連接到端接區中的一個本體摻雜區，最外面的端接溝槽遠離所述的最裏面的端接溝槽，所述端接區中的本體摻雜區更加遠離最裏面的端接溝槽。
本發明提供一種在摻雜第一導電類型的半導體襯底上製備半導體器件的方法，包括：在襯底上，製備多個空間分離的有源區中的有源溝槽，多個空間分離的端接區中的端接溝槽，所述的多個端接溝槽包括至少一個最裏面的端接溝槽，在有源區附近，以及一個最外面的端接溝槽，離有源區最遠；在每個所述的溝槽中，製備一個絕緣柵極區；從有源區附近最裏面的端接溝槽上，除去所述的絕緣柵極區靠近端接區的外面部分，同時在每個有源溝槽中保留所述的絕緣柵極區；在襯底上方，製備一個絕緣層，填充最裏面的端接溝槽中所除去的絕緣柵極區的外部；並且通過襯底上方的絕緣層，製備電接頭。
上述的方法，還包括在除去最裏面的端接溝槽中的絕緣柵極區的外部之前，通過整個有源區和端接區，在襯底的頂部，無需掩膜，注入本體摻雜物和源極摻雜物，所述的本體摻雜物具有與第一導電類型相反的第二導電類型，所述的源極摻雜物具有第一導電類型。
上述的方法，製備電接頭的步驟還將遠離有源區的最外面的端接溝槽中的絕緣柵極區電連接到最外面的端接溝槽附近更加遠離有源區的一個本體摻雜區。
上述的方法，每個有源溝槽和端接溝槽的底部都用被電絕緣材料包圍著的導電材料填充，在每個溝槽中製備絕緣柵極區的方法是在每個溝槽的頂部製備絕緣柵極，與溝槽底部的導電材料重疊，所述的電絕緣材料的一部分 設置在溝槽頂部柵極區和溝槽底部的導電材料之間。
上述的方法，從最裏面的端接溝槽上除去端接區附近的所述的絕緣柵極區的外部，還從最外面的端接溝槽上除去全部的所述的絕緣柵極區。
上述的方法，製備電接頭的步驟還將填充遠離有源區的最外面的端接溝槽的底部且被電絕緣材料包圍著的導電材料，電連接到在最外面的端接溝槽附近的離有源區更遠的一個本體摻雜區。
上述的方法，從最裏面的端接溝槽上，除去端接區附近的所述的絕緣柵極的外部，還將端接區中襯底的頂部至少向下除去到絕緣柵極區的底部。
上述的方法，製備電接頭的步驟還將被電絕緣材料包圍著的填充遠離有源區的最外面的端接溝槽底部的導電材料電連接到鄰近最外面的端接溝槽的襯底區。
10‧‧‧半導體器件
12‧‧‧襯底
14‧‧‧有源區
15‧‧‧位置
16‧‧‧端接區
23‧‧‧源極區
27‧‧‧本體區
22‧‧‧漏極區
24‧‧‧絕緣柵極區
20‧‧‧遮罩柵極區
18‧‧‧有源溝槽
26‧‧‧電絕緣材料
23'‧‧‧源極摻雜區
27'‧‧‧本體摻雜區
31‧‧‧端接溝槽
19‧‧‧端接溝槽
32‧‧‧導電材料
35‧‧‧電絕緣材料
40‧‧‧金屬接頭
21‧‧‧導電材料
19‧‧‧電晶體
25‧‧‧柵極區
21‧‧‧遮罩柵
34‧‧‧漏極接頭
15‧‧‧位置
38‧‧‧源極金屬
42‧‧‧電場
110‧‧‧半導體器件
118‧‧‧電晶體
18‧‧‧電晶體
116‧‧‧端接區
121、131‧‧‧端接溝槽
124‧‧‧柵極
142‧‧‧電場
46‧‧‧氧化層
48‧‧‧氮化層
44‧‧‧ONO堆疊
50‧‧‧氧化層
51、52、53‧‧‧開口
54‧‧‧表面
55、56、57‧‧‧溝槽
58、59、60‧‧‧表面
61、62、63‧‧‧襯墊氧化物
64、65、66‧‧‧氮化物墊片
67、68、69‧‧‧溝槽
70、71、72‧‧‧表面
73‧‧‧直線
74、75、76‧‧‧區域
77、78、79‧‧‧溝槽
80‧‧‧重摻雜多晶矽層
1‧‧‧原位磷摻雜多晶矽
81、82、83‧‧‧多晶矽插頭
84、85、86‧‧‧表面
87、88、89‧‧‧溝槽
90‧‧‧氧化矽層
92‧‧‧襯底
94、95、96‧‧‧溝槽
97、98、99‧‧‧氧化區
100‧‧‧表面
102‧‧‧柵極氧化層
104‧‧‧多晶矽層
2‧‧‧原位磷摻雜多晶矽
104、105、106、107‧‧‧多晶矽層
103‧‧‧本體區
101‧‧‧源極區
108‧‧‧光致抗蝕劑層
110‧‧‧電絕緣層
112‧‧‧光致抗蝕劑層
113、114‧‧‧開口
115、116‧‧‧通孔
130、132‧‧‧金屬插頭
208‧‧‧光致抗蝕劑層
120‧‧‧頂部
122‧‧‧步進結構
210‧‧‧電絕緣層
212‧‧‧光致抗蝕劑層
213、214‧‧‧接觸開口
215、216‧‧‧通孔
230、232‧‧‧金屬插頭
圖1表示依據本發明，一種半導體器件的俯視圖；圖2A表示圖1所示的半導體器件沿線2-2'的側視圖，圖2B表示依據本發明的另一實施例，圖1所示的半導體器件沿線2-2'的側視圖；圖3表示依據本發明的另一個實施例，半導體器件的側視圖；圖4-21表示不同的製備工藝中，圖1和2所示的半導體器件的剖面圖；圖22-25表示不同的製備工藝中，圖1和2所示的半導體器件的剖面圖。
參見圖1和圖2A，分別表示沿線2-2'的部分佈局和剖面圖，半導體器件10形成在半導體襯底12上，半導體襯底12包括有源區14和端接區16，端接區16包圍著有源區14。襯底12包括摻雜N-型或P-型雜質的外延層，雜質的摻雜濃度約在1e13cm-3至1e18cm-3之間，在重摻雜N+或P+半導體層上方(圖中沒有表示出)。有源區14包括多個場效應電晶體，柵極形成在多個有源溝槽中，圖18表示出了其中一個有源溝槽。每個電晶體都包括源極區23、 本體區27、漏極區22、帶溝槽的絕緣柵極區24以及遮罩柵極區20，遮罩柵極區20設置在柵極區24下方的有源溝槽18的底部。柵極區24和遮罩柵極區20由導電材料製成，例如摻雜的多晶矽，並且通過設置在它們之間的電絕緣材料26電絕緣。如圖2A所示，源極的摻雜物導電類型與襯底相同，本體摻雜物的導電類型與襯底相反，源極摻雜物和本體摻雜物注入到整個有源區的上表面中，分別構成源極區23以及本體區27，及源極摻雜物和本體摻雜物被注入到整個端接區的上表面中分別構成源極摻雜區23'以及本體摻雜區27'。有源區中的每個源極和本體區都電連接到設置在襯底上方的源極金屬38，而端接區中的源極摻雜區和本體摻雜區都是浮動的。
端接區16包括至少一個最裏面的端接溝槽19，在有源區14附近，以及一個最外面的端接溝槽31，遠離最裏面的端接溝槽19。溝槽19設置在有源區14或電晶體有源溝槽18和溝槽31之間。我們希望，溝槽19的寬度和深度與溝槽18相同。用導電材料32和電絕緣材料35填充溝槽31。導電材料32可以是任意適宜的導電材料。在本例中，導電材料為摻雜的多晶矽。電絕緣材料35可以是任意適宜的電絕緣材料。在本例中，電絕緣材料35為氧化矽。導電材料32被電絕緣材料35包圍著，導電材料32沉積在溝槽31中，溝槽31內的導電材料32通過金屬接頭40，電連接到本體摻雜區27'，該處的本體摻雜區27'在最外面的端接溝槽附近，並且遠離最裏面的端接溝槽和有源區。源極和本體摻雜區23'和27'在最外面的端接溝槽附近，並且遠離有源區，延伸到限定半導體襯底邊緣的劃線。
與有源溝槽18類似，導電材料21設置在溝槽19中，作為電晶體19的遮罩柵。由導電材料構成的柵極區25被設置至與遮罩柵21重疊，並通過電絕緣材料26與遮罩柵21分隔開。漏極接頭34與漏極區22電連接。柵極接頭與柵極區24和25電連接，可以在端接區16中各自的位置15處拾取，如圖1所示，圖1表示有源溝槽18和最裏面的端接溝槽19互連，而最外面的端接溝槽31 並不與其他任意溝槽互連。遮罩柵20和21分別在有源溝槽18中和最裏面的端接溝槽19中，它們互連方式與下文所述的圖3中的實施例相同，並且同樣地，在第三維度上電連接到源極金屬38(圖中沒有表示出)。
柵極區24大致對稱地設置在有源柵極溝槽18中，相同厚度的柵極電介質層在柵極區24的兩邊上，使其與本體區27絕緣，與柵極區24不同，柵極區25非對稱地設置在溝槽19中，第一電介質層與有源柵極電介質層厚度相同，第一電介質層使柵極區25與柵極區25附近的本體區27絕緣，第二電介質層的厚度比有源柵極電介質層27'厚得多，第二電介質層使柵極區25與柵極區25附近的本體摻雜區27'絕緣。柵極區25的剖面面積是不對稱的，而且/或者比有源柵極區24的剖面面積小。最裏面的端接溝槽19中的不對稱柵極區25的好處是，有源柵極溝槽18和最裏面的端接溝槽19之間的最後一個有源電晶體臺面結構的特性與其他的有源電晶體臺面結構區相同，這正是由於在最裏面的端接溝槽19中存在柵極區25；可以調節使端接溝槽19中的柵極區25絕緣的較厚的絕緣層，使電場42的分佈達到最優，從而獲得最大的擊穿電壓。這可以與圖3所示的半導體器件110相比擬。
參見圖2A和3，半導體器件110包括一個在有源區中的電晶體118，電晶體118與電晶體18基本相同。端接區116包括端接溝槽121和131。如圖3所示，最後的有源電晶體臺面結構在柵極124附近，僅僅具有一個通道。由於溝槽121中不存在柵極，端接溝槽121附近的電晶體臺面結構的邊上沒有建立通道，因此圖3中的最後一個有源電晶體臺面結構與有源區中的其他有源電晶體臺面結構的特性不同，導致器件很早被擊穿。基於以上原因，這是我們所不希望發生的事情。通過細緻調節將柵極區25與端接區16中的半導體臺面結構分開的氧化物的厚度，可以調節圖2A中的電場42與圖3中的電場142大致相同，從而使不對稱的柵極區25不會影響端接區16的性能。
圖2B表示依據本發明的另一個實施例。圖2B中的器件除了在整個端接區中 除去襯底頂部，使端接區中襯底頂面至少凹向柵極區25的底部之外，其他都與圖2A大致相同。由於已經除去了圖2A中的源極和本體摻雜區23'和27'，因此沉積在溝槽31中的導電材料32，電連接到端接區中的襯底。
參見圖2A、2B和3，器件10的另一優勢在於，可以利用多個與器件110相同的製備工藝來製備器件10，區別僅是襯底圖案的不同，在現有已知的方法中，僅使用5個掩膜，而不是6個掩膜。如圖4所示，最開始時，通過在襯底12上沉積形成器件10，利用標準的沉積技術，製備氧化層46、氮化層48以及ONO堆疊44的氧化層50。如圖所示，通過熱氧化或化學氣相沉積(CVD)製備的氧化層46的厚度為100Å至500Å，通常取200Å；通過LPCVD或等離子體增強的化學氣相沉積(PECVD)製備的氮化層的厚度為500Å至3000Å，通常取1800Å。通過LPCVD或等離子體增強的化學氣相沉積(PECVD)製備的氧化層50的厚度為1000Å至10000Å，通常取6000Å。然後，沉積ONO堆疊44，形成相同的圖案，通過標準的製圖和刻蝕工藝，形成多個開口51、52和53，使襯底12的表面54裸露出來，如圖5所示。
製備開口51、52和53之後，可以選擇進行刻蝕工藝，通常採用各向異性的幹刻蝕，包括反應離子刻蝕RIE(Reactive ion etching)形成溝槽55、56和57，分別從開口51、52和53開始延伸，終止在表面58、59和60，溝槽深度分別為0.5微米至4微米，通常取1微米，如圖6所示。形成溝槽55、56和57之後，通過熱氧化或LPCVD，分別形成襯墊氧化物61、62和63，厚度約為50 Å至500 Å，通常取250 Å，如圖7所示。通過LPCVD或PECVD沉積以及後續的各向異性幹刻蝕，氮化物墊片64、65和66分別形成在溝槽55、56和57側壁上的每個襯墊氧化物61、62和63上方，厚度為500 Å至3000 Å，通常取1800 Å。每個氮化物墊片64、65和66都從氧化層50開始，朝著襯底12延伸。
形成氮化物墊片64、65和66之後，可以選擇進行刻蝕工藝，通常選用各向 異性幹刻蝕，製備溝槽67、68和69。溝槽67、68和69分別從氮化物墊片64、65和66開始延伸，分別終止在表面70、71和72，溝槽深度為0.5微米至8微米，通常取3微米，如圖8所示。氮化物墊片64、65和66構成一個刻蝕阻擋層，以限定每個溝槽67、68和69的寬度，所測量的寬度平行於直線73。製備溝槽67、68和69之後，利用熱工藝，在溝槽67、68和69未被氮化物墊片64、65和66覆蓋的側壁上的襯底12的區域74、75和76中，進行氧化物生長，如圖9所示。氧化物74、75和76的厚度約為500 Å至10000 Å，通常取5000 Å。氧化區74、75和76可以利用標準的濕氧化製備。製成氧化區74、75和76之後，裸露出氮化物墊片64、65和66，進行傳統的濕刻蝕，並除去，保留溝槽77、78和79，如圖10所示。
沉積一個重摻雜多晶矽層80，例如原位磷摻雜多晶矽1，例如通過CVD，覆蓋氧化層50，並填充在溝槽77、78和79中，其厚度為4000 Å至15000 Å，通常取8000 Å，如圖11所示。利用可選的刻蝕工藝(例如標準的多晶矽幹回刻工藝)，除去多晶矽層80的頂部，保留多晶矽插頭81、82和83，每個多晶矽插頭都分別在末端被氧化區74、75和76中的一個包圍著，插頭81、82和83的頂面分別與氧化區74、75和76的頂面共面，構成溝槽87、88和89的非均勻表面84、85和86，如圖12所示。
氧化矽層90形成在襯底12上，包括氧化層50以及氧化區74、75和76，通過LPCVD或PECVD，填充溝槽87、88和89，其厚度約為4000 Å至20000 Å，通常取18000 Å，如圖13所示。在這種情況下，氧化矽層90包圍插頭81、82和83。氧化矽層90經過化學機械處理(CMP)，完全除去氧化層90的頂部區域，以及氮化層48的絕大部分，為襯底92留下裸露的氮化層48，如圖14所示。
參見圖12、14和15，結構92經過濕刻蝕工藝，除去剩餘部分的氮化層48，並且在襯底12上方的氧化層46以及溝槽87、88和89中的氧化層90的頂部達 到預設深度，預設深度在襯底12的頂面以下，在表面84、85和86以上，分別留下溝槽94、95和96。溝槽94、95和96都包括一個氧化區97、98和99，每個都由包圍著多晶矽插頭81、82和83的剩餘部分的氧化層90構成。在這種情況下，襯底12的表面100裸露出來。在表面100上方、在溝槽94、96和97的側壁上以及表面97、98和99上，形成柵極氧化層102。沉積一個多晶矽層104(例如原位磷摻雜多晶矽2)，以覆蓋氧化層102，填充溝槽94、95和96的剩餘部分，如圖16所示，然後將多晶矽層104回刻到柵極氧化物102的表面。在這種情況下，僅剩餘多晶矽層104的105、106和107部分，氧化層102與表面100重疊的區域裸露出來。通過全面注入，先後形成本體區103以及源極區101，如圖17所示。
參見圖17和18，106和107部分經過刻蝕工藝，完全除去107部分以及106離105最遠的那一部分，例如通過標準的各向異性幹刻蝕。為此，沉積一個帶圖案的光致抗蝕劑層108，完全覆蓋柵極氧化層102和105部分，以及106最靠近105的109部分。刻蝕106和107之後，除去光致抗蝕劑層108，在襯底上方，沉積一個電絕緣層110(例如低溫氧化物(LTO)和/或含有硼酸的矽玻璃(BPSG))，如圖19所示。製備絕緣層110之後，在絕緣層110上方形成一個帶圖案的光致抗蝕劑層112，並形成接觸開口113和114的圖案。形成開口113和114之後，通過一個適宜的刻蝕工藝，形成通孔115和116，經由開口114在絕緣層110中和多晶矽插頭83的頂部形成通孔116，以及經由開口113在絕緣層110、源極層101中和本體層103的頂部形成通孔115，如圖20所示。隨後，除去光致抗蝕劑層112，在通孔115和116中，形成勢壘金屬和金屬插頭130和132，例如鎢(W)插頭，並將通孔115和116中的金屬插頭130和132分別相對應地與圖2中所示的接頭38和40電接觸，如圖21所示。
參見圖18和22，應明確上述說明僅僅表示具有半導體器件10的優良特性的 半導體器件的一種製備方式。例如，回刻多晶矽層104，並且製備的本體層103和源極層101之後，可以形成光致抗蝕劑層108的圖案，僅僅覆蓋105部分以及區域106的109部分，由光致抗蝕劑層208表示。製成光致抗蝕劑層208，柵極氧化層102、源極層和本體層101、103和襯底12的頂部120，以及109部分附近的那部分106區域和整個區域107都通過適宜的刻蝕工藝，以便完全除去，例如標準的各向異性幹刻蝕。在這種情況下，步進結構122仍然保留在襯底12上方。
製成步進結構122之後，電絕緣層210，例如低溫氧化物(LTO)和/或含有硼酸的矽玻璃(BPSG)，沉積在襯底12上方，如圖23所示。製成絕緣層210之後，光致抗蝕劑層212才在絕緣層210上方，並形成具有接觸開口213和214的圖案。製成開口213和214之後，通過適宜的刻蝕工藝，製備通孔215和216，經由開口214在絕緣層110中和多晶矽插頭83的頂部形成通孔216，以及經由開口213在絕緣層110、源極層101中和本體層103的頂部形成通孔215，如圖24所示。隨後，除去光致抗蝕劑層212，在通孔215和216中，形成勢壘金屬和金屬插頭230和232，例如鎢(W)插頭，並通過與圖2中所示的接頭38和40類似的方式，將通孔215和216中的金屬插頭230和232分別與接頭電接觸。
應理解上述說明僅是本發明的示例，以及其他在本發明意圖和範圍內的修正，不應認為是本發明範圍的局限。因此，本發明的範圍應由所附的申請專利範圍及其全部等價內容限定。
10‧‧‧半導體器件
14‧‧‧有源區
16‧‧‧端接區
15‧‧‧位置
18‧‧‧有源溝槽
19‧‧‧端接溝槽
31‧‧‧端接溝槽
2-2'‧‧‧沿線

Claims (20)

  1. 一種形成在半導體襯底上的半導體器件，其特徵在於，包括：一個含有多個電晶體的有源區，每個電晶體都含有源極區、本體區、漏極區和柵極區；以及一個包圍著所述的有源區的端接區，所述的端接區包括至少一個靠近有源區的最裏面的端接溝槽，以及一個遠離最裏面的端接溝槽的最外面的端接溝槽，每個端接溝槽都用導電材料填充，電絕緣材料沉積在所述的導電材料和所述的襯底材料之間，最裏面的端接溝槽具有一個由所述的導電材料製成的柵極部分，所述的柵極部分的剖面面積小於所述的有源區中的電晶體的所述的柵極區的剖面面積。
  2. 如申請專利範圍第1項所述的半導體器件，其特徵在於，沉積在所述的最外面的端接溝槽中的所述的導電材料，電連接到端接區中的一個本體摻雜區，最外面的端接溝槽遠離最裏面的端接溝槽，所述的端接區中的本體摻雜區則更加遠離最裏面的端接溝槽。
  3. 如申請專利範圍第1項所述的半導體器件，其特徵在於，所述的柵極部分沉積在有源區附近的所述的最裏面的端接溝槽中，通過所述的電絕緣材料，所述的柵極部分與襯底材料絕緣，電絕緣材料具第一厚度的部分在所述的柵極部分和所述柵極部分附近的所述的本體區之間，電絕緣材料具第二厚度的部分在所述的柵極部分和端接區中所述的襯底材料之間，所述的第一厚度小於所述的第二厚度。
  4. 如申請專利範圍第1項所述的半導體器件，其特徵在於，有源區附近的所述的最裏面的端接溝槽的寬度和深度，與設置在有源區中的有源柵極溝槽的寬度和深度相同。
  5. 如申請專利範圍第1項所述的半導體器件，其特徵在於，所述的柵極部分與所述的導電材料製成的一個遮罩柵極區重疊，並且絕緣，所述的遮罩柵極區在有源區附近的所述的最裏面的端接溝槽底部。
  6. 如申請專利範圍第5項所述的半導體器件，其特徵在於，所述的源極區和所述的遮罩柵極區電連接。
  7. 如申請專利範圍第5項所述的半導體器件，其特徵在於，沉積在所述的最外面的端接溝槽中的導電材料電連接到端接區中的一個本體摻雜區，所述的最外面的端接溝槽遠離所述的最裏面的端接溝槽，所述的本體摻雜區更加遠離最裏面的端接溝槽。
  8. 如申請專利範圍第6項所述的半導體器件，其特徵在於，所述的柵極部分沉積在有源區附近的所述的最裏面的端接溝槽中，通過所述的電絕緣材料，所述的柵極部分與襯底材料絕緣，電絕緣材料具第一厚度的部分在所述的柵極部分和所述的柵極部分附近的所述的本體區之間，電絕緣材料具第二厚度的部分在所述的柵極部分和端接區中所述的襯底材料之間，所述的第一厚度小於所述的第二厚度。
  9. 如申請專利範圍第6項所述的半導體器件，其特徵在於，有源區附近的所述的最裏面的端接溝槽的寬度和深度，與設置在有源區中的有源柵極溝槽的寬度和深度相同。
  10. 如申請專利範圍第6項所述的半導體器件，其特徵在於，端接區中所述的襯底材料的頂面至少下凹到所述的柵極部分的底部。
  11. 如申請專利範圍第10項所述的半導體器件，其特徵在於，沉積在所述的最外面的端接溝槽中所述的導電材料，電連接到端接區中的襯底區，最外面的端接溝槽遠離最裏面的端接溝槽。
  12. 一種形成在半導體襯底上的半導體器件，其特徵在於，包括：一個含有多個電晶體的有源區，每個電晶體都含有源極區、本體區、漏 極區和柵極區；以及一個包圍著所述的有源區的端接區，所述的端接區包括至少一個靠近有源區的最裏面的端接溝槽，以及一個遠離最裏面的端接溝槽的最外面的端接溝槽，每個端接溝槽都用導電材料填充，電絕緣材料沉積在所述的導電材料和所述的襯底材料之間；其中沉積在所述的最外面的端接溝槽中的導電材料電連接到端接區中的一個本體摻雜區，最外面的端接溝槽遠離所述的最裏面的端接溝槽，所述端接區中的本體摻雜區更加遠離最裏面的端接溝槽。
  13. 一種在摻雜第一導電類型的半導體襯底上製備半導體器件的方法，其特徵在於，所述的方法包括：在所述的襯底上，製備多個空間分離的有源區中的有源溝槽，多個空間分離的端接區中的端接溝槽，所述的多個端接溝槽包括至少一個最裏面的端接溝槽，在有源區附近，以及一個最外面的端接溝槽，離有源區最遠；在每個所述的溝槽中，製備一個絕緣柵極區；從有源區附近最裏面的端接溝槽上，除去所述的絕緣柵極區靠近端接區的外面部分，同時在每個有源溝槽中保留所述的絕緣柵極區；在襯底上方，製備一個絕緣層，填充最裏面的端接溝槽中所除去的絕緣柵極區的外部；並且通過襯底上方的絕緣層，製備電接頭。
  14. 如申請專利範圍第13項所述的方法，其特徵在於，還包括在除去最裏面的端接溝槽中的絕緣柵極區的外部之前，通過整個有源區和端接區，在襯底的頂部，無需掩膜，注入本體摻雜物和源極摻雜物，所述的本體摻雜物具有與第一導電類型相反的第二導電類型，所述的源極摻雜物具有第一導電類型。
  15. 如申請專利範圍第14項所述的方法，其特徵在於，製備電接頭的步驟還將遠離有源區的最外面的端接溝槽中的絕緣柵極區電連接到最外面的端接溝槽附近更加遠離有源區的一個本體摻雜區。
  16. 如申請專利範圍第14項所述的方法，其特徵在於，每個有源溝槽和端接溝槽的底部都用被電絕緣材料包圍著的導電材料填充，在每個溝槽中製備絕緣柵極區的方法是在每個溝槽的頂部製備絕緣柵極，與溝槽底部的導電材料重疊，所述的電絕緣材料的一部分設置在溝槽頂部柵極區和溝槽底部的導電材料之間。
  17. 如申請專利範圍第16項所述的方法，其特徵在於，從最裏面的端接溝槽上除去端接區附近的所述的絕緣柵極區的外部，還從最外面的端接溝槽上除去全部的所述的絕緣柵極區。
  18. 如申請專利範圍第17項所述的方法，其特徵在於，製備電接頭的步驟還將填充遠離有源區的最外面的端接溝槽的底部且被電絕緣材料包圍著的導電材料，電連接到在最外面的端接溝槽附近的離有源區更遠的一個本體摻雜區。
  19. 如申請專利範圍第17項所述的方法，其特徵在於，從最裏面的端接溝槽上，除去端接區附近的所述的絕緣柵極的外部，還將端接區中襯底的頂部至少向下除去到絕緣柵極區的底部。
  20. 如申請專利範圍第19項所述的方法，其特徵在於，製備電接頭的步驟還將被電絕緣材料包圍著的填充遠離有源區的最外面的端接溝槽底部的導電材料電連接到鄰近最外面的端接溝槽的襯底區。
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