JP2013120931A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】スーパージャンクション構造を有する半導体装置の製造方法を提供する。
【解決手段】第１導電タイプの半導体基板２００上に第１導電のエピタキシャル層２０２を形成し、複数の第１トレンチ２０４を形成する。第１トレンチ２０４の側壁と底面上に複数の第１絶縁ライナー層２０６を形成した後、第１ドーピングプロセスを行い、複数の第１導電タイプの第１ドープ領域２１０を形成し、第１絶縁材料２１２を充填する。エピタキシャル層２０２に複数の第２トレンチ２１８を形成する。第２トレンチ２１８の側壁と底面上に複数の第２絶縁ライナー層２２０を形成した後、第２ドーピングプロセスを行い、第２導電タイプの第２ドープ領域２２２を形成する。更に第２トレンチ２１８に第２絶縁材料を充填する。
【選択図】図７

Description

本発明は、半導体装置の製造方法に関し、特に、スーパージャンクション構造を有する半導体装置の製造方法に関するものである。
従来の垂直拡散金属酸化物半導体電界効果トランジスタ（ＶＤＭＯＳＦＥＴ）は、主にＮ型エピタキシャルドリフト領域とその上方のＰ型ベースドープ（ｂａｓｅ ｄｏｐｅｄ）領域で形成されたＰ‐Ｎ接合であり、半導体素子の耐圧は、主にＰ‐Ｎ接合で受けられる。半導体素子の動作電圧を向上させるためには、Ｎ型エピタキシャルドリフト領域のドーパント濃度を低下させ、Ｎ型エピタキシャルドリフト領域の厚さを増加しなければならない。それに対応し、上述のＰ−Ｎ接合の耐圧を高める方式は、同時に素子のオン抵抗（Ｒｏｎ）も増加になる。そして、オン抵抗は、Ｎ型エピタキシャルドリフト領域のドーパント濃度と厚さにより制限を受ける。スーパージャンクション（Ｓｕｐｅｒ−ｊｕｎｃｔｉｏｎ）構造を有する垂直拡散金属酸化物半導体電界効果トランジスタは、ドーパント濃度を増加させることができ、素子のオン抵抗（Ｒｏｎ）を改善する。
従来技術は、多層エピタキシー技術（ｍｕｌｔｉ−ｅｐｉｔａｘｙ ｔｅｃｈｎｏｌｏｇｙ ＣＯＯＬＭＯＳＴＭ）を用いてスーパージャンクション（Ｓｕｐｅｒ ｊｕｎｃｔｉｏｎ）構造を形成する。上述の多層エピタキシー技術は、エピタキシー、Ｐ型ドーパント注入、高温拡散を含む、いくつかのプロセスサイクルを行う必要がある。そのため、上述の多層エピタキシー技術では、プロセスのステップが多く、コストが高いなどの欠点があり、且つデバイス寸法を縮小することが比較的難しかった。
よって、この技術領域では、上述の要求を満足させ、且つ、従来技術の欠点を克服する、スーパージャンクション構造を有する半導体装置の製造方法が必要である。
スーパージャンクション構造を有する半導体装置の製造方法を提供する。
本発明の実施形態は、半導体装置の製造方法を提供する。前記半導体装置の製造方法は、第１導電タイプを有する半導体基板を提供するステップ、前記半導体装置上に前記第１導電タイプを有するエピタキシャル層を形成するステップ、前記エピタキシャル層に複数の第１トレンチを形成するステップ、前記第１トレンチの側壁と底面上に複数の第１絶縁ライナー層を共形的に形成するステップ、第１ドーピングプロセスを行い、前記第１導電タイプを有する第１ドーパントを前記第１トレンチの側壁に沿って前記エピタキシャル層にドープし、複数の第１ドープ領域を形成するステップ、前記第１トレンチに第１絶縁材料を充填するステップ、前記エピタキシャル層に複数の第２トレンチを形成するステップ、前記第２トレンチの側壁と底面上に複数の第２絶縁ライナー層を共形的に形成するステップ、第２ドーピングプロセスを行い、第２導電タイプを有する第２ドーパントを前記第２トレンチの側壁に沿って前記エピタキシャル層にドープし、複数の第２ドープ領域を形成するステップ、前記第２トレンチに第２絶縁材料を充填するステップを含む。
上記の従来技術の欠点を克服した、スーパージャンクション構造を有する半導体装置を製造することができる。
本発明の実施形態の半導体装置の製造方法の断面図である。 本発明の実施形態の半導体装置の製造方法の断面図である。 本発明の実施形態の半導体装置の製造方法の断面図である。 本発明の実施形態の半導体装置の製造方法の断面図である。 本発明の実施形態の半導体装置の製造方法の断面図である。 本発明の実施形態の半導体装置の製造方法の断面図である。 本発明の実施形態の半導体装置の製造方法の断面図である。
以下の説明は、本発明を実施する形態が開示されている。同じ参照番号が図面と説明で用いられ、同様の部分に用いられる。図面中、形状或いは厚さは拡大されることができ、簡略化されて標示されることができる。この説明は、本発明の一般原理を例示する目的のためのもので本発明を限定するものではない。
図１〜図７は、本発明の実施形態の半導体装置の製造方法の断面図である。本発明の実施形態の半導体装置は、スーパージャンクション構造を有する金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、例えば、垂直拡散金属酸化物半導体電界効果トランジスタ（ＶＤＭＯＳＦＥＴ）を含む。図１に示されるように、まず、第１導電タイプを有する半導体基板２００を提供する。次いで、エピタキシャル成長プロセスを行い、前記半導体基板２００上にエピタキシャル層２０２を形成する。本例では、半導体基板２００とエピタキシャル層２０２は、同一の導電タイプを有し、且つ半導体基板２００のドーパント濃度は、エピタキシャル層２０２のドーパント濃度より大きい。よって、本例では、半導体基板２００を重ドープＮ型（Ｎ＋）半導体基板２００とすることができ、エピタキシャル層２０２を軽ドープＮ型（Ｎ−）エピタキシャル層２０２とすることができる。図１に示されるように、エピタキシャル層２０２は、アクティブ領域３００及びアクティブ領域３００を囲む終端領域３０２を含む。本例では、アクティブ領域３００は、半導体デバイスの表面上に形成され、終端領域３０２は、異なる半導体装置間の絶縁のために形成されている。
次に、図２を参照に第１トレンチ２０４の形成方法を説明する。例えば低圧化学気相成長（ＬＰＣＶＤ）を行い、ハードマスクを形成することができる。次いで、フォトリソグラフィープロセスとパターン化プロセスを行い、エピタキシャル層２０２のアクティブ領域３００上にマスクパターン（図示されていない）を覆い、第１トレンチ２０４の形成位置を規定する。次いで、異方性エッチングプロセスを行い、マスクパターンで覆われていない一部のエピタキシャル層２０２を除去し、エピタキシャル層２０２のアクティブ領域３００に複数の第１トレンチ２０４を形成する。本例では、第１トレンチ２０４の底面２０５は、半導体基板２００とエピタキシャル層２０２のインターフェース（境界）２０１に接触するか、またはエピタキシャル層２０２内に位置される（即ち、インターフェース２０１に近接する）ことができる。
上述のマスクパターンを除去した後、例えば、熱酸化（ｔｈｅｒｍａｌ ｏｘｉｄｅ）成長法を行い、第１トレンチ２０４の側壁２０７と底面２０５上に共形的に第１絶縁ライナー層２０６を形成する。本例では、第１絶縁ライナー層２０６は、エピタキシャル層２０２の応力を低下させる酸化ライナー層であり、且つ、後に続くドーピングプロセスの注入前酸化層（ｐｒｅ−ｉｍｐｌａｎｔ ｏｘｉｄｅ）として用いられることができ、チャネル効果を減少する。
次に、図３に示すように、ドーピングプロセス２０８は、第１導電タイプを有する第１ドーパントを、各第１トレンチ２０４の２つの相対する側壁２０７に沿って一部のエピタキシャル層２０２にそれぞれドーピングし、複数の第１ドープ領域２１０を形成する。本例では、主に第１トレンチ２０４の幅と深さによってドーピングプロセス２０８のドーピング角度θ１が決定される。ドーピング角度θ１は、例えば０〜１０度の間とすることができる。また、本例では、第１ドーパントは、リン（Ｐ）またはヒ素（Ａｓ）を含むＮ型ドーパントでもよい。本例では、ドーピングプロセス２０８を行った後、拡散プロセスを行うことができる。そのプロセスの温度は、約８００℃〜１５００℃であり、第１ドープ領域２１０内の第１ドーパントを均一に分布させる。拡散プロセスが行われた後の第１ドープ領域２１０の導電タイプはＮ型であり、第１ドープ領域２１０のドーパント濃度は、エピタキシャル層２０２のドーパント濃度より大きく、且つ、半導体基板２００のドーパント濃度より小さい。図３に示すように、第１ドープ領域２１０は、第１トレンチ２０４をほぼ囲み、第１ドープ領域２１０の深さは、第１トレンチ２０４の深さより大きい。よって、第１トレンチ２０４の底面は、第１ドープ領域２１０内に位置される。
次に、図４を参照し、例えば低圧化学気相成長法（ＬＰＣＶＤ）の堆積プロセスまたは例えばスピンオンガラス法（ＳＯＧ）のコーティングプロセスを行い、第１絶縁材料２１２を第１トレンチ２０４に充填して、第１絶縁ライナー層２０６を覆う。次に、例えば化学機械研磨プロセス（ＣＭＰ）の平坦化プロセスを行い、エピタキシャル層２０２の上面２０３上の不要な第１絶縁材料２１２を除去する。本例では、第１絶縁材料２１２は、酸化物材料または非ドープポリシリコン材料を含んでもよく、且つ、平坦化プロセスを行った後の第１絶縁材料２１２の上面２１３とエピタキシャル層２０２の上面２０３は面一になっている。
次に、図４を再度参照し、第２トレンチ２１８の形成方法を説明する。説明を容易にするために、本例では、１つの第２トレンチ２１８のみ標示する。なお、他の実施形態では、第２トレンチ２１８の数量を、２つまたは２つ以上とすることができ、素子の設計に応じて決まる。例えば低圧化学気相成長（ＬＰＣＶＤ）を行い、ハードマスクを形成することができる。次に、フォトリソグラフィープロセスとパターン化プロセスを行うことによって、エピタキシャル層２０２のアクティブ領域３００上には、マスクパターン（図示されていない）で覆われ、第２トレンチの形成位置を決める。本例では、第１トレンチと第２トレンチは、交互に配置される。即ち、第２トレンチの両側は、第１トレンチにそれぞれ隣接する。次に、異方性エッチングプロセスを行い、マスクパターンで覆われていない一部のエピタキシャル層２０２を除去し、エピタキシャル層２０２のアクティブ領域３００に第２トレンチ２１８を形成する。本発明の実施形態では、第２トレンチ２１８の底面２１９は、半導体基板２００とエピタキシャル層２０２のインターフェース（境界）２０１に接触するか、またはエピタキシャル層２０２内に位置される（即ち、インターフェース２１０に近接する）ことができる。本例では、第１トレンチと第２トレンチは、同じ幅と深さにしてもよく、または、素子の特性に応じてトレンチの幅と深さを調整してもよい。
上述のマスクパターンを除去した後、例えば、熱酸化（ｔｈｅｒｍａｌ ｏｘｉｄｅ）成長法を行い、第２トレンチ２１８の側壁２２１と底面２１９上に共形的に第２絶縁ライナー層２２０を形成する。本例では、第１絶縁ライナー層２０６は、エピタキシャル層２０２の応力を低下させる酸化ライナー層であり、且つ、後に続くドーピングプロセスの注入前酸化層（ｐｒｅ−ｉｍｐｌａｎｔ ｏｘｉｄｅ）として用いられることができ、チャネル効果を減少する。
次に、図５を参照し、ドーピングプロセス２１６は、第２導電タイプを有する第２ドーパントを、各第２トレンチ２１８の２つの相対する側壁２２１に沿って一部のエピタキシャル層２０２にそれぞれドーピングし、アクティブ領域３００内に第２トレンチ２１８の側壁２２１に隣接する複数の第２ドープ領域２２２を形成する。本例では、主に第２トレンチ２１８の幅と深さによって第２ドーピングプロセス２１６のドーピング角度θ２が決定される。ドーピング角度θ２は、例えば０〜１０度の間とすることができる。また、本例では、第２ドーパントは、ホウ素（Ｂ）を含むＰ型ドーパントでもよい。本例では、ドーピングプロセス２１６を行った後、拡散プロセスを行うことができる。そのプロセスの温度は、約８００℃〜１５００℃であり、第２ドープ領域２２２内の第２ドーパントを均一に分布させ、第２ドープ領域２２２の導電タイプをＰ型に反転する。よって、拡散プロセスが行われた後の第２ドープ領域２２２の導電タイプはＰ型であり、第２ドープ領域２２２のドーパント濃度は、エピタキシャル層２０２のドーパント濃度より大きく、且つ、半導体基板２００のドーパント濃度より小さい。図５に示されるように、第２ドープ領域２２２は、第２トレンチ２１８をほぼ囲み、第２ドープ領域２２２の深さは、第２トレンチ２１８の深さより大きい。よって、第２トレンチ２１８の底面は、第２ドープ領域２２２内に位置される。
次に、図６を参照し、例えば低圧化学気相成長法（ＬＰＣＶＤ）の堆積プロセスまたは例えばスピンオンガラス法（ＳＯＧ）のコーティングプロセスを行い、第２絶縁材料２３０を第２トレンチ２１８に充填して、第２絶縁ライナー層２２０を覆う。次いで、例えば化学機械研磨プロセス（ＣＭＰ）の平坦化プロセスを行い、エピタキシャル層２０２の上面２０３上の不要な第２絶縁材料２３０を除去する。本例では、第２絶縁材料２３０は、酸化物材料または非ドープポリシリコン材料を含んでもよく、且つ平坦化プロセスを行った後の第２絶縁材料２３０の上面２１３とエピタキシャル層２０２の上面２０３は面一になっている。上述のプロセスの後、各第１ドープ領域２１０は、１つの第２ドープ領域２２２と互いに隣接し、且つ、相反する誘電タイプを有するため、本例のスーパージャンクション構造２５０が形成される。他の実施形態では、スーパージャンクション構造２５０の第１ドープ領域２１０と第２ドープ領域２２２の導電タイプとを交換した構造としてもよい。
図６、図７は、スーパージャンクション構造２５０上に製造された、例えば、垂直拡散金属酸化物半導体電界効果トランジスタ（ＶＤＭＯＳＦＥＴ）の半導体素子を説明している。次に、図６を参照し、エピタキシャル層２０２上に全面的にゲート酸化物層（図示されていない）とゲート層（図示されていない）を順次に形成する。本例では、例えば、熱酸化（ｔｈｅｒｍａｌ ｏｘｉｄａｔｉｏｎ）法、化学気相成長法（ＣＶＤ）、または原子層化学気相成長法（ａｔｏｍｉｃ ｌａｙｅｒ ＣＶＤ， ＡＬＤ）などの薄膜堆積法を用いてゲート酸化物層を形成することができる。例えば、化学気相成長法（ＣＶＤ）、物理気相成長法（ＰＶＤ）、原子層堆積法（ＡＬＤ）、スパッタリング法、めっき法などの薄膜堆積法を用いてゲート層を形成することができる。本例では、ゲート酸化物層は、例えば酸化物、窒化物、酸窒化物、酸炭化物またはその組み合わせを含んでもよい。本例では、ゲート層は、ポリシリコン層としてもよい。次いで、エピタキシャル層２０２のアクティブ領域３００上には、パターン化されたフォトレジスト層（図示されていない）で覆われ、図６に示されたゲート酸化物層パターン２２４及びゲート層パターン２２６の形成位置を決める。、次に、パターン化されたフォトレジスト層をマスクとし、異方性エッチングプロセスを用いることによって、一部のゲート酸化物層とゲート層を除去し、アクティブ領域３００にゲート酸化物層パターン２２４及びゲート層パターン２２６で構成された複数のゲート構造２２８を形成する。本例では、ゲート構造２２８は第１トレンチ２０４をそれぞれ覆い、且つ、第１トレンチ２０４の一部に隣接するエピタキシャル層２０２を覆う。また、第２トレンチ２１８は、ゲート構造２２８から露出されている。次いで、パターン化されたフォトレジスト層を除去する。図６に示されるように、ゲート構造２２８の側壁は、第１ドープ領域２１０のインターフェース内に位置される。即ち、一部の第１ドープ領域２１０は、ゲート構造２２８から露出している。
次いで、図６を参照し、ゲート構造２２８をマスクとして用いて、第３ドーピングプロセスを行い、ゲート構造２２８で覆われていないエピタキシャル層２０２のアクティブ領域３００内に、第２導電タイプを有する第１ウェル領域２３２を形成する。図６に示されるように、第１ウェル領域２３２は、２つの隣接するゲート構造２２８の間に位置され、且つ、第２トレンチ２１８と一部重複する。また、図６に示されるように、第１ウェル領域２３２は、ゲート構造２２８と一部重複し、且つ第１ウェル領域２３２は、第２ドープ領域２２２の上方に位置される。本例では、第１ウェル領域２３２は、Ｐ型ウェル領域２３２であり、且つ、エピタキシャル層２０２の表面に隣接した第１ウェル領域２３２の境界は、第１ドープ領域２１０内に位置され、第１ドープ領域２１０内に位置された第１ウェル領域２３２の導電タイプは、Ｐ型に反転される。次いで、パターン化されたフォトレジスト層をマスクとして用いて、ドーピングプロセスを行い、第１ウェル領域２３２内に複数のソース領域２３４を形成する。本例では、第１ウェル領域２３２内のソース領域２３４の導電タイプは、Ｎ型に反転され、且つ、ソース領域２３４のドーパント濃度は、第１ウェル領域２３２のドーパント濃度より大きい。図６に示されるように、ソース電極２３４は、異なるゲート構造２２８の一端にそれぞれ隣接している。また、２つの隣接のゲート構造２２８は、１つの第１ウェル領域２３２を共有する。よって、上述の２つの隣接のゲート構造２２８の２つのソース電極２３４は、両方とも同一の第１ウェル領域２３２内に形成される。各スーパージャンクション構造２５０の第１ドープ領域２１０と第２ドープ領域２２２のインターフェースの設計は、ソース電極２３４の下方に位置することができ、素子の特性に応じて第１ドープ領域２１０と第２ドープ領域２２２のインターフェースの位置を調整することができる。また、Ｎ型半導体基板２００は、最後に形成された垂直拡散金属酸化物半導体電界効果トランジスタ（ＶＤＭＯＳＦＥＴ）のドレインとなる。
次に、図７を参照し、例えば、化学気相成長法（ＣＶＤ）の堆積プロセスを行い、層間誘電体層（ＩＬＤ）２３６を全面的に形成し、エピタキシャル層２０２とゲート構造２２８を覆う。次に、層間誘電体層（ＩＬＤ）２３６上には、パターン化されたフォトレジスト層（図示されていない）で覆われ、図７に示された接触開口２３８の形成位置を決める。パターン化されたフォトレジスト層をマスクとし、異方性エッチングプロセスを用いることによって、一部の層間誘電体層２３６を除去し、接触開口２３８を形成する。図７に示されるように、一部のソース領域２３４、及び、ソース領域２３４と隣接する一部の第１ウェル領域２３２は、接触開口２３８から露出している。
次に、図７を参照し、ドーピングプロセスを行い、接触開口２３８から露出された一部のエピタキシャル層２０２に、第２導電タイプを有する複数のピックアップドープ領域（ｐｉｃｋ−ｕｐ ｄｏｐｅｄ ｒｅｇｉｏｎｓ）２４０を形成する。本例では、ピックアップドープ領域２４０の導電タイプはＰ型である。図７に示されるように、ピックアップドープ領域２４０は、第２トレンチ２１８の異なる側壁２２１にそれぞれ隣接し、且つ各ピックアップドープ領域２４０は１つのソース領域２３４と隣接し、且つ、第２ドープ領域２２２の上方に位置される。
次に、図７を参照し、例えばスパッタリング法の堆積プロセスを行い、全面的に導電材料を形成し、接触開口２３８を充填し、複数のコンタクトプラグ２４２を形成することができる。上述のプロセスの後、例えば垂直拡散金属酸化物半導体電界効果トランジスタ（ＶＤＭＯＳＦＥＴ）の本発明の実施形態のスーパージャンクション構造２５０を有する半導体装置５００を完成する。
本発明の実施形態の半導体装置５００の製造方法は、Ｎ型ＶＤＭＯＳＦＥＴを実施形態として用いている。しかしながら他の実施形態では、上述の第１導電タイプと第２導電タイプが、交換されて、Ｐ型ＶＤＭＯＳＦＥＴを形成することができる。
本例は、スーパージャンクション構造２５０を有する半導体装置５００を提供する。本例のスーパージャンクション構造２５０は、低ドープのＮ型エピタキシャル層をエッチングしてトレンチを形成する。次に、低角度で高ドーパント濃度（Ｎ型エピタキシャル層に比べて）のＮ型領域を注入し、上述のトレンチに絶縁材料を充填した後、エッチングされ、もう１つのトレンチを形成する。次に、低角度で高ドーパント濃度（Ｎ型エピタキシャル層に比べて）のＰ型領域を注入し、柱状のＰ−Ｎ スーパージャンクション構造を完成する。従来技術に比べ、本例のスーパージャンクション構造２５０は、Ｎ型領域とＰ型領域のドーパント濃度を制御することで電荷平衡（ｃｈａｒｇｅ ｂａｌａｎｃｅ）の効果を得ることができる。よって、Ｎ型エピタキシャル層のドーパント濃度を約２Ｅ１５から１Ｅ１４〜４Ｅ１３ぐらいにまで低下させることができ、素子の設計に応じて必要な濃度を用いることができる。また、本例のスーパージャンクション構造２５０は、その他のエピタキシャルプロセスを行う必要がないため、製造コストを節約することができる。また、その上に形成される半導体素子はより小さいサイズを有することができる。
この発明は、実施形態の方法及び望ましい実施の形態によって記述されているが、本発明は、これらを限定するものではないことは理解される。逆に、種々の変更及び同様の配置をカバーするものである（当業者には明白なように）。よって、添付の請求の範囲は、最も広義な解釈が与えられ、全てのこのような変更及び同様の配置を含むべきである。
５００…半導体装置
２００…半導体基板
２０１…インターフェース
２０２…エピタキシャル層
２０３、２１３…上面
２０４…第１トレンチ
２０５、２１９…底面
２０６…第１絶縁ライナー層
２０７、２２１…側壁
２０８、２１６…ドーピングプロセス
２１０…第１ドープ領域
２１２…第１絶縁材料
２１８…第２トレンチ
２２０…第２絶縁ライナー層
２２２…第２ドープ領域
２２４…ゲート酸化物層パターン
２２６…ゲート層パターン
２２８…ゲート構造
２３０…第２絶縁材料
２３２…第１ウェル
２３４…ソース領域
２３６…層間誘電体層
２３８…接触開口
２４０…ピックアップドープ領域
２４２…コンタクトプラグ
２５０…スーパージャンクション構造
３００…アクティブ領域
３０２…終端領域
θ１、θ２…角度

Claims (12)

  1. 半導体装置の製造方法であって、
    第１導電タイプを有する半導体基板を提供するステップ、
    前記半導体基板上に前記第１導電タイプを有するエピタキシャル層を形成するステップ、
    前記エピタキシャル層に複数の第１トレンチを形成するステップ、
    前記第１トレンチの側壁と底面上に複数の第１絶縁ライナー層を共形的に形成するステップ、
    第１ドーピングプロセスを行い、前記第１導電タイプを有する第１ドーパントを前記第１トレンチの側壁に沿って前記エピタキシャル層にドープし、複数の第１ドープ領域を形成するステップ、
    前記第１トレンチに第１絶縁材料を充填するステップ、
    前記エピタキシャル層に複数の第２トレンチを形成するステップ、
    前記第２トレンチの側壁と底面上に複数の第２絶縁ライナー層を共形的に形成するステップ、
    第２ドーピングプロセスを行い、第２導電タイプを有する第２ドーパントを前記第２トレンチの側壁に沿って前記エピタキシャル層にドープし、複数の第２ドープ領域を形成するステップ、及び
    前記第２トレンチに第２絶縁材料を充填するステップを含む半導体装置の製造方法。
  2. 前記第１導電タイプは、ｎ型であり、且つ、前記第２導電タイプは、ｐ型である請求項１に記載の半導体装置の製造方法。
  3. 前記半導体基板のドーパント濃度は、前記エピタキシャル層のドーパント濃度より大きい請求項１に記載の半導体装置の製造方法。
  4. 前記第１ドーピングプロセスを行った後、第１拡散プロセスを行い、前記第１ドーパントを各前記第１ドープ領域内に均一に分布させ、且つ、前記第２ドーピングプロセスを行った後、第２拡散プロセスを行い、前記第２ドーパントを各前記第２ドープ領域内に均一に分布させるステップを更に含む請求項１に記載の半導体装置の製造方法。
  5. 前記第１ドープ領域に位置された前記エピタキシャル層は、前記第１導電タイプを有し、且つ、前記第２ドープ領域に位置された前記エピタキシャル層は、前記第２導電タイプを有する請求項４に記載の半導体装置の製造方法。
  6. 前記第１トレンチと前記第２トレンチの底面は、前記エピタキシャル層内にある請求項１に記載の半導体装置の製造方法。
  7. 前記第１絶縁材料と前記第２絶縁材料は、酸化物材料または非ドープのポリシリコン材料を含み、且つ、前記第１絶縁材料と前記第２絶縁材料の上面と前記エピタキシャル層の上面は面一になっている請求項１に記載の半導体装置の製造方法。
  8. 前記第１トレンチと前記第２トレンチは、交互に配置されている請求項１に記載の半導体装置の製造方法。
  9. 各前記第１ドープ領域は、前記第２ドープ領域と隣接する請求項１に記載の半導体装置の製造方法。
  10. 前記第１ドープ領域と前記第２ドープ領域は、柱状である請求項１に記載の半導体装置の製造方法。
  11. 前記第１ドープ領域と前記第２ドープ領域のドーパント濃度は、前記エピタキシャル層のドーパント濃度より大きい請求項１に記載の半導体装置の製造方法。
  12. 前記第２絶縁材料を前記第２トレンチに充填した後、前記エピタキシャル層上にゲート酸化物層とゲート層を順次に形成するステップ、
    前記ゲート酸化物層と前記ゲート層の一部を除去して、複数のゲート構造を形成し、前記ゲート構造が前記第１トレンチ及び前記第１トレンチに隣接する前記エピタキシャル層の一部をそれぞれ覆い、且つ、前記第２トレンチが前記ゲート構造から露出されるステップ、
    前記ゲート構造で覆われていない前記エピタキシャル層に、前記第２導電タイプを有する第１ウェル領域を形成するステップ、
    前記第１ウェル領域に、前記ゲート構造に隣接する、前記第１導電タイプを有する複数のソース領域をそれぞれ形成するステップ、
    前記エピタキシャル層と前記ゲート構造を覆う層間誘電体層を形成するステップ、
    前記層間誘電体層の一部を除去し、接触開口を形成し、前記第２トレンチと前記第２トレンチに隣接する前記エピタキシャル層の一部を前記接触開口から露出するステップ、
    前記接触開口から露出された前記エピタキシャル層の一部に、前記第２導電タイプを有する複数のピックアップドープ領域を形成するステップ、及び
    前記接触開口に導電材料を充填し、コンタクトプラグを形成するステップをさらに含む請求項１に記載の半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015185635A (ja) * 2014-03-24 2015-10-22 世界先進積體電路股▲ふん▼有限公司 半導体装置とその製造方法
US9466730B2 (en) 2014-01-17 2016-10-11 Vanguard International Semiconductor Corporation Semiconductor device and method for fabricating the same

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102820227B (zh) * 2011-06-08 2015-08-19 无锡华润上华半导体有限公司 一种深沟槽超级pn结的形成方法
US8901641B2 (en) * 2012-02-01 2014-12-02 Vanguard International Semiconductor Corporation Semiconductor device with super junction structure and method for fabricating the same
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
TWI512990B (zh) * 2013-08-30 2015-12-11 Richtek Technology Corp 半導體結構與具有該半導體結構之半導體元件
TWI570888B (zh) * 2014-02-14 2017-02-11 世界先進積體電路股份有限公司 半導體裝置及其製作方法
US9406742B2 (en) * 2014-04-09 2016-08-02 Vanguard International Semiconductor Corporation Semiconductor device having super-junction structures
CN105097915B (zh) * 2014-05-05 2018-08-14 世界先进积体电路股份有限公司 半导体装置及其制造方法
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
US9564515B2 (en) * 2014-07-28 2017-02-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having super junction structure and method for manufacturing the same
EP3183754A4 (en) 2014-08-19 2018-05-02 Vishay-Siliconix Super-junction metal oxide semiconductor field effect transistor
DE102016111940B4 (de) * 2016-06-29 2019-07-25 Infineon Technologies Austria Ag Verfahren zum Herstellen einer Superjunction-Halbleitervorrichtung und Superjunction-Halbleitervorrichtung
DE102018105741B3 (de) * 2018-03-13 2019-07-11 Infineon Technologies Dresden Gmbh Verfahren zum erzeugen komplementär dotierter halbleitergebiete in einem halbleiterkörper und halbleiteranordnung
CN111146198B (zh) * 2018-11-06 2022-06-07 世界先进积体电路股份有限公司 半导体结构及其制造方法
US11056576B1 (en) * 2020-01-31 2021-07-06 Nanya Technology Corporation Method of manufacturing semiconductor device
CN116504800B (zh) * 2023-06-29 2023-09-12 合肥晶合集成电路股份有限公司 半导体结构制备方法及半导体结构

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002067333A1 (en) * 2001-02-21 2002-08-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method of manufacturing the same
JP2007087985A (ja) * 2005-09-20 2007-04-05 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置およびその製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003028108A1 (fr) * 2001-09-19 2003-04-03 Kabushiki Kaisha Toshiba Semi-conducteur et procede de fabrication
US6645815B2 (en) * 2001-11-20 2003-11-11 General Semiconductor, Inc. Method for forming trench MOSFET device with low parasitic resistance
KR100448915B1 (ko) * 2002-07-26 2004-09-16 삼성전자주식회사 고전압 출력회로의 풀업 트랜지스터 어레이
JP4209260B2 (ja) * 2003-06-04 2009-01-14 Ｎｅｃエレクトロニクス株式会社 半導体装置およびその製造方法
WO2005060676A2 (en) 2003-12-19 2005-07-07 Third Dimension (3D) Semiconductor, Inc. A method for manufacturing a superjunction device with wide mesas
JP2006140250A (ja) * 2004-11-11 2006-06-01 Toshiba Corp 半導体装置及びその製造方法
JP2006186145A (ja) * 2004-12-28 2006-07-13 Toshiba Corp 半導体装置及びその製造方法
US7482220B2 (en) * 2005-02-15 2009-01-27 Semiconductor Components Industries, L.L.C. Semiconductor device having deep trench charge compensation regions and method
JP4939760B2 (ja) * 2005-03-01 2012-05-30 株式会社東芝 半導体装置
TW200727367A (en) * 2005-04-22 2007-07-16 Icemos Technology Corp Superjunction device having oxide lined trenches and method for manufacturing a superjunction device having oxide lined trenches
TW200820419A (en) 2006-10-19 2008-05-01 Semiconductor Components Ind Semiconductor device having deep trench charge compensation regions and method
JP5002628B2 (ja) * 2009-08-25 2012-08-15 株式会社東芝 電力用半導体素子
US8642427B1 (en) * 2012-08-02 2014-02-04 Vanguard International Semiconductor Corporation Semiconductor device and method for fabricating the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002067333A1 (en) * 2001-02-21 2002-08-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method of manufacturing the same
JP2007087985A (ja) * 2005-09-20 2007-04-05 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9466730B2 (en) 2014-01-17 2016-10-11 Vanguard International Semiconductor Corporation Semiconductor device and method for fabricating the same
JP2015185635A (ja) * 2014-03-24 2015-10-22 世界先進積體電路股▲ふん▼有限公司 半導体装置とその製造方法

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