CN105304692A - 用于在沟槽功率mosfet中优化端接设计的不对称多晶硅栅极的制备方法 - Google Patents

用于在沟槽功率mosfet中优化端接设计的不对称多晶硅栅极的制备方法 Download PDF

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Abstract

本发明公开了一种具有多个晶体管的半导体器件，包括一个端接区，带有不对称栅极的晶体管。该半导体器件包括具有多个有源晶体管的有源区，其中每个有源晶体管都含有源极、漏极和栅极区。源极和栅极区相互分离，并且相互绝缘。端接区包围着有源区。端接区包括多个分离的端接沟槽、每个沟槽都用导电材料和绝缘材料填充。电绝缘材料沉积在导电材料和衬底导电材料之间。多个端接沟槽中的其中之一沉积在有源区和多个端接沟槽的其余沟槽之间，栅极区就形成在端接沟槽中，与屏蔽栅极区重叠并间隔开，从而使栅极多晶硅的剖面面积小于晶体管中作为不对称设计的栅极区的剖面面积。

Description

用于在沟槽功率MOSFET中优化端接设计的不对称多晶硅栅极的制备方法
技术领域
本发明主要涉及场效应管，更确切地说是涉及具有器件边缘端接性能的功率氧化物半导体场效应管(MOSFET)。
背景技术
功率电子器件通常采用功率金属-氧化物-半导体场效应晶体管(MOSFET)。功率MOSFET应能承受比较高的击穿电压，同时具有非常低的导通电阻。一般来说，功率MOSFET器件是通过一簇晶体管阵列，制备在称为有源区的衬底上制成的。
在包围着有源区的区域中，在有源区中建立起电场。这称为端接区。功率MOSFET的击穿电压应达到最大，在端接区中，超过有源晶胞区的击穿电压。如果端接击穿电压低于有源区的击穿电压，那么雪崩电流将涌入端接区，从而削弱雪崩性能。在大多数器件中，最高的可能的雪崩电流是非常有必要的。
在传统的屏蔽栅晶体管(SGT)MOSFET中，端接区设计是最具有挑战性的，由于最后的有源晶胞沟槽毗邻端接区，因此该有源晶胞沟槽与有源区内的那些性能不同。
因此，十分有必要设计适宜的端接区，使功率MOSFET的击穿电压达到最大。
发明内容
一种具有多个晶体管的半导体器件，包括一个端接区，其特点是带有不对称栅极的晶体管。该半导体器件包括具有多个有源晶体管的有源区，其中每个有源晶体管都含有源极、漏极和栅极区。源极和栅极区相互分离，并且相互绝缘。端接区包围着有源区。端接区包括多个分离的端接沟槽、每个沟槽都用导电材料和绝缘材料填充。电绝缘材料沉积在导电材料和衬底导电材料之间。多个端接沟槽中的其中之一沉积在有源区和多个端接沟槽的其余沟槽之间，栅极区就形成在端接沟槽中，与屏蔽栅极区重叠并间隔开，从而使栅极多晶硅的剖面面积小于晶体管中作为不对称设计的栅极区的剖面面积。本发明还提出了一种用于制备半导体器件的方法。这些及其他实施例将在下文中详细介绍。
本发明提供一种形成在半导体衬底上的半导体器件，包括：一个含有多个晶体管的有源区，每个晶体管都含有源极区、本体区、漏极区和栅极区；以及一个包围着所述的有源区的端接区，所述的端接区包括至少一个靠近有源区的最里面的端接沟槽，以及一个远离最里面的端接沟槽的最外面的端接沟槽，每个端接沟槽都用导电材料填充，电绝缘材料沉积在所述的导电材料和所述的衬底材料之间，最里面的端接沟槽具有一个由所述的导电材料制成的栅极部分，所述的栅极部分的剖面面积小于所述的有源区中的晶体管的所述的栅极区的剖面面积。
上述的半导体器件，沉积在所述的最外面的端接沟槽中的所述的导电材料，电连接到端接区中的一个本体掺杂区，最外面的端接沟槽远离最里面的端接沟槽，所述的端接区中的本体掺杂区则更加远离最里面的端接沟槽。
上述的半导体器件，栅极部分沉积在有源区附近的最里面的端接沟槽中，通过所述的电绝缘材料，所述的栅极部分与衬底材料绝缘，电绝缘材料具第一厚度的部分在所述的栅极部分和所述栅极部分附近的所述的本体区之间，电绝缘材料具第二厚度的部分在所述的栅极部分和端接区中所述的衬底材料之间，所述的第一厚度小于所述的第二厚度。
上述的半导体器件，有源区附近的所述的最里面的端接沟槽的宽度和深度，与设置在有源区中的有源栅极沟槽的宽度和深度相同。
上述的半导体器件，所述的栅极部分与所述的导电材料制成的一个屏蔽栅极区重叠，并且绝缘，所述的屏蔽栅极区在有源区附近的所述的最里面的端接沟槽底部。
上述的半导体器件，所述的源极区和所述的屏蔽栅极区电连接。
上述的半导体器件，沉积在所述的最外面的端接沟槽中的导电材料电连接到端接区中的一个本体掺杂区，所述的最外面的端接沟槽远离所述的最里面的端接沟槽，所述的本体掺杂区更加远离最里面的端接沟槽。
上述的半导体器件，栅极部分沉积在有源区附近的最里面的端接沟槽中，通过所述的电绝缘材料，所述的栅极部分与衬底材料绝缘，电绝缘材料具第一厚度的部分在所述的栅极部分和所述的栅极部分附近的所述的本体区之间，电绝缘材料具第二厚度的部分在栅极部分和端接区中所述的衬底材料之间，所述的第一厚度小于所述的第二厚度。
上述的半导体器件，有源区附近的所述的最里面的端接沟槽的宽度和深度，与设置在有源区中的有源栅极沟槽的宽度和深度相同。
上述半导体器件，端接区中的衬底材料的顶面至少下凹到所述的栅极部分的底部。
上述的半导体器件，沉积在所述的最外面的端接沟槽中所述的导电材料，电连接到端接区中的衬底区，最外面的端接沟槽远离最里面的端接沟槽。
本发明还提供一种形成在半导体衬底上的半导体器件，包括：一个含有多个晶体管的有源区，每个晶体管都含有源极区、本体区、漏极区和栅极区；以及一个包围着所述的有源区的端接区，所述的端接区包括至少一个靠近有源区的最里面的端接沟槽，以及一个远离最里面的端接沟槽的最外面的端接沟槽，每个端接沟槽都用导电材料填充，电绝缘材料沉积在所述的导电材料和所述的衬底材料之间；其中沉积在所述的最外面的端接沟槽中的导电材料电连接到端接区中的一个本体掺杂区，最外面的端接沟槽远离所述的最里面的端接沟槽，所述端接区中的本体掺杂区更加远离最里面的端接沟槽。
本发明提供一种在掺杂第一导电类型的半导体衬底上制备半导体器件的方法，包括：在衬底上，制备多个空间分离的有源区中的有源沟槽，多个空间分离的端接区中的端接沟槽，所述的多个端接沟槽包括至少一个最里面的端接沟槽，在有源区附近，以及一个最外面的端接沟槽，离有源区最远；在每个所述的沟槽中，制备一个绝缘栅极区；从有源区附近最里面的端接沟槽上，除去所述的绝缘栅极区靠近端接区的外面部分，同时在每个有源沟槽中保留所述的绝缘栅极区；在衬底上方，制备一个绝缘层，填充最里面的端接沟槽中所除去的绝缘栅极区的外部；并且通过衬底上方的绝缘层，制备电接头。
上述的方法，还包括在除去最里面的端接沟槽中的绝缘栅极区的外部之前，通过整个有源区和端接区，在衬底的顶部，无需掩膜，注入本体掺杂物和源极掺杂物，所述的本体掺杂物具有与第一导电类型相反的第二导电类型，所述的源极掺杂物具有第一导电类型。
上述的方法，制备电接头的步骤还将远离有源区的最外面的端接沟槽中的绝缘栅极区电连接到最外面的端接沟槽附近更加远离有源区的一个本体掺杂区。
上述的方法，每个有源沟槽和端接沟槽的底部都用被电绝缘材料包围着的导电材料填充，在每个沟槽中制备绝缘栅极区的方法是在每个沟槽的顶部制备绝缘栅极，与沟槽底部的导电材料重叠，所述的电绝缘材料的一部分设置在沟槽顶部栅极区和沟槽底部的导电材料之间。
上述的方法，从最里面的端接沟槽上除去端接区附近的所述的绝缘栅极区的外部，还从最外面的端接沟槽上除去全部的所述的绝缘栅极区。
上述的方法，制备电接头的步骤还将填充远离有源区的最外面的端接沟槽的底部且被电绝缘材料包围着的导电材料，电连接到在最外面的端接沟槽附近的离有源区更远的一个本体掺杂区。
上述的方法，从最里面的端接沟槽上，除去端接区附近的所述的绝缘栅极的外部，还将端接区中衬底的顶部至少向下除去到绝缘栅极区的底部。
上述的方法，制备电接头的步骤还将被电绝缘材料包围着的填充远离有源区的最外面的端接沟槽底部的导电材料电连接到邻近最外面的端接沟槽的衬底区。
附图说明
图1表示依据本发明，一种半导体器件的俯视图；
图2A表示图1所示的半导体器件沿线2-2'的侧视图，图2B表示依据本发明的另一实施例，图1所示的半导体器件沿线2-2'的侧视图；
图3表示依据本发明的另一个实施例，半导体器件的侧视图；
图4-21表示不同的制备工艺中，图1和2所示的半导体器件的剖面图；
图22-25表示不同的制备工艺中，图1和2所示的半导体器件的剖面图。
具体实施方式
参见图1和图2A，分别表示沿线2-2'的部分布局和剖面图，半导体器件10形成在半导体衬底12上，半导体衬底12包括有源区14和端接区16，端接区16包围着有源区14。衬底12包括掺杂N-型或P-型杂质的外延层，杂质的掺杂浓度约在1e13cm-3至1e18cm-3之间，在重掺杂N+或P+半导体层上方(图中没有表示出)。有源区14包括多个场效应晶体管，栅极形成在多个有源沟槽中，图18表示出了其中一个有源沟槽。每个晶体管都包括源极区23、本体区27、漏极区22、带沟槽的绝缘栅极区24以及屏蔽栅极区20，屏蔽栅极区20设置在栅极区24下方的有源沟槽18的底部。栅极区24和屏蔽栅极区20由导电材料制成，例如掺杂的多晶硅，并且通过设置在它们之间的电绝缘材料26电绝缘。如图2A所示，源极的掺杂物导电类型与衬底相同，本体掺杂物的导电类型与衬底相反，源极掺杂物和本体掺杂物注入到整个有源区的上表面中，分别构成源极区23以及本体区27，及源极掺杂物和本体掺杂物被注入到整个端接区的上表面中分别构成源极掺杂区23'以及本体掺杂区27'。有源区中的每个源极和本体区都电连接到设置在衬底上方的源极金属38，而端接区中的源极掺杂区和本体掺杂区都是浮动的。
端接区16包括至少一个最里面的端接沟槽19，在有源区14附近，以及一个最外面的端接沟槽31，远离最里面的端接沟槽19。沟槽19设置在有源区14或晶体管有源沟槽18和沟槽31之间。我们希望，沟槽19的宽度和深度与沟槽18相同。用导电材料32和电绝缘材料35填充沟槽31。导电材料32可以是任意适宜的导电材料。在本例中，导电材料为掺杂的多晶硅。电绝缘材料35可以是任意适宜的电绝缘材料。在本例中，电绝缘材料35为氧化硅。导电材料32被电绝缘材料35包围着，导电材料32沉积在沟槽31中，沟槽31内的导电材料32通过金属接头40，电连接到本体掺杂区27'，该处的本体掺杂区27'在最外面的端接沟槽附近，并且远离最里面的端接沟槽和有源区。源极和本体掺杂区23'和27'在最外面的端接沟槽附近，并且远离有源区，延伸到限定半导体衬底边缘的划线。
与有源沟槽18类似，导电材料21设置在沟槽19中，作为晶体管19的屏蔽栅。由导电材料构成的栅极区25被设置至与屏蔽栅21重叠，并通过电绝缘材料26与屏蔽栅21分隔开。漏极接头34与漏极区22电连接。栅极接头与栅极区24和25电连接，可以在端接区16中各自的位置15处拾取，如图1所示，图1表示有源沟槽18和最里面的端接沟槽19互连，而最外面的端接沟槽31并不与其他任意沟槽互连。屏蔽栅20和21分别在有源沟槽18中和最里面的端接沟槽19中，它们互连方式与下文所述的图3中的实施例相同，并且同样地，在第三维度上电连接到源极金属38(图中没有表示出)。
栅极区24大致对称地设置在有源栅极沟槽18中，相同厚度的栅极电介质层在栅极区24的两边上，使其与本体区27绝缘，与栅极区24不同，栅极区25非对称地设置在沟槽19中，第一电介质层与有源栅极电介质层厚度相同，第一电介质层使栅极区25与栅极区25附近的本体区27绝缘，第二电介质层的厚度比有源栅极电介质层27'厚得多，第二电介质层使栅极区25与栅极区25附近的本体掺杂区27'绝缘。栅极区25的剖面面积是不对称的，而且/或者比有源栅极区24的剖面面积小。最里面的端接沟槽19中的不对称栅极区25的好处是，有源栅极沟槽18和最里面的端接沟槽19之间的最后一个有源晶体管台面结构的特性与其他的有源晶体管台面结构区相同，这正是由于在最里面的端接沟槽19中存在栅极区25；可以调节使端接沟槽19中的栅极区25绝缘的较厚的绝缘层，使电场42的分布达到最优，从而获得最大的击穿电压。这可以与图3所示的半导体器件110相比拟。
参见图2A和3，半导体器件110包括一个在有源区中的晶体管118，晶体管118与晶体管18基本相同。端接区116包括端接沟槽121和131。如图3所示，最后的有源晶体管台面结构在栅极124附近，仅仅具有一个通道。由于沟槽121中不存在栅极，端接沟槽121附近的晶体管台面结构的边上没有建立通道，因此图3中的最后一个有源晶体管台面结构与有源区中的其他有源晶体管台面结构的特性不同，导致器件很早被击穿。基于以上原因，这是我们所不希望发生的事情。通过细致调节将栅极区25与端接区16中的半导体台面结构分开的氧化物的厚度，可以调节图2A中的电场42与图3中的电场142大致相同，从而使不对称的栅极区25不会影响端接区16的性能。
图2B表示依据本发明的另一个实施例。图2B中的器件除了在整个端接区中除去衬底顶部，使端接区中衬底顶面至少凹向栅极区25的底部之外，其他都与图2A大致相同。由于已经除去了图2A中的源极和本体掺杂区23'和27'，因此沉积在沟槽31中的导电材料32，电连接到端接区中的衬底。
参见图2A、2B和3，器件10的另一优势在于，可以利用多个与器件110相同的制备工艺来制备器件10，区别仅是衬底图案的不同，在现有已知的方法中，仅使用5个掩膜，而不是6个掩膜。如图4所示，最开始时，通过在衬底12上沉积形成器件10，利用标准的沉积技术，制备氧化层46、氮化层48以及ONO堆栈44的氧化层50。如图所示，通过热氧化或化学气相沉积(CVD)制备的氧化层46的厚度为至通常取通过LPCVD或等离子体增强的化学气相沉积(PECVD)制备的氮化层的厚度为至通常取通过LPCVD或等离子体增强的化学气相沉积(PECVD)制备的氧化层50的厚度为至通常取然后，沉积ONO堆栈44，形成相同的图案，通过标准的制图和刻蚀工艺，形成多个开口51、52和53，使衬底12的表面54裸露出来，如图5所示。
制备开口51、52和53之后，可以选择进行刻蚀工艺，通常采用各向异性的干刻蚀，包括反应离子刻蚀RIE(Reactiveionetching)形成沟槽55、56和57，分别从开口51、52和53开始延伸，终止在表面58、59和60，沟槽深度分别为0.5微米至4微米，通常取1微米，如图6所示。形成沟槽55、56和57之后，通过热氧化或LPCVD，分别形成衬垫氧化物61、62和63，厚度约为至通常取如图7所示。通过LPCVD或PECVD沉积以及后续的各向异性干刻蚀，氮化物垫片64、65和66分别形成在沟槽55、56和57侧壁上的每个衬垫氧化物61、62和63上方，厚度为至通常取每个氮化物垫片64、65和66都从氧化层50开始，朝着衬底12延伸。
形成氮化物垫片64、65和66之后，可以选择进行刻蚀工艺，通常选用各向异性干刻蚀，制备沟槽67、68和69。沟槽67、68和69分别从氮化物垫片64、65和66开始延伸，分别终止在表面70、71和72，沟槽深度为0.5微米至8微米，通常取3微米，如图8所示。氮化物垫片64、65和66构成一个刻蚀阻挡层，以限定每个沟槽67、68和69的宽度，所测量的宽度平行于直线73。制备沟槽67、68和69之后，利用热工艺，在沟槽67、68和69未被氮化物垫片64、65和66覆盖的侧壁上的衬底12的区域74、75和76中，进行氧化物生长，如图9所示。氧化物74、75和76的厚度约为至通常取氧化区74、75和76可以利用标准的湿氧化制备。制成氧化区74、75和76之后，裸露出氮化物垫片64、65和66，进行传统的湿刻蚀，并除去，保留沟槽77、78和79，如图10所示。
沉积一个重掺杂多晶硅层80，例如原位磷掺杂多晶硅1，例如通过CVD，覆盖氧化层50，并填充在沟槽77、78和79中，其厚度为至通常取如图11所示。利用可选的刻蚀工艺(例如标准的多晶硅干回刻工艺)，除去多晶硅层80的顶部，保留多晶硅插头81、82和83，每个多晶硅插头都分别在末端被氧化区74、75和76中的一个包围着，插头81、82和83的顶面分别与氧化区74、75和76的顶面共面，构成沟槽87、88和89的非均匀表面84、85和86，如图12所示。
氧化硅层90形成在衬底12上，包括氧化层50以及氧化区74、75和76，通过LPCVD或PECVD，填充沟槽87、88和89，其厚度约为至通常取如图13所示。在这种情况下，氧化硅层90包围插头81、82和83。氧化硅层90经过化学机械处理(CMP)，完全除去氧化层90的顶部区域，以及氮化层48的绝大部分，为衬底92留下裸露的氮化层48，如图14所示。
参见图12、14和15，结构92经过湿刻蚀工艺，除去剩余部分的氮化层48，并且在衬底12上方的氧化层46以及沟槽87、88和89中的氧化层90的顶部达到预设深度，预设深度在衬底12的顶面以下，在表面84、85和86以上，分别留下沟槽94、95和96。沟槽94、95和96都包括一个氧化区97、98和99，每个都由包围着多晶硅插头81、82和83的剩余部分的氧化层90构成。在这种情况下，衬底12的表面100裸露出来。在表面100上方、在沟槽94、96和97的侧壁上以及表面97、98和99上，形成栅极氧化层102。沉积一个多晶硅层104(例如原位磷掺杂多晶硅2)，以覆盖氧化层102，填充沟槽94、95和96的剩余部分，如图16所示，然后将多晶硅层104回刻到栅极氧化物102的表面。在这种情况下，仅剩余多晶硅层104的105、106和107部分，氧化层102与表面100重叠的区域裸露出来。通过全面注入，先后形成本体区103以及源极区101，如图17所示。
参见图17和18，106和107部分经过刻蚀工艺，完全除去107部分以及106离105最远的那一部分，例如通过标准的各向异性干刻蚀。为此，沉积一个带图案的光致抗蚀剂层108，完全覆盖栅极氧化层102和105部分，以及106最靠近105的109部分。刻蚀106和107之后，除去光致抗蚀剂层108，在衬底上方，沉积一个电绝缘层110(例如低温氧化物(LTO)和/或含有硼酸的硅玻璃(BPSG))，如图19所示。制备绝缘层110之后，在绝缘层110上方形成一个带图案的光致抗蚀剂层112，并形成接触开口113和114的图案。形成开口113和114之后，通过一个适宜的刻蚀工艺，形成通孔115和116，经由开口114在绝缘层110中和多晶硅插头83的顶部形成通孔116，以及经由开口113在绝缘层110、源极层101中和本体层103的顶部形成通孔115，如图20所示。随后，除去光致抗蚀剂层112，在通孔115和116中，形成势垒金属和金属插头130和132，例如钨(W)插头，并将通孔115和116中的金属插头130和132分别相对应地与图2中所示的接头38和40电接触，如图21所示。
参见图18和22，应明确上述说明仅仅表示具有半导体器件10的优良特性的半导体器件的一种制备方式。例如，回刻多晶硅层104，并且制备的本体层103和源极层101之后，可以形成光致抗蚀剂层108的图案，仅仅覆盖105部分以及区域106的109部分，由光致抗蚀剂层208表示。制成光致抗蚀剂层208，栅极氧化层102、源极层和本体层101、103和衬底12的顶部120，以及109部分附近的那部分106区域和整个区域107都通过适宜的刻蚀工艺，以便完全除去，例如标准的各向异性干刻蚀。在这种情况下，步进结构122仍然保留在衬底12上方。
制成步进结构122之后，电绝缘层210，例如低温氧化物(LTO)和/或含有硼酸的硅玻璃(BPSG)，沉积在衬底12上方，如图23所示。制成绝缘层210之后，光致抗蚀剂层212才在绝缘层210上方，并形成具有接触开口213和214的图案。制成开口213和214之后，通过适宜的刻蚀工艺，制备通孔215和216，经由开口214在绝缘层110中和多晶硅插头83的顶部形成通孔216，以及经由开口213在绝缘层110、源极层101中和本体层103的顶部形成通孔215，如图24所示。随后，除去光致抗蚀剂层212，在通孔215和216中，形成势垒金属和金属插头230和232，例如钨(W)插头，并通过与图2中所示的接头38和40类似的方式，将通孔215和216中的金属插头230和232分别与接头电接触。
应理解上述说明仅是本发明的示例，以及其他在本发明意图和范围内的修正，不应认为是本发明范围的局限。因此，本发明的范围应由所附的权利要求书及其全部等价内容限定。

Claims (7)

1.一种形成在半导体衬底上的半导体器件，其特征在于，包括：
一个含有多个晶体管的有源区，每个晶体管都含有源极区、本体区、漏极区和栅极区；以及
一个包围着所述有源区的端接区，所述的端接区包括至少一个靠近有源区的最里面的端接沟槽，以及一个远离最里面的端接沟槽的最外面的端接沟槽，每个端接沟槽都用导电材料填充，电绝缘材料沉积在所述导电材料和所述的衬底材料之间，最里面的端接沟槽具有一个由所述导电材料制成的栅极部分，所述栅极部分的剖面面积小于所述有源区中的晶体管的所述栅极区的剖面面积，所述栅极部分与所述导电材料制成的一个屏蔽栅极区重叠，并且绝缘，所述屏蔽栅极区在有源区附近的所述最里面的端接沟槽底部，所述源极区和所述屏蔽栅极区电连接；
端接区中所述的衬底材料的顶面至少下凹到所述的栅极部分的底部。
2.如权利要求1所述的半导体器件，其特征在于，沉积在所述的最外面的端接沟槽中所述的导电材料，电连接到端接区中的衬底区，最外面的端接沟槽远离最里面的端接沟槽。
3.如权利要求1所述的半导体器件，其特征在于，所述的栅极部分沉积在有源区附近的所述的最里面的端接沟槽中，通过所述的电绝缘材料，所述的栅极部分与衬底材料绝缘，电绝缘材料具第一厚度的部分在所述的栅极部分和所述栅极部分附近的所述的本体区之间，电绝缘材料具第二厚度的部分在所述的栅极部分和端接区中所述的衬底材料之间，所述的第一厚度小于所述的第二厚度。
4.如权利要求1所述的半导体器件，其特征在于，有源区附近的所述的最里面的端接沟槽的宽度和深度，与设置在有源区中的有源栅极沟槽的宽度和深度相同。
5.如权利要求1所述的半导体器件，其特征在于，所述的源极区和所述的屏蔽栅极区电连接。
6.如权利要求5所述的半导体器件，其特征在于，所述的栅极部分沉积在有源区附近的所述的最里面的端接沟槽中，通过所述的电绝缘材料，所述的栅极部分与衬底材料绝缘，电绝缘材料具第一厚度的部分在所述的栅极部分和所述的栅极部分附近的所述的本体区之间，电绝缘材料具第二厚度的部分在所述的栅极部分和端接区中所述的衬底材料之间，所述的第一厚度小于所述的第二厚度。
7.如权利要求5所述的半导体器件，其特征在于，有源区附近的所述的最里面的端接沟槽的宽度和深度，与设置在有源区中的有源栅极沟槽的宽度和深度相同。
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