CN102299180A - 包含单元区和具有高击穿电压结构的外围区的半导体器件 - Google Patents

包含单元区和具有高击穿电压结构的外围区的半导体器件 Download PDF

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Abstract

本发明涉及一种半导体器件，包括：半导体衬底(4)和电场末端部(13)。半导体衬底(4)包括衬底(1)、设置在所述衬底(1)的表面上的漂移层(2)以及设置在所述漂移层(2)的表面上的基极层(3)。所述半导体衬底(4)被划分为其中设置有半导体元件的单元区和包围所述单元区的外围区。基极部分(3)具有位于贯穿所述单元区和所述外围区的同一平面上的底面，并且提供位于所述外围区中的电场缓和层(3a)。所述电场末端部(13)包围所述电场缓和层(3a)的一部分和所述单元区，并且从所述电场缓和层(3a)的表面穿透所述电场缓和层(3a)到达所述漂移层(2)。

Description

包含单元区和具有高击穿电压结构的外围区的半导体器件
技术领域
本发明涉及一种包含单元区和外围区的半导体器件，在该单元区中设置有半导体，并且外围区包围单元区且具有高击穿电压结构。
背景技术
JP-A-11-74524(对应于US 6054752)和JP-A-2007-165604(对应于US2009/0045413 A1)公开在包围单元区的外围区中形成的高击穿电压结构，在该单元区中形成诸如垂直功率MOSFET和二极管等的半导体元件。图13是在JP-A-11-74524中公开的半导体器件的外围区中形成的高击穿电压结构的截面图。
如图13所示，半导体器件包括n型漂移层101、设置在n型漂移层101上的p型层102、凹进部分103以及p型的电场缓和层(relaxing layer)104。凹进部分103形成台面结构且电场缓和层104设置在台面结构的侧壁和底部上。从p型层102到n型漂移层101内设置用来形成台面结构的凹进部分103。在台面结构的台阶部分，电场缓和层104设置在凹进部分103中、从p型层102的表面到n型漂移层101的表面。通过形成电场缓和层104，等势线朝着外围区逐渐地延伸并且对电场集中进行缓和。所以，能够改善击穿电压。
在JP-A-11-74524和JP-A-2007-165604中公开的高击穿电压结构具有：在与电场缓和层接触的部分的不连续的点以及电场缓和层是弯曲的弯曲部分，在不连续的点处导电类型不同的材料彼此连接。例如，在JP-A-11-74524中公开的高击穿电压结构中，n型半导体与p型半导体连接处的不连续的点位于图13的区R1中，而电场缓和层的弯曲部分位于图13的区R2中。所以，电场可以集中在区R1和R2，并且可以减小击穿电压。
发明内容
鉴于前述问题，本发明的目的在于提供一种包括具有高击穿电压结构的外围区的半导体器件。
根据本发明一方面的半导体器件，包括：半导体衬底和电场末端部(terminal part)。半导体衬底包括衬底、设置在衬底的表面上的第一导电类型的漂移层以及设置在漂移层的表面上的第二导电类型的基极层。半导体衬底被划分为其中设置有半导体元件的单元区和包围所述单元区的外围区。基极部分具有位于贯穿单元区和外围区的同一平面上的底面。基极部分位于外围区的一部分提供电场缓和层。电场末端部设置在外围区中，并且包围电场缓和层的一部分和单元区。电场末端部从所述电场缓和层的表面穿透电场缓和层到达漂移层。
在上述半导体器件中，通过基极层具有平坦底面的一部分提供电场缓和层。所以，电场缓和层不具有弯曲部分。此外，由于漂移层仅是与电场缓和层接触的半导体，所以不存在具有不同导电类型的材料在其位置处彼此连接的不连续的点。因此，能够改善半导体器件的击穿电压。
附图说明
当结合附图，根据优选实施例的下列详细的描述，本发明另外的目的和优点将是更容易显而易见的。在附图中：
图1是根据第一实施例的SiC半导体器件的截面图；
图2A是用作模拟模型的根据第一实施例的SiC半导体器件的截面图，以及图2B是示出图2A示出的模型击穿时的等势线的分布的图示；
图3是示出反向偏压下漏电压和漏电流之间的关系的曲线图；
图4是示出p型基极层和电场缓和层的杂质浓度与击穿电压之间的关系的曲线图；
图5是示出电场缓和层的厚度与击穿电压之间的关系的曲线图；
图6A和图6B是示出图1所示SiC半导体器件的制造工艺的图示；
图7A和图7B是示出在图6B示出的工艺之后的SiC半导体器件的制造工艺的图示；
图8A和图8B是示出在图7B示出的工艺之后的SiC半导体器件的制造工艺的图示；
图9是根据第二实施例的SiC半导体器件的截面图；
图10是根据第三实施例的SiC半导体器件的截面图；
图11是根据第四实施例的SiC半导体器件的截面图；
图12是根据第五实施例的SiC半导体器件的截面图；
图13是根据现有技术的SiC半导体器件的截面图。
具体实施方式
(第一实施例)
将描述本发明的第一实施例。在本实施例中，将描述SiC半导体器件，在该SiC半导体器件中，n沟道型垂直功率MOSFET作为半导体元件形成在单元区中。图1是根据本实施例的SiC半导体器件的截面图。在下文中将参考图1描述根据本实施例的SiC半导体器件的结构。
如图1所示，SiC半导体器件包括单元区和外围区，在该单元区中形成有垂直功率MOSFET，该外围区包围单元区且具有高击穿电压结构。尽管在图1中仅示出SiC半导体器件中的外围区和单元区的一部分，单元区也位于SiC半导体器件的中心部分并且外围区包围单元区。
SiC半导体器件包括半导体衬底4。半导体衬底4包括n+型衬底1、n-型漂移层2和p型基极层3。例如，n+型衬底1具有大于或等于1×1019cm-3的杂质浓度。n-型漂移层2具有比n+型衬底1低的杂质浓度。例如，n-型漂移层2具有从1×1015cm-3到5×1016cm-3的杂质浓度。例如，p型基极层3具有从1×1016cm-3到5×1018cm-3的杂质浓度。n+型衬底1、n-型漂移层2以及p型基极层3全部由SiC制成，该SiC是宽带隙半导体。
半导体衬底4被划分为单元区和外围区。在单元区中，设置具有比n-型漂移层2高的杂质浓度的n+型源极区5。例如，n+型源极区5具有从1×1018cm-3到5×1020cm-3的杂质浓度。此外，在半导体衬底4的前表面侧，沟槽6穿透n+型源极区5和p型基极层3达到n-型漂移层2。栅极绝缘层7被设置以便覆盖沟槽6的内壁。在栅极绝缘层7的表面上，设置由掺杂的多晶硅制成的栅电极8。例如，由氧化层制成的层间绝缘层9被设置成覆盖栅电极8，并且源电极10设置在层间绝缘层9上。源电极10通过设置在层间绝缘层9中的接触孔9a与n+型源极区5和p型基极层3电耦合。
在包含单元区的半导体衬底4的后表面侧上，即在n+型衬底1与n-型漂移层2相反的侧上，设置漏电极11。垂直功率MOSFET具有上述结构。尽管在图1中仅示出垂直功率MOSFET的一个单元，在图1中示出的垂直功率MOSFET的多个单元也设置在单元区中。在与图1所示的截面不同的截面上，栅电极8与外部器件通过设置在层间绝缘层9中的接触孔电耦合。
在半导体衬底4中，p型基极层3从单元区延伸到外围区中。p型基极层3具有位于贯穿单元区和外围区的同一平面上的平坦底面。在本实施例中，p型基极层3位于外围区中的一部分提供电场缓和层3a。
在外围区中，凹进部分12通过从p型基极层3的表面去除一部分p型基极层3来形成，以便形成台面结构。用来形成台面结构的凹进部分12比p型基极层3浅薄。保留在凹进部分12下的p型基极层3的厚度根据p型基极层3的杂质浓度来确定。例如，当p型基极层3具有1×1017cm-3的杂质浓度时，保留在凹进部分12下的p型基极层3的厚度大于或等于0.4μm。
电场缓和层3a的一部分和单元区由电场末端部13包围。电场末端部13位于用来形成台面结构的凹进部分12的底面上。具体地，电场末端部13设置在距凹进部分12邻近单元区的台阶部分1μm到1000μm的距离处。电场末端部13从电场缓和层3a的表面穿透电场缓和层3a到达n-型漂移层2，从而划分电场缓和层3a。
在本实施例中，电场末端部13包括多个凹槽14和绝缘构件15，该多个凹槽14从电场缓和层3a的表面穿透电场缓和层3a到达n-型漂移层2，该绝缘构件15设置在凹槽14中。在单元区中形成的栅极绝缘层7和层间绝缘层9延伸到外围区，并且栅极绝缘层7和层间绝缘层9的一部分提供绝缘构件15。凹槽14同心地包围电场缓和层3a的一部分和单元区。换句话说，根据本实施例的电场末端部13包括以相等间隔定位的多个部分，并且每个部分具有同心地包围单元区的框架形状。
可以任选地确定从凹进部分12的台阶部分到电场末端部13的距离。然而，当距离小于1μm时掩模的未对准可影响单元区，并且当距离大于10000μm时芯片尺寸大。所以，优选地，从凹进部分12的台阶部分到电场末端部13的距离为1μm到10000μm。
这样，在根据本实施例的SiC半导体器件中，通过p型基极层3位于外围区中的部分提供用来形成高击穿电压结构的电场缓和层3a。所以，电场缓和层3a不具有弯曲部分。而且，由于n-型漂移层2仅是与电场缓和层3接触的半导体，不存在具有不同导电类型的材料在其位置处彼此连接的不连续的点。因此，能够进一步改善SiC半导体器件的击穿电压。
图2A、图2B和图3是示出根据本实施例的SiC半导体器件的击穿电压的模拟结果的图示。
图2A是用作模拟模型的根据本实施例的SiC半导体器件的截面图。图2B是示出图2A示出的模型击穿时的等势线的分布的图示。在模拟中，n-型漂移层2具有5×1015cm-3的杂质浓度，而p型基极层3和电场缓和层3a具有1×1017cm-3的杂质浓度。在图2B中，以70V的间隔示出等势线。
如图2所示，击穿时的等势线广泛地扩展而没有偏斜，并且终结于电场末端部13。电场缓和层3a和n-型漂移层2的PN结形成耗尽层，并且等势线通过耗尽层朝着外围区扩展。所以，等势线在外围区广泛地扩展而没有偏斜。这意味着生成电场而没有偏置，且不会出现电场集中。如果等势线的一部分出现畸变，则在该部分出现电场集中。然而，在图2B示出的模拟结果中，不存在畸变。所以，能够认为没有出现电场集中。而且，根据模拟结果，能够确定进一步改善了击穿电压。
图3是示出反向偏压下漏电压和漏电流之间的关系的曲线图。如图3所示，在漏电压小于1900V的情况下，不生成漏电流。所以，SiC半导体器件直至漏电压达到1900V才被击穿。
图4是示出p型基极层3和电场缓和层3a的杂质浓度与图2A所示模型的击穿电压之间的关系的曲线图。如图4所示，击穿电压随着p型基极层3和电场缓和层3a的杂质浓度改变。例如，设计SiC半导体器件以便具有大于或等于1200V的击穿电压。当电场缓和层3a的杂质浓度大于或等于1×1016cm-3时，击穿电压能够大于或等于1200V。
然而，当电场缓和层3a的杂质浓度太高时，减小了击穿电压。如上所述，由于通过电场缓和层3a和n-型漂移层2的PN结形成了耗尽层，所以等势线如图2B所示扩展。当电场缓和层3a的杂质浓度太高时，减小了耗尽层在电场缓和层3a中扩展的宽度。电场缓和层3a的杂质浓度的上限是2.5×1017cm-3。所以，当电场缓和层3a的杂质浓度是从1×1016cm-3到2.5×1017cm-3时，能够达到大于或等于1200V的击穿电压。
图5是示出电场缓和层3a的厚度与击穿电压之间的关系的曲线图。在该模拟中，p型基极层3和电场缓和层3a的杂质浓度是1×1017cm-3。
如图4所示，击穿电压基本上取决于电场缓和层3a的杂质浓度。然而，当电场缓和层3a的厚度太小时，可能不能实现预定的击穿电压。这是因为击穿电压也取决于电场缓和层3a所包含的杂质总量。所以，如图5所示，击穿电压随着电场缓和层3a的厚度减小而减小。例如，在p型基极层3和电场缓和层3a的杂质浓度是1×1017cm-3的情况下，当电场缓和层3a的厚度是0.4μm时，击穿电压为1200V。所以，例如，在p型基极层3和电场缓和层3a的杂质浓度是1×1017cm-3的情况下，通过将电场缓和层3a的厚度设定为大于或等于0.4μm能够实现期望的电压。
在上述描述中，确定电场缓和层3a的杂质浓度和厚度，以便实现大于或等于1200V的击穿电压。然而，期望的击穿电压可以变化，并且电场缓和层3a的杂质浓度和厚度可以根据期望的击穿电压改变。
接下来，将参考图6A至图8B描述根据本实施例的SiC半导体器件的制造方法。
在图6A示出的工艺中，制备半导体衬底4，其中n-型漂移层2和p型基极层3依序堆叠在n+型衬底1的前表面上。例如，n+型衬底1具有大于或等于1×1019cm-3的杂质浓度；例如，n-型漂移层2具有从1×1015cm-3到5×1016cm-3的杂质浓度；以及例如，p型基极层3具有从1×1016cm-3到5×1018cm-3的杂质浓度。通过外延生长，n-型漂移层2和p型基极层3能够形成在n+型衬底1的前表面上。在半导体衬底4的后表面上，形成漏电极11。
在图6B示出的工艺中，例如，由低温氧化物(LTO)制成的掩模形成在p型基极层3的表面上。在将通过光刻工艺形成凹进部分12的部分，在掩模中形成开口。然后，利用掩模，使用诸如反应式离子蚀刻(RIE)等的蚀刻对半导体衬底4进行处理，并且形成凹进部分12。然后，去除掩模。
在图7A示出的工艺中，由LTO制成的掩模形成在p型基极层3的表面上，并且在将通过光刻工艺形成电场末端部13的部分在掩模中形成开口。然后，利用掩模，使用诸如RIE等的蚀刻对半导体衬底4进行处理，并且在凹进部分12中设置凹槽14。然后，去除掩模。
在图7B示出的工艺中，设置在待形成n+型源极区5的部分具有开口的掩模，并且进行诸如氮等的n型杂质的离子注入工艺和n型杂质的激活工艺。因此，在单元区中的p型基极层3的表面部分中的预定区形成n+型源极区5。在去除掩模之后，设置在待形成沟槽6的部分具有开口的掩模，并且利用掩模进行蚀刻。因此，形成沟槽6。之后，去除掩模，并且通过栅极氧化形成栅极绝缘层7。在该工艺处，绝缘层不仅形成在单元区中，而且形成在外围区中，由此绝缘构件15的一部分形成在凹槽14中。
在图8A示出的工艺中，在单元区和外围区的整个区域内形成掺杂的多晶硅层。利用掩模，使用蚀刻或构图对掺杂的多晶硅进行处理，由此形成栅电极8。然后，例如，在单元区和外围区的整个区域内形成由LTO制成的层间绝缘层9。因此，凹槽14完全由绝缘构件15填充，并且形成电场末端部13。
在图8B示出的工艺中，在层间绝缘层9的表面上设置掩模，该掩模在待形成接触孔9a和其它孔的部分具有开口。利用掩模，通过构图对层间绝缘层9进行处理，由此设置接触孔9a和其它孔。
之后，在层间绝缘层9的表面上形成源电极10。因此，在接触孔9a中也设置源电极10，并且源电极10与n+型源极区5和p型基极层3电耦合。通过上述方式，能够形成根据本实施例的SiC半导体器件。
如上所述，在根据本实施例的SiC半导体器件中，通过p型基极层3具有平坦底面的部分提供外围区中的用来形成高击穿电压结构的电场缓和层3a。所以，电场缓和层3a不具有弯曲部分。而且，由于n-型漂移层2仅是与电场缓和层3a接触的半导体，所以不存在具有不同导电类型的材料在其位置处彼此连接的不连续的点。因此，能够进一步改善SiC半导体器件的击穿电压。
(第二实施例)
将描述根据第二实施例的SiC半导体器件。在本实施例中，相对于第一实施例改变了电场末端部13的结构，SiC半导体器件的其它部分类似于第一实施例的那些部分。所以，将仅描述与第一实施例不同的部分。
图9是根据本实施例的SiC半导体器件的截面图。如图9所示，电场末端部13仅包括一个填充有绝缘构件15的凹槽14，并且凹槽14具有框架形状。这样，电场末端部13不需要具有多个填充有绝缘构件15的凹槽14，而是可以具有一个填充有绝缘构件15的凹槽14。
根据本实施例的SiC半导体器件的制造方法几乎类似于根据第一实施例的SiC半导体器件的制造方法。然而，在图7A示出的形成凹槽14的工艺中，改变掩模图案以便仅形成一个凹槽14。
(第三实施例)
将参考图10描述根据第三实施例的SiC半导体器件。在本实施例中，相对于第一实施例改变了电场末端部13的结构，SiC半导体器件的其它部分类似于第一实施例的那些部分。所以，将仅描述与第一实施例不同的部分。
图10是根据本实施例的SiC半导体器件的截面图。如图10所示，在本实施例中，电场末端部13包括n+型层16。例如，通过在形成凹进部分12之后注入n型杂质，并且通过热处理激活n型杂质，能够形成n+型层16。
这样，电场末端部13也可由具有与电场缓和层3a不同的导电类型的n+型层16形成。
根据本实施例的SiC半导体器件的制造方法几乎类似于根据第一实施例的SiC半导体器件的制造方法。然而，进行形成n+型层16的工艺，而不进行形成凹槽14的工艺。例如，通过设置在待形成n+型层16的部分具有开口的掩模，通过掩模注入n型杂质，并且通过加热处理激活n型杂质，能够形成n+型层16。当以同一工艺形成n+型层16和n+型源极区5时，能够简化制造工艺。
(第四实施例)
将描述根据第四实施例的SiC半导体器件。在本实施例中，相对于第一实施例改变了电场末端部13的结构，SiC半导体器件的其它部分类似于第一实施例的那些部分。所以，将仅描述与第一实施例不同的部分。
图11是根据本实施例的SiC半导体器件的截面图。如图11所示，在本实施中，用来形成台面结构的凹进部分12未设置在外围区的整个区域内，而是设置在外围区的最外部分的内部，并且电场末端部13设置在凹进部分12的外部。
这样，电场末端部13也可设置在用来形成台面结构的凹进部分12的外部。
根据本实施例的SiC半导体器件的制造方法几乎类似于根据第一实施例的SiC半导体器件的制造方法。然而，形成凹槽14的工艺不同于第一实施例。在第一实施例中，在形成凹进部分12的工艺的下一工艺处形成凹槽14。然后，在本实施例中，与形成沟槽6的工艺同时地进行形成凹槽14的工艺。当形成栅极绝缘层7时并且当形成层间绝缘层9时，在凹槽14中形成绝缘构件15。当形成用来形成栅电极8的掺杂的多晶硅层时，掺杂的多晶硅层也设置在凹槽14中。然而，当通过构图对掺杂的多晶硅层进行处理时，去除凹槽14中的掺杂的多晶硅层。
(第五实施例)
将描述根据第五实施例的SiC半导体器件。在本实施例中，相对于第四实施例改变了电场末端部13的结构，SiC半导体器件的其它部分类似于第四实施例的那些部分。所以，将仅描述与第四实施例不同的部分。
图12是根据本实施例的SiC半导体器件的截面图。在本实施例中，凹槽14设置在用来形成台面结构的凹进部分12的外部，并且凹槽14以类似于单元区中的沟槽栅极的方式填充有栅极绝缘层7和多晶硅层17。
这样，电场末端部13可设置在用来形成台面结构的凹进部分12的外部，并且电场末端部13可具有与在单元区中形成的沟槽栅极相同的结构。
根据本实施例的SiC半导体器件的制造方法几乎类似于根据第四实施例的SiC半导体器件的制造方法。在第四实施例中，去除掺杂的多晶硅层，当形成栅电极8时该掺杂的多晶硅层形成在凹槽14中。然而，在本实施例中，不去除凹槽14中的掺杂的多晶硅层，而是保留为多晶硅层17。
(其它实施例)
尽管参考附图、结合本发明的优选实施例已经充分地描述了本发明，但是应当注意各种改变和修改对本领域技术人员而言将是显而易见的。
根据上述实施例的每个半导体器件包括作为设置在单元区中的半导体元件的实例的垂直功率MOSFET。只要半导体元件包括p型基极层3，则每个半导体器件可包括具有其它结构的半导体元件。例如，每个半导体器件也可包括IGBT或PN二极管，在该IGBT中n+型衬底1的导电类型与p型相反，在该PN二极管中p型基极层3起阳极的作用而n-型漂移层2和n+型衬底1起阴极的作用。
根据上述实施例的每个半导体器件包括用来形成台面结构的凹进部分12。用来形成台面结构的凹进部分12可从每个半导体器件中省略。
在根据上述实施例的每个半导体器件中，作为实例，第一导电类型是n型且第二导电类型是p型。可以使每个部分的导电类型取反。
根据上述实施例的每个半导体器件由SiC制成，SiC是宽带隙半导体。每个半导体器件也可由GaN或金刚石制成，GaN或金刚石是具有实现高击穿电压的电势的宽带隙半导体。

Claims (8)

1.一种半导体器件，包括：
半导体衬底(4)，所述半导体衬底(4)包括衬底(1)、设置在所述衬底(1)的表面上的第一导电类型的漂移层(2)以及设置在所述漂移层(2)的表面上的第二导电类型的基极层(3)；以及
电场末端部(13)，其中
所述半导体衬底(4)被划分为单元区和包围所述单元区的外围区，在所述单元区中设置有半导体元件，
所述基极区(3)具有位于贯穿所述单元区和所述外围区的同一平面上的底面，
所述基极区(3)位于所述外围区中的部分提供电场缓和层(3a)，
所述电场末端部(13)设置在所述外围区中，
所述电场末端部(13)包围所述电场缓和层(3a)的部分和所述单元区，并且
所述电场末端部(13)从所述电场缓和层(3a)的表面穿透所述电场缓和层(3a)到达所述漂移层(2)。
2.根据权利要求1所述的半导体器件，其中
所述电场末端部(13)包括至少一个凹槽(14)和绝缘构件(15)，所述至少一个凹槽(14)从所述电场缓和层(3a)的表面穿透所述电场缓和层(3a)到达所述漂移层(2)，所述绝缘构件(15)设置在所述至少一个凹槽(14)中。
3.根据权利要求2所述的半导体器件，其中
所述至少一个凹槽(14)包括多个凹槽(14)，
所述绝缘构件(15)设置在所述多个凹槽(14)的每一个中，并且
所述多个凹槽(14)同心地包围所述电场缓和层(3a)的所述部分和所述单元区。
4.根据权利要求1所述的半导体器件，其中
所述电场末端部(13)包括第一导电类型层(16)，所述第一导电类型层(16)从所述电场缓和层(3a)的表面穿透所述电场缓和层(3a)到达所述漂移层(2)。
5.根据权利要求1-4中的任一项所述的半导体器件，其中
所述半导体衬底(4)具有在所述外围区中的凹进部分(12)，
通过从所述基极层(3)的表面去除所述基极层(3)的部分来形成所述凹进部分(12)，以便形成台面结构，并且
所述电场末端部(13)设置在所述凹进部分(12)中。
6.根据权利要求1-4中的任一项所述的半导体器件，其中
所述半导体衬底(4)具有在所述外围区中的凹进部分(12)，
通过从所述基极层(3)的表面去除所述基极层(3)的部分来形成所述凹进部分(12)，以便形成台面结构，并且
所述电场末端部(13)设置在所述凹进部分(12)的外部。
7.根据权利要求5所述的半导体器件，其中
所述凹进部分(12)具有邻近所述单元区的台阶部分，并且
所述电场末端部(13)位于距所述台阶部分1μm到1000μm的距离处。
8.根据权利要求1-4中的任一项所述的半导体器件，其中，
所述基极层(3)和所述电场缓和层(3a)具有从1×1016cm-3到2.5×1017cm-3的杂质浓度。
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