DE102011077764A1 - Halbleitervorrichtung, die einen zellbereich und einen randbereich beinhaltet und eine struktur für hohe durchbruchspannung aufweist - Google Patents

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Hidefumi Takaya
Masahiro Sugimoto
Jun Morimoto
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Tsuyoshi Ishikawa
Yukihiko Watanabe
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Abstract

Eine Halbleitervorrichtung beinhaltet ein Halbleitersubstrat (4) und einen Anschlussteil (13) für ein elektrisches Feld. Das Halbleitersubstrat (4) beinhaltet ein Substrat (1), eine Driftschicht (2), die sich auf einer Oberfläche des Substrats (1) befindet, und eine Basisschicht (3), die sich auf einer Oberfläche der Driftschicht (2) befindet. Das Halbleitersubstrat (4) ist in einen Zellbereich, in dem sich ein Halbleiterelement befindet, und einen Randbereich, der den Zellbereich umgibt, geteilt. Die Basisschicht 3 weist eine Unterseite auf, die sich auf einer gemeinsamen Ebene des gesamten Zellbereichs und Randbereichs befindet, und eine Entspannungsschicht (3a) für ein elektrisches Feld bereitstellt, das in dem Randbereich angeordnet ist. Der Anschlussteil (13) für ein elektrisches Feld umgibt den Zellbereich und einen Abschnitt der Entspannungsschicht (3a) des elektrischen Felds und durchdringt die Entspannungsschicht (3a) für ein elektrisches Feld ausgehend von einer Oberfläche der Entspannungsschicht (3a) des elektrischen Felds bis zur Driftschicht (3).

Description

  • Beschreibung
  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung, die einen Zellbereich, in dem sich ein Halbleiterelement befindet, und einen Randbereich beinhaltet, der den Zellbereich umgibt, und eine Struktur für eine hohe Durchbruchspannung aufweist.
  • JP-A-11-74524 (entsprechend US 6,054,752 ) und JP-A-2007-165604 (entsprechend US 2009/0045413 A1 ) offenbaren Strukturen für hohe Durchbruchspannungen, die in einem Randbereich ausgebildet sind, der einen Zellbereich umgibt, in dem ein Halbleiterelement wie beispielsweise ein vertikaler Leistungs-MOSFET und eine Diode ausgebildet sind. 13 ist eine Querschnittsansicht einer Struktur für hohe Durchbruchspannung, die in einem Randbereich einer Halbleitervorrichtung ausgebildet ist, die in der JP-A-11-74524 offenbart ist.
  • Wie in 13 dargestellt ist, beinhaltet die Halbleitervorrichtung eine n-Driftschicht 101, eine p-Schicht 102, die sich auf der n-Driftschicht 101 befindet, einen Vertiefungsabschnitt 103 und eine Entspannungsschicht 104 des p-Typs für ein elektrisches Feld. Der Vertiefungsabschnitt 103 bildet eine Mesastruktur aus und die Entspannungsschicht 104 für ein elektrisches Feld befindet sich auf einer Seitenwand und einem Boden der Mesastruktur. Der Vertiefungsabschnitt 103 zum Ausbilden der Mesastruktur wird von der p-Schicht 102 in die n-Driftschicht 101 bereitgestellt. Bei einem gestuften Abschnitt der Mesastruktur ist die Entspannungsschicht 104 für ein elektrisches Feld von einer Oberfläche der p-Schicht 102 zu einer Oberfläche der n-Driftschicht 101 in dem Vertiefungsabschnitt 103 abgesetzt. Durch Ausbilden der Entspannungsschicht 104 für ein elektrisches Feld erstrecken sich Äquipotentiallinien sacht in Richtung eines Randbereichs und eine Konzentration eines elektrischen Felds ist entspannt. Somit kann eine Durchbruchspannung verbessert werden.
  • Die Strukturen für hohe Durchbruchspannung, die in JP-A-11-74524 und JP-A-2007-165604 offenbart sind, haben einen Unstetigkeitspunkt, bei dem Materialien mit unterschiedlichen Leitfähigkeitstypen miteinander an einem Abschnitt verbunden sind, der in Kontakt mit der Entspannungsschicht für ein elektrisches Feld und einem Biegeabschnitt ist, an dem eine Entspannungsschicht für ein elektrisches Feld gebogen ist. Beispielsweise befindet sich in der Struktur für hohe Durchbruchspannungen, die in JP-A-11-74524 offenbart ist, ein Unstetigkeitspunkt, wo sich ein n-Halbleiter mit einem p-Halbleiter verbindet, in einem Bereich R1 in 13 und ein Biegeabschnitt der Entspannungsschicht für ein elektrisches Feld befindet sich bei einem Bereich R2 in 13. Somit ist es möglich, dass sich das elektrische Feld bei den Bereichen R1 und R2 konzentriert und die Durchbruchspannung kann reduziert werden.
  • In Hinblick auf die vorstehenden Probleme ist es eine Aufgabe der vorliegenden Erfindung, eine Halbleitereinrichtung bereitzustellen, die einen Randbereich beinhaltet, der eine Struktur mit hoher Durchbruchspannung aufweist.
  • Eine Halbleitervorrichtung gemäß einem Aspekt der vorliegenden Erfindung beinhaltet ein Halbleitersubstrat und einen Anschlussteil für ein elektrisches Feld. Das Halbleitersubstrat beinhaltet ein Substrat, eine Driftschicht eines ersten Leitfähigkeitstyps, die sich auf einer Oberfläche des Substrats befindet, und eine Basisschicht eines zweiten Leitfähigkeitstyps, die sich auf einer Oberfläche der Driftschicht befindet. Das Halbleitersubstrat ist in einen Zellbereich, in dem sich ein Halbleiterelement befindet, und einen Randbereich, der den Zellbereich umgibt, geteilt. Der Basisbereich weist eine Unterseite auf, die sich auf einer gemeinsamen Ebene des gesamten Zellbereichs und Randbereichs befindet. Ein Abschnitt des Basisbereichs, der sich im Randbereich befindet, stellt eine Entspannungsschicht für ein elektrisches Feld bereit. Der Anschlussteil für ein elektrisches Feld befindet sich im Randbereich und umgibt den Zellbereich und einen Abschnitt der Entspannungsschicht für ein elektrisches Feld. Der Anschlussteil für ein elektrisches Feld penetriert die Entspannungsschicht für ein elektrisches Feld ausgehend von einer Oberfläche der Entspannungsschicht für ein elektrisches Feld bis zur Driftschicht.
  • Bei der vorstehend beschriebenen Halbleitervorrichtung wird die Entspannungsschicht für ein elektrisches Feld durch einen Abschnitt der Basisschicht, die eine flache Unterseite aufweist, bereitgestellt. Somit hat die Entspannungsschicht für ein elektrisches Feld keinen Biegeabschnitt. Darüber hinaus gibt es, da die Driftschicht nur ein Halbleiter ist, der in Kontakt mit der Entspannungsschicht für ein elektrisches Feld ist, keinen Unstetigkeitspunkt, bei dem Materialien mit unterschiedlichen Leitfähigkeitstypen miteinander verbunden sind. Demzufolge kann eine Durchbruchspannung der Halbleitervorrichtung verbessert werden.
  • Weitere Aufgaben und Vorteile der vorliegenden Erfindung werden aus der nachfolgenden detaillierten Beschreibung bevorzugter Ausführungsformen in Zusammenschau mit den Zeichnungen ersichtlich.
  • Es zeigt:
  • 1 eine Querschnittsansicht einer SiC-Halbleitervorrichtung gemäß einer ersten Ausführungsform;
  • 2A eine Querschnittsansicht einer SiC-Halbleitervorrichtung gemäß der ersten Ausführungsform, verwendet als ein Simulationsmodell, und 2B ein Diagramm, das eine Verteilung von Äquipotentiallinien bei einem Durchbruch des Modells darstellt, das in 2A dargestellt ist;
  • 3 einen Graph, der eine Beziehung zwischen einer Drainspannung und einem Drainstrom bei Speerspannung darstellt;
  • 4 einen Graph, der eine Beziehung zwischen einer Störstellenkonzentration einer p-Basisschicht und einer Entspannungsschicht für ein elektrisches Feld und einer Durchbruchspannung darstellt;
  • 5 einen Graph, der eine Beziehung zwischen einer Dicke einer Entspannungsschicht für ein elektrisches Feld und einer Durchbruchspannung darstellt;
  • 6A und 6B Diagramme, die ein Herstellungsverfahren der in 1 dargestellten SiC-Halbleitervorrichtung darstellen;
  • 7A und 7B Diagramme, die ein Herstellungsverfahren der SiC-Halbleitervorrichtung, das dem in 6B dargestellten Verfahren folgt, zeigen;
  • 8A und 8B Diagramme, die Herstellungsverfahren der SiC-Halbleitervorrichtung nachfolgend dem in 7B dargestellten Verfahren zeigen;
  • 9 eine Querschnittsansicht einer SiC-Halbleitervorrichtung gemäß einer zweiten Ausführungsform;
  • 10 eine Querschnittsansicht einer SiC-Halbleitervorrichtung gemäß einer dritten Ausführungsform;
  • 11 eine Querschnittsansicht einer SiC-Halbleitervorrichtung gemäß einer vierten Ausführungsform;
  • 12 eine Querschnittsansicht einer SiC-Halbleitervorrichtung gemäß einer fünften Ausführungsform; und
  • 13 eine Querschnittsansicht einer SiC-Halbleitervorrichtung gemäß dem Stand der Technik.
  • (Erste Ausführungsform)
  • Eine erste Ausführungsform der vorliegenden Erfindung wird beschrieben. In der vorliegenden Ausführungsform wird eine SiC-Halbleitervorrichtung beschrieben, in der ein n-Kanal vertikaler MOSFET in einem Zellbereich als ein Halbleiterelement ausgebildet ist. 1 ist eine Querschnittsansicht der SiC-Halbleitervorrichtung gemäß der vorliegenden Ausführungsform. Eine Konfiguration der SiC-Halbleitervorrichtung gemäß der vorliegenden Ausführungsform wird nachfolgend mit Bezug auf 1 beschrieben.
  • Wie i 1 dargestellt ist, beinhaltet die SiC-Halbleitervorrichtung den Zellbereich, in dem der vertikale Leistungs-MOSFET ausgebildet ist und einen Randbereich, der den Zellbereich umgibt und die Struktur für eine hohe Durchbruchspannung aufweist, Obwohl nur ein Teil des Zellbereichs und des Randbereichs in der SiC-Halbleitervorrichtung in 1 dargestellt ist, ist der Zellbereich bei einem Mittenabschnitt der SiC-Halbleitervorrichtung angeordnet und der Randbereich umgibt den Zellbereich.
  • Die SiC-Halbleitervorrichtung beinhaltet ein Halbleitersubstrat 4. Das Halbleitersubstrat 4 beinhaltet ein n+-Substrat 1, eine n–-Driftschicht 2 und eine p-Basisschicht 3. Das n+-Substrat 1 weist eine Störstellenkonzentration von beispielsweise größer oder gleich 1 × 1019 cm–3 auf. Die n–-Driftschicht 2 weist eine niedrigere Störstellenkonzentration als das n+-Substrat 1 auf. Beispielsweise weist die n–-Driftschicht 2 eine Störstellenkonzentration von 1 × 1015 cm–3 bis 5 × 1016 cm–3 auf. Die p-Basisschicht 3 weist eine Störstellenkonzentration von beispielsweise 1 × 1016 cm–3 bis 5 × 1019 cm–3 auf. Das n+-Substrat 1, die n–-Driftschicht 2 und die p-Basisschicht 3 sind alle aus SiC gefertigt, das ein Halbleiter mit großem Bandabstand ist.
  • Das Halbleitersubstrat 4 ist in den Zellbereich und den Randbereich unterteilt. Im Zellbereich befindet sich ein n+-Sourcebereich 5 mit einer gegenüber der n–-Driftschicht 2 höheren Störstellenkonzentration. Beispielsweise weist die n+-Sourceregion 5 eine Störstellenkonzentration von 1 × 1018 cm–3 bis 5 × 1020 cm–3 auf. Darüber hinaus penetriert auf einer Vorderoberflächenseite des Halbleitersubstrats 4 ein Graben (Trench) 6 den n+-Sourcebereich 5 und die p-Basisschicht 3 bis zur n-Driftschicht 2. Eine Gateisolierungschicht 7 ist so angeordnet, dass sie eine innere Wand des Grabens 6 abdeckt. Auf einer Oberfläche der Gateisolierungsschicht 7 ist eine Gateelektrode 8, die aus dotiertem Polysilizium gefertigt ist, angeordnet. Eine Zwischenschichtisolierschicht 9, die beispielsweise aus einer Oxidschicht gefertigt ist, ist so angeordnet, dass sie die Gateelektrode 8 abdeckt, und eine Sourceelektrode 10 ist auf der Zwischenschichtisolierschicht 9 angeordnet. Die Sourceelektrode 10 ist elektrisch mit dem n+-Sourcebereich 5 und der p-Basisschicht 3 mittels eines Kontaktlochs 9a gekoppelt, das in der Zwischenschichtisolierschicht 9 bereitgestellt wird.
  • Auf einer Rückflächenseite des Halbleitersubstrats 4 einschließlich des Zellbereichs, d. h. einer ausgehend von der n–-Driftschicht 2 gegenüberliegenden Seite des n+-Substrats 1 befindet sich eine Drainelektrode 11. Der vertikale Leistungs-MOSFET weist die vorstehend beschriebene Konfiguration auf. Obwohl nur eine Zelle des vertikalen Leistungs-MOSFETs in 1 dargestellt ist, befinden sich mehrere Zellen des vertikalen Leistungs-MOSFETs, der in 1 dargestellt ist, in dem Zellbereich. Die Gateelektrode 8 ist elektrisch mit einer externen Vorrichtung mittels eines Kontaktlochs gekoppelt, das in der Zwischenschichtisolierschicht 9 auf einem Querschnitt bereitgestellt wird, der sich von dem Querschnitt, der in 1 dargestellt ist, unterscheidet.
  • In dem Halbleitersubstrat 4 erstreckt sich die p-Basisschicht 3 vom Zellbereich in den Randbereich. Die p-Basisschicht 3 hat eine flache Unterseite, die sich über den gesamten Zellbereich und den Nahbereich auf der gleichen Ebene befindet. In der vorliegenden Ausführungsform stellt ein Abschnitt der p-Basisschicht 3, der sich im Randbereich befindet, eine Entspannungsschicht 3a für ein elektrisches Feld bereit.
  • Im Randbereich ist ein Vertiefungsabschnitt 12 durch Entfernen eines Abschnitts der p-Basisschicht 3 von der Oberfläche der p-Basisschicht 3 ausgebildet, um eine Mesastruktur auszubilden. Der Vertiefungsabschnitt 12 zum Ausbilden der Mesastruktur ist flacher als die p-Basisschicht 3. Eine Dicke der p-Basisschicht 3, die unter dem Vertiefungsabschnitt 12 verbleibt, wird gemäß der Störstellenkonzentration der p-Basisschicht 3 bestimmt. Beispielsweise, wenn die p-Basisschicht 3 eine Störstellenkonzentration von 1 × 1017 cm–3 aufweist, ist die Dicke der p-Basisschicht 3, die unter dem Vertiefungsabschnitt 12 verbleibt, größer oder gleich als 0,4 μm.
  • Der Zellbereich und ein Abschnitt der Entspannungsschicht für ein elektrisches Feld sind durch einen Anschlussteil 13 für elf elektrisches Feld umgeben. Der Anschlussteil 13 für ein elektrisches Feld befindet sich auf der Unterseite des Vertiefungsabschnitts 12 zum Ausbilden der Mesastruktur. Konkret befindet sich der Anschlussteil 13 für ein elektrisches Feld in einem Abstand von 1 μm bis 1000 μm von einem gestuften Abschnitt des Vertiefungsabschnitts 12 angrenzend zum Zellbereich. Der Anschlussteil 13 für ein elektrisches Feld penetriert die Entspannungsschicht für ein elektrisches Feld ausgehend von der Oberfläche der Entspannungsschicht 3a für ein elektrisches Feld zur n-Driftschicht 2 hin, wodurch die Entspannungsschicht 3a für ein elektrisches Feld geteilt ist.
  • In der vorliegenden Ausführungsform beinhaltet der Anschlussteil 13 für ein elektrisches Feld mehrere Rillen 14, die die Entspannungsschicht 3a für ein elektrisches Feld ausgehend von der Oberfläche der Entspannungsschicht 3a für ein elektrisches Feld bis zur n-Driftschicht 2 hin penetrieren und ein Isolierelement 15, das sich in den Rillen 14 befindet. Die Gateisolierschicht 7 und die Zwischenschichtisolierschicht 9, die im Zellbereich ausgebildet sind, erstrecken sich zum Randbereich und ein Teil des Gateisolierfilms 7 und der Zwischenschichtisolierschicht 9 stellt das Isolierelement 15 bereit. Die Rillen 14 umgeben den Zellbereich und einen Abschnitt der Entspannungsschicht 3a für ein elektrisches Feld. In anderen Worten beinhaltet der Anschlussteil 13 für ein elektrisches Feld gemäß der vorliegenden Ausführungsform mehrere Abschnitte, die in regelmäßigen Intervallen angeordnet sind, wobei jeder Abschnitt eine Rahmenform aufweist, die den Zellbereich konzentrisch umgibt.
  • Der Abstand vom gestuften Abschnitt des Vertiefungsabschnitts 12 zum Anschlussteil 13 für ein elektrisches Feld kann wahlweise bestimmt werden. Jedoch kann eine falsche Ausrichtung einer Maske den Zellbereich beeinträchtigen, wenn der Abstand kleiner als 1 μm ist und eine Chipgröße ist hoch, wenn der Abstand größer als 10000 μm ist. Somit ist es bevorzugt, dass der Abstand von dem gestuften Abschnitt des Vertiefungsabschnitts 12 zum Anschlussteil 13 für ein elektrisches Feld zwischen 1 μm und 10000 μm beträgt.
  • Auf diese Weise ist bei der SiC-Halbleitervorrichtung gemäß der vorliegenden Ausführungsform die Entspannungsschicht 3a für ein elektrisches Feld zum Ausbilden einer Struktur für eine hohe Durchbruchspannung durch den Abschnitt der p-Basisschicht 3, der sich im Randbereich befindet, bereitgestellt. Somit weist die Entspannungsschicht 3a für ein elektrisches Feld keinen Biegeabschnitt auf. Ferner, da die n–-Driftschicht 2a nur ein Halbleiter in Kontakt mit der Entspannungsschicht 3 für ein elektrisches Feld ist, gibt es keinen Unstetigkeitspunkt, an dem Materialien mit unterschiedlichen Leitfähigkeitstypen miteinander verbunden sind. Demzufolge kann die Durchbruchspannung der SiC-Halbleitervorrichtung weiter verbessert werden.
  • 2A, 2B und 3 sind Diagramme, die Simulationsergebnisse der Durchbruchspannung einer SiC-Halbleitervorrichtung gemäß der vorliegenden Ausführungsform darstellen.
  • 2A ist eine Querschnittsansicht einer SiC-Halbleitervorrichtung gemäß der vorliegenden Ausführungsform, verwendet als ein Simulationsmodell. 2B ist ein Diagramm, das eine Verteilung von Äquipotentiallinien einer Durchbruchspannung des in 2A dargestellten Modells darstellt. In der Simulation weist die n–-Driftschicht 2 eine Störstellenkonzentration von 5 × 1015 cm–3 auf und die p-Basisschicht 3 und die Entspannungsschicht 3a für ein elektrisches Feld weisen eine Störstellenkonzentration von 1 × 1017 cm–3 auf. In 2B sind die Äquipotentiallinien mit Intervallen von 70 V dargestellt.
  • Wie in 2 dargestellt ist, erstrecken sich die Äquipotentiallinien ohne Vorspannung und Abschluss am Anschlussteil 13 für ein elektrisches Feld weit. Ein PN-Übergang durch die Entspannungsschicht 3a für ein elektrisches Feld und die n–-Driftschicht 2 bildet eine Sperrschicht aus und die Äquipotentiallinien werden durch die Sperrschicht in Richtung des Randbereichs erweitert. Somit dehnen sich die Äquipotentiallinien ohne Vorspannung weit in den Randbereich aus. Das bedeutet, dass ein elektrisches Feld ohne Vorspannung erzeugt wird, und elektrische Feldkonzentration nicht auftritt. Tritt eine Störung an einem Abschnitt der Äquipotentiallinien auf, tritt elektrische Feldkonzentration bei dem Abschnitt auf. Jedoch liegt in dem Simulationsergebnis, das in 2B dargestellt ist, keine Störung vor. Somit kann davon ausgegangen werden, dass elektrische Feldkonzentration nicht auftritt. So kann anhand des Simulationsergebnisses bestätigt werden, dass die Durchbruchspannung weiter verbessert ist.
  • 3 ist ein Graph, der eine Beziehung zwischen einer Drainspannung und einem Drainstrom bei Sperrspannung darstellt. Wie in 3 dargestellt ist, wird der Drainstrom in Fällen, in denen eine Drainspannung geringer als 1900 V ist, nicht erzeugt. Somit wird die SiC-Halbleitervorrichtung nicht durchbrochen.
  • 4 ist ein Graph, der eine Beziehung zwischen der Störstellenkonzentration der p-Basisschicht 3 und der Entspannungsschicht 3a für ein elektrisches Feld und einer Durchbruchspannung des in 2a dargestellten Modells darstellt. Wie in 4 dargestellt ist, ändert sich die Durchbruchspannung mit der Störstellenkonzentration der p-Basisschicht 3 und der Entspannungsschicht 3a für ein elektrisches Feld. Die SiC-Halbleitervorrichtung ist so entworfen, dass sie eine Durchbruchspannung von beispielsweise größer oder gleich 1200 V aufweist. Ist die Störstellenkonzentration der Entspannungsschicht 3a für ein elektrisches Feld größer oder gleich 1 × 106 cm–3, kann die Durchbruchspannung größer oder gleich 1200 V sein.
  • Jedoch, wenn die Störstellenkonzentration der Entspannungsschicht 3a für ein elektrisches Feld zu hoch ist, wird die Durchbruchspannung reduziert. Wie vorstehend beschrieben ist, breiten sich die Äquipotentiallinien wie in 2B dargestellt ist, aus, da die Sperrschicht durch den PN-Übergang durch die Entspannungsschicht 3a für ein elektrisches Feld und die n-Driftschicht 2 ausgebildet ist. Ist die Störstellenkonzentration der Entspannungsschicht 3a für ein elektrisches Feld zu hoch, wird eine Breite der Sperrschicht, die sich in der Entspannungsschicht 3a für ein elektrisches Feld ausbreitet, reduziert, und die Durchbruchspannung ist reduziert. Eine Obergrenze der Störstellenkonzentration der Entspannungsschicht 3a für ein elektrisches Feld ist 2,5 × 1017 cm–3. Somit kann, wenn die Störstellenkonzentration der Entspannungsschicht 3a für ein elektrisches Feld zwischen 1 × 1016 cm–3 und 2,5 × 1017 cm–3 ist, eine Durchbruchspannung größer oder gleich 1200 V erreicht werden.
  • 5 ist ein Graph, der eine Beziehung zwischen einer Dicke der Entspannungsschicht 3a für ein elektrisches Feld und der Durchbruchspannung darstellt. In dieser Simulation sind die Störstellenkonzentration der p-Basisschicht 3 und der Entspannungsschicht 3a für ein elektrisches Feld 1 × 1017 cm–3.
  • Wie in 4 dargestellt ist, hängt die Durchbruchspannung im Wesentlichen von der Störstellenkonzentration der Entspannungsschicht 3a für ein elektrisches Feld ab. Ist jedoch die Dicke der Entspannungsschicht 3a für ein elektrisches Feld zu gering, kann eine vorbestimmte Durchbruchspannung nicht erreicht werden. Das liegt daran, dass die Durchbruchspannung ebenso von dem Gesamtbetrag von Störstellen abhängt, die in der Entspannungsschicht 3a für ein elektrisches Feld beinhaltet sind. Somit ist, wie in 5 dargestellt ist, die Durchbruchspannung mit abnehmender Dicke der Entspannungsschicht 3a für ein elektrisches Feld reduziert. Beispielsweise ist, in einem Fall, in dem die Störstellenkonzentration der p-Basisschicht und der Entspannungsschicht 3a für ein elektrisches Feld 1 × 1017 cm–3 ist, wenn die Dicke der Entspannungsschicht 3a für ein elektrisches Feld 0,4 μm ist, die Durchbruchspannung 1200 V. Somit kann beispielsweise in dem Fall, in dem die Störstellenkonzentration der p-Basisschicht 3 und der Entspannungsschicht 3a für ein elektrisches Feld 1 × 1017 cm–3 ist, eine gewünschte Spannung durch Festlegen der Dicke der Entspannungsschicht 3a für ein elektrisches Feld auf größer oder gleich 0,4 μm erreicht werden.
  • In der vorstehenden Beschreibung werden die Störstellenkonzentration und die Dicke der Entspannungsschicht 3a für ein elektrisches Feld so bestimmt, um eine Durchbruchspannung größer oder gleich 1200 V zu erreichen. Jedoch kann eine gewünschte Durchbruchspannung variieren und die Störstellenkonzentration und die Dicke der Entspannungsschicht 3a für ein elektrisches Feld kann gemäß der gewünschten Durchbruchspannung geändert werden.
  • Als Nächstes wird ein Herstellungsverfahren der SiC-Halbleitervorrichtung gemäß der vorliegenden Ausführungsform mit Bezug auf 6A bis 8B erläutert.
  • In einer Verarbeitung bzw. einem Verfahren, das in 6A dargestellt ist, wird das Halbleitersubstrat 4, in dem die n-Driftschicht 2 und die p-Basisschicht 3 der Reihe nach über dem n+-Substrat 1 gestapelt werden, vorbereitet. Das n+-Substrat 1 weist eine Störstellenkonzentration von beispielsweise größer oder gleich 1 × 1019 cm–3 auf, die n–-Driftschicht weist eine Störstellenkonzentration von beispielsweise zwischen 1 × 1016 cm–3 und 5 × 1016 cm–3 auf, und die p-Basisschicht 3 weist eine Störstellenkonzentration von beispielsweise zwischen 1 × 1016 cm–3 und 5 × 1018 cm–3 auf. Die n–-Driftschicht 2 und die p-Basisschicht 3 können oberhalb der Vorderseite des n+-Substrats 1 durch epitaktisches Wachstum ausgebildet werden. Auf der Rückseite des Halbleitersubstrats 4 ist die Drainelektrode 11 ausgebildet.
  • In einer Verarbeitung bzw. einem Verfahren, das in 6B dargestellt ist, wird eine Maske, die beispielsweise aus Niedrigtemperaturoxid (Low Temperature Oxide, LTO) gefertigt ist, auf der Oberfläche der p-Basisschicht 3 ausgebildet. Die Maske wird an einem Abschnitt geöffnet, bei dem der Vertiefungsabschnitt durch eine Photolithografieverarbeitung auszubilden ist. Dann wird das Halbleitersubstrat 4 durch Ätzen wie beispielsweise reaktives Ionenätzen (Reactive Ion Etching, RIE) mit der Maske behandelt, und der Vertiefungsabschnitt 12 ist ausgebildet. Dann wird die Maske entfernt.
  • In einer Verarbeitung, die in 7A dargestellt ist, wird eine Maske, die aus LTO gefertigt ist, auf der Oberfläche der p-Basisschicht 3 ausgebildet und die Maske wird an einem Abschnitt geöffnet, bei dem der Anschlussteil 13 für ein elektrisches Feld durch eine Photolithografieverarbeitung auszubilden ist. Dann wird das Halbleitersubstrat mit Ätzen wie beispielsweise RIE mit der Maske behandelt und die Rillen 14 werden in dem Vertiefungsabschnitt 12 bereitgestellt. Dann wird die Maske entfernt.
  • In einer Verarbeitung, die in 7B dargestellt ist, wird eine Maske mit einer Öffnung bei einem Abschnitt, bei dem der n+-Sourcebereich 5 auszubilden ist, angeordnet, und ein Ionenimplantationsverfahren von n-Störstellen bzw. anders ausgedrückt Störstellen des n-Typs wie beispielsweise Nitrogen und eine Aktivierungsverarbeitung der n-Störstellen wird durchgeführt. Demzufolge wird der n+-Sourcebereich 5 bei einem vorbestimmten Bereich in dem Oberflächenabschnitt der p-Basisschicht 3 in dem Zellbereich ausgebildet. Nachdem die Maske entfernt wird, wird eine Maske mit einer Öffnung bei einem Abschnitt, bei dem der Graben 6 auszubilden ist, angeordnet, und Ätzen wird mit der Maske durchgeführt. Demzufolge ist der Graben 6 ausgebildet. Danach wird die Maske entfernt und die Gateisolierschicht 7 wird durch Gateoxidation ausgebildet. Bei dieser Verarbeitung wird die Isolierschicht nicht nur im Zellbereich sondern auch im Randbereich ausgebildet, wodurch ein Teil des Isolierelements 15 in den Rillen 14 ausgebildet wird.
  • In einer Verarbeitung, die in 8A dargestellt ist, wird eine dotierte Polysiliziumschicht in dem gesamten Bereich des Zellbereichs und des Randbereichs ausgebildet. Die dotierte Polysiliziumschicht wird mit Ätzen oder Strukturieren mit einer Maske behandelt, wodurch die Gate-Elektrode 8 ausgebildet wird. Dann wird die Zwischenschichtisolierschicht 9, die beispielsweise aus LTO gefertigt ist, in dem gesamten Bereich des Zellbereichs und des Randbereichs durch Abscheidung ausgebildet. Demzufolge sind die Rillen 14 vollständig mit dem Isolierelement 15 gefüllt und der Anschlussteil 13 für ein elektrisches Feld ist ausgebildet.
  • In einer Verarbeitung, die in 8B dargestellt ist, wird eine Maske mit einer Öffnung bei einem Abschnitt, bei dem das Kontaktloch 9a und weitere Löcher auszubilden sind, auf der Oberfläche der Zwischenschichtisolierschicht 9 angeordnet. Die Zwischenschichtisolierschicht 9 wird mit Strukturierung mit der Maske behandelt, wodurch das Kontaktloch 9a und die anderen Löcher bereitgestellt werden. Danach wird die Sourceelektrode 10 auf der Oberfläche der Zwischenschichtisolierschicht 9 ausgebildet. Demzufolge befindet sich die Sourceelektrode 10 ebenso in dem Kontaktloch 9a und die Sourceelektrode 10 ist elektrisch mit dem n+-Sourcebereich 5 und der p-Basisschicht 3 gekoppelt. Auf vorstehend beschriebene Weise kann die SiC-Halbleitervorrichtung gemäß der vorliegenden Ausführungsform ausgebildet werden.
  • Wie vorstehend beschrieben, wird bei der SiC-Halbleitervorrichtung gemäß der vorliegenden Ausführungsform die Entspannungsschicht für ein elektrisches Feld zum Ausbilden der Struktur für eine hohe Durchbruchspannung in dem Nahbereich durch den Abschnitt der p-Basisschicht 3 mit der flachen Unterseite bereitgestellt. Somit weist die Entspannungsschicht für ein elektrisches Feld keinen Biegeabschnitt auf. Ferner, da die n-Driftschicht 2 nur ein Halbleiter ist, der in Kontakt mit der Entspannungsschicht 3a für ein elektrisches Feld ist, gibt es keinen Unstetigkeitspunkt, bei dem Materialien mit unterschiedlichen Leitfähigkeitstypen miteinander verbunden sind. Dadurch kann die Durchbruchspannung der SiC-Halbleitervorrichtung weiter verbessert werden.
  • (Zweite Ausführungsform)
  • Eine SiC-Halbleitervorrichtung gemäß einer zweiten Ausführungsform wird beschrieben. In der vorliegenden Ausführungsform wird eine Konfiguration eines Anschlussteils 13 für ein elektrisches Feld gegenüber der ersten Ausführungsform verändert, wobei weitere Teile der SiC-Halbleitervorrichtung gleich zu denen der ersten Ausführungsform sind. Somit wird nur ein gegenüber der ersten Ausführungsform unterschiedlicher Teil erläutert.
  • 9 ist eine Querschnittsansicht der SiC-Halbleitervorrichtung gemäß der vorliegenden Ausführungsform. Wie in 9 dargestellt ist, beinhaltet der Anschlussteil 13 für ein elektrisches Feld nur eine Rille 14, die mit dem Isolierelement 15 gefüllt ist, wobei die Rille 14 eine Rahmenform aufweist. Auf diese Weise muss der Anschlussteil 13 für ein elektrisches Feld nicht mehrere Rillen 14 aufweisen, die mit dem Isolierelement 15 gefüllt sind, sonder kann ebenso eine einzige Rille 14 aufweisen, die mit dem Isolierelement 15 gefüllt ist.
  • Ein Herstellungsverfahren der SiC-Halbleitervorrichtung gemäß der vorliegenden Ausführungsform ist fast gleich dem Herstellungsverfahren der SiC-Halbleitervorrichtung gemäß der ersten Ausführungsform. Jedoch wird bei der Verarbeitung zum Ausformen der Rille 14, die in 7A dargestellt ist, ein Maskenmuster derart geändert, so dass nur eine einzige Rille 14 ausgebildet wird.
  • (Dritte Ausführungsform)
  • Eine SiC-Halbleitervorrichtung gemäß einer dritten Ausführungsform wird mit Bezug auf 10 erläutert. In der vorliegenden Ausführungsform wird eine Konfiguration eines Anschlussteils 13 für ein elektrisches Feld gegenüber der ersten Ausführungsform geändert, wobei andere Teile der SiC-Halbleitervorrichtung gleich denen der ersten Ausführungsform sind. Somit wird nur ein Teil, der sich gegenüber der ersten Ausführungsform unterscheidet, beschrieben.
  • 10 ist eine Querschnittsansicht der SiC-Halbleitervorrichtung gemäß der vorliegenden Ausführungsform. Wie in 10 dargestellt ist, beinhaltet in der vorliegenden Ausführungsform ein Anschlussteil 13 für ein elektrisches Feld eine n+-Schicht 16. Die n+-Schicht 16 kann beispielsweise durch Implantieren von n-Störstellen nach Ausbilden des Vertiefungsabschnitts 12 und Aktivieren der n-Störstellen durch Hitzebehandlung ausgebildet werden.
  • Auf diese Weise kann der Anschlussteil 13 für ein elektrisches Feld ebenso durch die n+-Schicht 16 mit einer gegenüber der Entspannungsschicht 3a für ein elektrisches Feld unterschiedlichem Leitfähigkeitstyp ausgebildet werden.
  • Ein Herstellungsverfahren der SiC-Halbleitervorrichtung gemäß der vorliegenden Ausführungsform ist annähernd gleich dem Herstellungsverfahren der SiC-Halbleitervorrichtung gemäß der ersten Ausführungsform. Jedoch wird eine Verarbeitung zum Ausbilden der n+-Schicht 16 anstatt der Verarbeitung zum Ausbilden der Rillen 14 durchgeführt. Die n+-Schicht 16 kann beispielsweise durch Anordnen einer Maske mit einer Öffnung bei einem Abschnitt ausgebildet werden, bei dem die n+-Schicht 16 auszubilden ist, Implantieren von n-Störstellen durch die Maske und Aktivieren der n-Störstellen durch Wärmebehandlung ausgebildet werden. Werden die n+-Schicht 16 und der n+-Sourcebereich 5 bei derselben Verarbeitung ausgebildet, kann die Herstellungsverarbeitung vereinfacht werden.
  • (Vierte Ausführungsform)
  • Eine SiC-Halbleitervorrichtung gemäß einer vierten Ausführungsform wird erläutert. In der vorliegenden Ausführungsform wird eine Konfiguration eines Anschlussteils 13 für ein elektrisches Feld gegenüber der ersten Ausführungsform geändert, wobei weitere Teile der SiC-Halbleitervorrichtung gleich denen der ersten Ausführungsform sind. Somit wird nur ein gegenüber der ersten Ausführungsform unterschiedlicher Teil erläutert.
  • 11 ist eine Querschnittsansicht der SiC-Halbleitervorrichtung gemäß der vorliegenden Ausführungsform. Wie in 11 dargestellt ist, ist in der vorliegenden Ausführungsform ein Vertiefungsabschnitt 12 zum Ausbilden einer Mesastruktur nicht in dem gesamten Bereich bzw. Gebiet eines Randbereichs vorgesehen, sondern ist an der Innenseite eines äußersten Abschnitts des Randbereichs vorgesehen, und ein Anschlussteil 13 für ein elektrisches Feld befindet sich außerhalb des Vertiefungsabschnitts 12.
  • Auf diese Weise kann sich der Anschlussteil 13 für ein elektrisches Feld ebenso außerhalb des Vertiefungsabschnitts 12 zum Ausbilden der Mesastruktur befinden.
  • Ein Herstellungsverfahren der SiC-Halbleitervorrichtung gemäß der vorliegenden Ausführungsform ist fast gleich dem Herstellungsverfahren der SiC-Halbleitervorrichtung gemäß der ersten Ausführungsform. Jedoch unterscheidet sich eine Verarbeitung zum Ausbilden einer Rille 14 gegenüber der ersten Ausführungsform. Bei der ersten Ausführungsform werden die Rillen 14 bei der Verarbeitung nach der Verarbeitung zum Ausbilden des Vertiefungsabschnitts 12 ausgebildet. Jedoch wird bei der vorliegenden Ausführungsform die Verarbeitung zum Ausbilden der Rille 14 zur selben Zeit wie die Verarbeitung zum Ausbilden des Grabens 6 durchgeführt. Während die Gateisolierschicht 7 ausgebildet wird und während die Zwischenschichtisolierschicht 9 ausgebildet wird, wird das Isolierelement 15 in der Rille 14 ausgebildet. Wenn die dotierte Polysiliziumschicht zum Ausbilden der Gateelektrode 8 ausgebildet wird, wird die dotierte Polysiliziumschicht ebenso in der Rille 14 angeordnet. Jedoch wenn die dotierte Polysiliziumschicht mit Strukturierung behandelt wird, wird die dotierte Polysiliziumschicht in der Rille 14 entfernt.
  • (Fünfte Ausführungsform)
  • Eine SiC-Halbleitervorrichtung gemäß einer fünften Ausführungsform wird erläutert. In der vorliegenden Ausführungsform wird einen Konfiguration eines Anschlussteils 13 für ein elektrisches Feld gegenüber der vierten Ausführungsform geändert, wobei andere Teile der SiC-Halbleitervorrichtung gleich denen der vierten Ausführungsform sind. Somit wird nur ein Teil, der sich gegenüber der vierten Ausführungsform unterscheidet, erläutert.
  • 12 ist eine Querschnittsansicht der SiC-Halbleitervorrichtung gemäß der vorliegenden Ausführungsform. In der vorliegenden Ausführungsform wird eine Rille 14 außerhalb des Vertiefungsabschnitts 12 zum Ausbilden der Mesastruktur bereitgestellt und die Rille 14 wird mit der Gateisolierschicht 7 von einer Polysiliziumschicht 17 auf gleiche Weise wie das Grabengate (Trench-Gate) in dem Zellbereich gefüllt.
  • Auf diese Weise kann sich der Anschlussteil 13 für ein elektrisches Feld außerhalb des Vertiefungsabschnitts 12 zum Ausbilden der Mesastruktur befinden, und der Anschlussteil 13 für ein elektrisches Feld kann die gleiche Struktur wie die Grabengatestruktur aufweisen, die in dem Zellbereich ausgebildet ist.
  • Ein Herstellungsverfahren der SiC-Halbleitervorrichtung gemäß der vorliegenden Ausführungsform ist fast gleich dem Herstellungsverfahren der SiC-Halbleitervorrichtung gemäß der vierten Ausführungsform. In der vierten Ausführungsform wird die dotierte Polysiliziumschicht, die in der Rille 14 ausgebildet wird, wenn die Gateelektrode 8 ausgebildet wird, entfernt. Jedoch wird in der vorliegenden Ausführungsform die dotierte Polysiliziumschicht in der Rille 14 nicht entfernt und verbleibt als die Polysiliziumschicht 17.
  • (Weitere Ausführungsformen)
  • Obwohl die vorliegende Erfindung in Zusammenhang mit den bevorzugten Ausführungsformen davon mit Bezug auf die Zeichnungen vollständig beschrieben wurde, ist zu beachten, dass unterschiedliche Änderungen und Modifikationen für den Fachmann naheliegend sind.
  • Jede Halbleitervorrichtung gemäß den vorstehend beschriebenen Ausführungsformen beinhaltet den vertikalen Leistungs-MOSFET als ein Beispiel eines Halbleiterelements, das sich in dem Zellbereich befindet. Jede Halbleitervorrichtung kann ein Halbleiterelement mit einer anderen Struktur beinhalten, solange das Halbleiterelement die p-Basisschicht 3 beinhaltet. Beispielsweise kann jede Halbleitervorrichtung ebenso einen IGBT beinhalten, in dem der Leitfähigkeitstyp des n+-Substrats 1 zu einem p-Typ oder einer PN-Diode invertiert wird, in der die p-Basisschicht 3 als eine Anode funktioniert und die n–-Driftschicht 2 und das n+-Substrat 1 als Kathoden funktionieren.
  • Jede Halbleitervorrichtung gemäß der vorstehend beschriebenen Ausführungsform beinhaltet den Vertiefungsabschnitt 12 zum Ausbilden der Mesastruktur. Der Vertiefungsabschnitt 12 zum Ausbilden der Mesastruktur kann bei jeder Halbleitervorrichtung weggelassen werden.
  • Bei jeder Halbleitervorrichtung gemäß den vorstehend beschriebenen Ausführungsformen ist ein erster Leitfähigkeitstyp der n-Typ und ein zweiter Leitfähigkeitstyp der p-Typ als ein Beispiel. Der Leitfähigkeitstyp jeder Komponente kann umgekehrt werden.
  • Jede Halbleitervorrichtung gemäß den vorstehend beschriebenen Ausführungsformen ist aus SiC gefertigt, das ein Halbleiter mit großem Bandabstand ist. Jede Halbleitervorrichtung kann ebenso aus Galliumnitrit oder Diamant gefertigt sein, die Halbleiter mit großem Bandabstand sind, die Potenzial zum Erreichen einer hohen Durchbruchspannung haben.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 11-74524 A [0002, 0002, 0004, 0004]
    • US 6054752 [0002]
    • JP 2007-165604 A [0002, 0004]
    • US 2009/0045413 A1 [0002]

Claims (8)

  1. Halbleitervorrichtung, die aufweist: ein Halbleitersubstrat (4), das ein Substrat (1), eine Driftschicht (2) eines ersten Leitfähigkeitstyps, die sich auf einer Oberfläche des Substrats (1) befindet, und eine Basisschicht (3) eines zweiten Leitfähigkeitstyps beinhaltet, die sich auf einer Oberfläche der Driftschicht (2) befindet; und einen Anschlussteil (13) für ein elektrisches Feld, wobei das Halbleitersubstrat (4) in einen Zellbereich, in dem sich ein Halbleiterelement befindet, und einen Randbereich, der den Zellbereich umgibt, geteilt ist, der Basisbereich (3) eine Unterseite aufweist, die sich auf einer gemeinsamen Ebene des gesamten Zellbereichs und Randbereichs befindet, ein Abschnitt des Basisbereichs (3), der sich im Randbereich befindet, eine Entspannungsschicht (3a) für ein elektrisches Feld bereitstellt, der Anschlussteil (13) für ein elektrisches Feld sich im Randbereich befindet, der Anschlussteil (13) für ein elektrisches Feld den Zellbereich und einen Abschnitt der Entspannungsschicht (3a) für ein elektrisches Feld umgibt und der Anschlussteil (13) für ein elektrisches Feld die Entspannungsschicht (3a) für ein elektrisches Feld ausgehend von einer Oberfläche der Entspannungsschicht (3a) für ein elektrisches Feld bis zur Driftschicht (2) durchdringt.
  2. Halbleitervorrichtung gemäß Anspruch 1, wobei der Anschlussteil (13) für ein elektrisches Feld mindestens eine Rille (14), die die Entspannungsschicht (3a) für ein elektrisches Feld ausgehend von der Oberfläche der Entspannungsschicht (3a) für ein elektrisches Feld bis zur Driftschicht (2) durchdringt und ein Isolierelement (15) beinhaltet, das sich in der mindestens einen Rille (14) befindet.
  3. Halbleitervorrichtung gemäß Anspruch 2, wobei die mindestens eine Rille (14) mehrere Rillen (14) beinhaltet, das Isolierbauteil (15) sich in jedem der mehreren Rillen (14) befindet, und die mehreren Rillen (14) konzentrisch den Zellbereich und den Abschnitt der Entspannungsschicht (3a) für ein elektrisches Feld umgeben.
  4. Halbleitervorrichtung gemäß Anspruch 1, wobei der Anschlussteil (13) für ein elektrisches Feld eine Schicht (16) eines ersten Leitfähigkeitstyps beinhaltet, die die Entspannungsschicht (3a) für ein elektrisches Feld ausgehend von der Oberfläche der Entspannungsschicht (3a) für ein elektrisches Feld bis zur Driftschicht (2) penetriert.
  5. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 4, wobei das Halbleitersubstrat (4) einen Vertiefungsabschnitt (12) in dem Randbereich aufweist, der Vertiefungsabschnitt (12) durch Entfernen eines Abschnitts der Basisschicht (3) von einer Oberfläche der Basisschicht (3) ausgebildet ist, um eine Mesastruktur auszubilden, und der Anschlussteil (13) für ein elektrisches Feld sich im Vertiefungsabschnitt (12) befindet.
  6. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 4, wobei das Halbleitersubstrat (4) einen Vertiefungsabschnitt (12) im Randbereich aufweist, der Vertiefungsabschnitt (12) durch Entfernen eines Abschnitts der Basisschicht (3) von einer Oberfläche der Basisschicht (3) ausgebildet ist, um eine Mesastruktur auszubilden, und der Anschlussteil (13) für ein elektrisches Feld sich außerhalb des Vertiefungsabschnitts (12) befindet.
  7. Halbleitervorrichtung gemäß Anspruch 5 oder 6, wobei der Vertiefungsabschnitt (12) einen gestuften Abschnitt angrenzend zum Zellbereich aufweist, und der Anschlussteil (13) für ein elektrisches Feld sich in einem Abstand von 1 μm bis 1000 μm von dem gestuften Abschnitt befindet.
  8. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 7, wobei die Basisschicht (3) und die Entspannungsschicht (3a) für ein elektrisches Feld eine Störstellenkonzentration von 1 × 1016 cm–3 bis 2,5 × 1017 cm–3 aufweisen.
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