JP6784010B2

JP6784010B2 - 窒化物半導体装置の製造方法

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Publication number: JP6784010B2
Application number: JP2015169310A
Authority: JP
Inventors: 上野　勝典; 勝典上野; 清和中川
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2015-08-28
Filing date: 2015-08-28
Publication date: 2020-11-11
Anticipated expiration: 2035-08-28
Also published as: JP2017045943A

Description

本発明は、窒化物半導体装置の製造方法に関する。

従来、窒化ガリウム（ＧａＮ）層上にゲート酸化膜としてのシリコン酸化膜を設けていた（例えば、特許文献１参照）。
［先行技術文献］
［特許文献］
［特許文献１］特開２０１５−０６１０６５号公報

しかし、ＧａＮ層上にシリコン酸化膜を単に堆積しただけでは、ＧａＮ層とシリコン酸化膜との界面準位密度が問題となる。例えば、界面準位密度が大きいほど、ＧａＮとシリコン酸化膜との界面に電荷が蓄積しやすい。それゆえ、ＧａＮ層上に表面保護膜としてシリコン酸化膜を設けた場合、界面付近における空乏層の広がりに偏りが生じるので、電界集中が生じやすくなる。これにより、素子耐圧が出ない（本来想定される素子の耐電圧よりも低い。）という問題がある。また、ＧａＮ層上にゲート絶縁膜としてシリコン酸化膜を設けた場合、チャネルの移動度が低下するという問題がある。

本発明の第１の態様においては、プラズマ処理する段階と、プラズマ処理する段階の後に、絶縁膜を形成する段階とを備える、窒化物半導体装置の製造方法を提供する。プラズマ処理する段階において、窒化物半導体層の主面をプラズマ処理してよい。絶縁膜を形成する段階において、窒化物半導体層の主面に直接接して絶縁膜を形成してよい。

プラズマ処理する段階において、窒化物半導体層の主面を５分以上３０分以下プラズマ処理してよい。または、プラズマ処理する段階において、窒化物半導体層の主面を１０分以上２０分以下プラズマ処理してよい。または、プラズマ処理する段階は、窒化物半導体層の主面を２０分より長くプラズマ処理してよい。

プラズマ処理する段階は、窒化物半導体層の主面を酸素プラズマ処理する段階であってよい。絶縁膜を形成する段階は、窒化物半導体層の主面に直接接して酸化絶縁膜を形成する段階であってよい。

プラズマ処理する段階は、窒化物半導体層の主面を窒素プラズマ処理する段階であってもよい。絶縁膜を形成する段階は、窒化物半導体層の主面に直接接して窒化絶縁膜を形成する段階であってもよい。

プラズマ処理する段階と絶縁膜を形成する段階とは、同じチャンバ内において連続して行われてよい。プラズマ処理する段階は、窒化物半導体層の主面を希ガスプラズマ処理する段階であってもよい。窒化物半導体層の主面は、窒化ガリウムのｍ面であってよい。

主面は、ゲート構造を含む活性部と活性部を囲む周辺部とを有してよい。活性部をプラズマ処理する段階と周辺部をプラズマ処理する段階とは異なるタイミングで行われてよい。活性部をプラズマ処理する時間は、周辺部をプラズマ処理する時間よりも長くてよい。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

第１実施例における窒化物半導体装置５００を上面視した概要図である。第１実施例における縦型ＭＯＳＦＥＴ１００および耐圧構造２００の断面を示す概要図である。第１実施例における窒化物半導体装置５００の製造フロー６００を示す図である。ｎ⁻型ＧａＮ層１４を形成する段階（Ｓ１０）を示す図である。ｐ型及びｎ型不純物をドーピングする段階（Ｓ２０）を示す図である。活性部５１０および周辺部５２０の主面１６をプラズマ処理する段階（Ｓ３０）を示す図である。活性部５１０および周辺部５２０に層間絶縁膜３３‐１を形成する段階（Ｓ４０）を示す図である。活性部５１０の主面１６を再度プラズマ処理する段階（Ｓ５０）を示す図である。活性部５１０にゲート絶縁膜３２を形成し、周辺部５２０に層間絶縁膜３３‐２を形成する段階（Ｓ６０）を示す図である。ゲート電極３４、ソース電極３６及びドレイン電極３８を形成する段階（Ｓ７０）を示す図である。ＧａＮ層１０の主面１６をプラズマ処理する前の状態を示す概念図である。ＧａＮ層１０の主面１６をプラズマ処理した後の状態を示す概念図である。プラズマ処理時間と界面準位密度との関係を示す実験結果である。第１実施例における窒化物半導体装置５００の製造装置３００の概要を示す図である。製造装置３００におけるＯ_２プラズマ処理期間とＳｉＯ_２膜形成期間とを説明する図である。第２実施例における窒化物半導体装置５００の製造装置４００の概要を示す図である。第３実施例における窒化物半導体装置５００の製造フロー６２０を示す図である。活性部５１０および周辺部５２０の主面１６をプラズマ処理する段階（Ｓ３２）を示す図である。活性部５１０にゲート絶縁膜３２を形成し、周辺部５２０に層間絶縁膜３３‐１を形成する段階（Ｓ４２）を示す図である。周辺部５２０に層間絶縁膜３３‐２を形成する段階（Ｓ６２）を示す図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、第１実施例における窒化物半導体装置５００を上面視した概要図である。本明細書において、Ｘ方向とＹ方向とは互いに垂直な方向であり、Ｚ方向はＸ‐Ｙ平面に垂直な方向である。Ｘ方向、Ｙ方向およびＺ方向は、いわゆる右手系を成す。本例の窒化物半導体装置５００は、窒化物半導体層としてのＧａＮ層１０を用いて形成された半導体装置である。本例のＧａＮ層１０の＋Ｚ方向の最表面は、Ｘ−Ｙ平面と平行な面である。これをＧａＮ層１０の主面とする。ＧａＮ層１０の主面は、活性部５１０と周辺部５２０とを含む。

本例の活性部５１０は、縦型ＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）を有する。周辺部５２０は、Ｘ‐Ｙ平面において活性部５１０を囲んで設けられる。本例の周辺部５２０は耐圧構造を有する。なお、図示してはいないが、ＧａＮ層１０の主面には、ゲート電極にゲート電位を供給するゲートパッド、および、ソース電極にソース電位を供給するソースパッドが設けられてよい。

縦型ＭＯＳＦＥＴのソース‐ドレイン間電圧が上昇すると、活性部５１０において空乏層が広がり始める。周辺部５２０は、ガードリングを含む耐圧構造を有する。耐圧構造は、活性部５１０において広がり始めた空乏層を周辺部５２０まで延伸させる機能を有する。これにより、活性部５１０における電界集中を防止することができる。よって、周辺部５２０が耐圧構造を有さない場合と比較して活性部５１０の耐圧が向上する。

図２は、第１実施例における縦型ＭＯＳＦＥＴ１００および耐圧構造２００の断面を示す概要図である。図２の右側は、図１のＡ‐Ａ'線で切断した断面図であり、活性部５１０における縦型ＭＯＳＦＥＴ１００を示す。図２の左側は、図１のＢ‐Ｂ'線で切断した断面図であり、周辺部５２０における耐圧構造２００を示す。縦型ＭＯＳＦＥＴ１００および耐圧構造２００は、一続きのＧａＮ層１０に形成される。ＧａＮ層１０は、ｎ^＋型ＧａＮ基板１３とｎ⁻型ＧａＮ層１４との積層体である。

（縦型ＭＯＳＦＥＴ１００）本明細書において、ｎ⁻型ＧａＮ層１４の＋Ｚ方向の最表面をＧａＮ層１０の主面１６と称し、ｎ^＋型ＧａＮ基板１３の−Ｚ方向の最表面をＧａＮ層１０の他の主面１８と称する。

縦型ＭＯＳＦＥＴ１００は、ＧａＮ層１０の主面１６の側においてゲート構造２０を有する。ゲート構造２０は、ｐ型ウェル領域２２、ｐ^＋型コンタクト領域２４、ｎ^＋型ソース領域２６、ゲート絶縁膜３２、および、ゲート電極３４を含む。ゲート絶縁膜３２はＧａＮ層１０の主面１６に直接接して設けられ、ゲート電極３４はゲート絶縁膜３２に直接接して設けられる。ソース電極３６は、ｐ^＋型コンタクト領域２４およびｎ^＋型ソース領域２６に直接接して設けられる。なお、ＧａＮ層１０の他の主面１８には、ドレイン電極３８が設けられる。

ゲート電極３４に所定の正電圧が印加されると、ゲート絶縁膜３２直下のｐ型ウェル領域２２にチャネルが形成される。これにより、ｎ^＋型ソース領域２６とｎ⁻型ＧａＮ層１４とが導通する。この状態で、ソース電極３６とドレイン電極３８とに所定の電位差が形成されると、チャネルを経由してドレイン電極３８からソース電極３６に電流が流れる。

（耐圧構造２００）耐圧構造２００は、ＧａＮ層１０の主面１６側においてガードリング２８と層間絶縁膜３３とを有する。ガードリング２８は、活性部５１０の四辺を囲んでｎ⁻型ＧａＮ層１４の主面１６の側に設けられる。ｐ型不純物領域であるガードリング２８は、ｎ⁻型ＧａＮ層１４とｐｎ接合を形成して、活性部５１０の空乏層を周辺部５２０に延伸させる。層間絶縁膜３３は、ガードリング２８を除くＧａＮ層１０の主面１６に直接接して設けられる。

図３は、第１実施例における窒化物半導体装置５００の製造フロー６００を示す図である。本例の製造フロー６００では、活性部５１０においてゲート絶縁膜３２を形成する段階（Ｓ４０）の直前に、活性部５１０における主面１６をプラズマ処理する（Ｓ３０）。また、周辺部５２０において層間絶縁膜３３を形成する段階（Ｓ６０）の直前に、周辺部５２０における主面１６をプラズマ処理する（Ｓ３０）。段階Ｓ１０〜Ｓ７０は、それぞれ図４Ａ〜４Ｇに対応する。本例では、段階Ｓ１０〜Ｓ７０の順に各段階を実行する。以下、各段階について説明する。

図４Ａは、ｎ⁻型ＧａＮ層１４を形成する段階（Ｓ１０）を示す図である。本例において、ｎ^＋型ＧａＮ基板１３はｎ^＋型ＧａＮの単結晶基板であり、ｎ型不純物濃度は１Ｅ＋１９ｃｍ^−３〜１Ｅ＋２０ｃｍ^−３程度である。ｎ⁻型ＧａＮ層１４は、ｎ^＋型ＧａＮ基板１３の＋Ｚ方向にエピタキシャル形成されたＧａＮ層である。本例においては１２００Ｖ耐圧を想定し、ｎ^＋型ＧａＮ基板１３との厚みは１００μｍ〜３００μｍとし、ｎ⁻型ＧａＮ層１４の厚みは１０μｍとした。また、ｎ⁻型ＧａＮ層１４のｎ型不純物濃度を１Ｅ＋１６ｃｍ^−３程度とした。ｎ⁻型ＧａＮ層１４は、トリメチルガリウム（ＴＭＧ）、アンモニア（ＮＨ_３）および適切なキャリアガスを用いてＭＯＣＶＤ（ＭｅｔａｌＯｒｇａｎｉｃＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）により形成することができる。

図４Ｂは、ｐ型及びｎ型不純物をドーピングする段階（Ｓ２０）を示す図である。ｐ型不純物領域は、ｐ型ウェル領域２２、ｐ^＋型コンタクト領域２４およびガードリング２８を指す。ｎ型不純物領域は、ｎ^＋型ソース領域２６を指す。本例では、ｐ型ウェル領域２２、ｐ^＋型コンタクト領域２４およびガードリング２８を形成するべく、パターニングしたレジストマスクを介してＭｇイオンを各々、１８０ｋｅＶで５Ｅ＋１４ｃｍ^−２、４５ｋｅＶで２Ｅ＋１５ｃｍ^−２および４５ｋｅＶで２Ｅ＋１５ｃｍ^−２注入する。また、ｎ^＋型ソース領域２６を形成するべく、パターニングしたレジストマスクを介してＳｉイオンを４５ｋｅＶで５Ｅ＋１５ｃｍ^−２注入する。ｐ型ウェル領域２２、ｐ^＋型コンタクト領域２４、ｎ^＋型ソース領域２６およびガードリング２８の不純物濃度はそれぞれ、１Ｅ＋１７ｃｍ^−３、４Ｅ＋１９ｃｍ^−３、１Ｅ＋２０ｃｍ^−３および４Ｅ＋１９ｃｍ^−３であってよい。なお、イオン注入後に、主面１６に直接接してＳｉＯ_２のキャップ層を設けて、その後、ＧａＮ層１０を活性化アニールしてよい。アニール後にキャップ層は除去する。

図４Ｃは、活性部５１０および周辺部５２０の主面１６をプラズマ処理する段階（Ｓ３０）を示す図である。ＧａＮ層１０の主面１６では、Ｇａ原子に酸素原子（Ｏ）およびヒドロキシ基（ＯＨ）等が自然付着している。ＧａＮ層１０の主面１６を酸素プラズマ処理することにより、Ｇａ原子に自然付着した酸素原子およびヒドロキシ基を除去することができる。

図４Ｄは、活性部５１０および周辺部５２０に層間絶縁膜３３‐１を形成する段階（Ｓ４０）を示す図である。本例のゲート絶縁膜３２および層間絶縁膜３３‐１は、ＳｉＯ_２（酸化シリコン）膜である。ただし、他の例において、ゲート絶縁膜３２および層間絶縁膜３３‐１は、Ａｌ_２Ｏ_３（酸化アルミニウム）膜またはＳｉ_３Ｎ_４（窒化シリコン）膜であってもよい。なお、ゲート絶縁膜３２および層間絶縁膜３３‐１は、必ずしも上述の通りのストイキオメトリックな絶縁膜でなくてもよい。

本例では、酸素プラズマ処理の後に、ＧａＮ層１０の主面１６に直接接して酸化絶縁膜としてのＳｉＯ_２膜を形成する。また、プラズマ処理する段階（Ｓ３０）と層間絶縁膜３３‐１を形成する段階とは、同じチャンバ内において連続して行われる。これにより、ＧａＮ層１０の主面１６に化学的に安定な酸化ガリウム面が形成されるので、周辺部５２０をプラズマ処理しない場合と比較してＧａＮ層１０と層間絶縁膜３３‐１との間における界面準位密度を下げることができる。これにより、周辺部５２０において、空乏層の広がりの偏りが生じにくくなる。よって、耐圧が出ないという問題を解決することができる。

また本例では、プラズマ処理（Ｓ３０）と層間絶縁膜３３‐１の形成（Ｓ４０）とを連続的に行うので、周辺部５２０の主面１６に不純物が吸着することを防ぐことができる。さらに本例では、プラズマ処理（Ｓ３０）と層間絶縁膜３３‐１の形成（Ｓ４０）とにおいて酸素ガスを連続的に用いることができるので、Ｓ３０およびＳ４０において酸素ガスを連続的に用いない場合と比較して、装置構成およびプロセスフローが簡単になるメリットがある。

図４Ｅは、活性部５１０の主面１６を再度プラズマ処理する段階（Ｓ５０）を示す図である。本例では、段階（Ｓ４０）において、活性部５１０の層間絶縁膜３３‐１を既知のフォトリソグラフィー技術を用いて除去する。その後、活性部５１０を酸素プラズマ処理する。これにより、図４Ｃ（Ｓ３０）の例と同様に、活性部５１０の主面１６におけるＧａ原子に自然付着した酸素原子等を除去することができる。なお、周辺部５２０の主面１６は、層間絶縁膜３３‐１により保護されているので酸素プラズマに曝されない。

本例では、活性部５１０をプラズマ処理する段階（Ｓ５０）と周辺部５２０をプラズマ処理する段階（Ｓ３０）とは異なるタイミングで行われる。このとき、活性部５１０をプラズマ処理する時間は、周辺部５２０をプラズマ処理する時間よりも長くしてよい。

これにより、デバイス特性にとって重要な活性部５１０は最適時間でプラズマ処理する。これにより、デバイスの信頼性を担保することができる。最適時間とは、界面準位密度が低下する十分な時間と言い換えてよく、本例において１５分程度であってよい。これに対して、耐圧向上効果を目的とする周辺部５２０では、所定の効果が得られれば十分である場合がある。そこで、周辺部５２０のプラズマ処理時間を活性部５１０のプラズマ処理時間よりも短縮してよい。これにより、窒化物半導体装置５００の製造工程時間を短縮することができる。

図４Ｆは、活性部５１０にゲート絶縁膜３２を形成し、周辺部５２０に層間絶縁膜３３‐２を形成する段階（Ｓ６０）を示す図である。ゲート絶縁膜３２は、層間絶縁膜３３‐１と同じ材料であってよい。本例では、酸素プラズマ処理の後に、同じチャンバ内において連続して、ＳｉＯ_２膜を形成する。したがって、活性部５１０において界面準位密度を低減することができる。これにより、チャネルの移動度が低下するという問題を解決することができる。また、図４Ｄ（Ｓ４０）と同様に、不純物の吸着防止の効果、および、装置構成およびプロセスフローが簡単になるという効果を得ることができる。

図４Ｇは、ゲート電極３４、ソース電極３６及びドレイン電極３８を形成する段階（Ｓ７０）を示す図である。Ｓ７０では、ゲート絶縁膜３２および層間絶縁膜３３のパターニングと、ゲート電極３４およびソース電極３６の形成とを行う。次に、活性部５１０および周辺部５２０の他の主面１８に直接接してドレイン電極３８を形成する。ゲート電極３４は、ポリシリコンであってよい。ソース電極３６およびドレイン電極３８は、Ｔｉ（チタン）およびＡｌ（アルミニウム）の積層体であってよい。この場合、ＴｉがＡｌよりも他の主面１８側に配置される。これにより、窒化物半導体装置５００が完成する。

図５Ａは、ＧａＮ層１０の主面１６をプラズマ処理する前の状態を示す概念図である。プラズマ処理する前は、ＧａＮ層１０の主面１６におけるＧａ原子の結合は不完全である。部分的にＧａとＯとが結合していたり、ＧａとＯＨとが結合していたり、中にはＧａが未結合であったりと、結合状態が安定していない。図５Ｂは、ＧａＮ層１０の主面１６をプラズマ処理した後の状態を示す概念図である。図５Ｂは、プラズマ処理する段階（Ｓ３０およびＳ５０）の直後の状態に対応する。プラズマ処理は、図５Ａに示すような不完全なＧａの結合を除去して、図５Ｂに示すように主面１６に安定なＧａ−Ｏ結合が形成する。これにより、主面１６と主面１６に直接接して設けられる絶縁膜との間における界面準位密度が低下すると考えられる。

図６は、プラズマ処理時間と界面準位密度との関係を示す実験結果である。横軸は、プラズマ処理をする時間（分）を示す。縦軸は、主面に直接接して設けられたＳｉＯ_２膜と主面１６との界面準位密度（ｃｍ^−２ｅＶ^−１）を示す。各プラズマ処理時間におけるエラーバーは、同一処理時間の複数の試料における界面準位密度を示す。また、塗りつぶした菱形は、同一処理時間の複数の試料における平均値を示す。

本実験では、後述の製造装置３００を用いる。ＧａＮ層１０を３００℃に加熱して主面１６をプラズマ処理した後に、同一チャンバにて連続して、ｃ面（すなわち、ＧａＮ層１０の（０００１）面）である主面１６にＳｉＯ_２膜を形成した。本実験では、プラズマ処理時間を０分（プラズマ処理無し）、７分、１５分、２０分および３０分とした。各処理時間の複数の試料における界面準位密度を測定した。

界面準位密度の測定はＣ‐Ｖ法により評価した。まず、測定に際して、ＧａＮ層１０の他の主面１８に直接接してＡｌ層を形成し、ＳｉＯ_２膜に直径４００μｍのＡｌ電極を形成した。その後、Ａｌ層とＡｌ電極とをＬＣＲメータに接続して、ＬＣＲの入力信号の周波数を１００Ｈｚ（低周波数）から１ＭＨｚ（高周波数）として室温で容量とコンダクタンスを測定した。その後、コンダクタンス法を用いて界面準位密度を評価した。

本実験において、０分（プラズマ処理無し）と比較して、主面１６を５分以上３０分以下プラズマ処理した試料では界面準位密度が１／２以下に低下した。つまり、プラズマ処理することで、界面準位密度が低下する効果が確認された。本実験ではＧａＮ層１０の加熱温度を３００℃としたが、加熱温度を１００℃〜４５０℃の間で変化させても、プラズマ処理時間に対する界面準位密度の変化はほぼ同様の振る舞いであると予測される。

プラズマ処理時間を長くするにつれて界面準位密度は低下した。本実験結果では１５分プラズマ処理したときに界面準位密度が最小となった。さらに、プラズマ処理時間を長くすると界面準位密度は上昇し、さらに長い時間においては界面準位密度が後飽和する傾向が見られた。この結果を踏まえて、界面準位密度を減少させるべく、ＧａＮ層１０の主面１６をプラズマ処理する時間は１０分以上２０分以下であってよく、さらに好ましくは１５分程度であってよい。

また、ＧａＮ層１０の主面１６を２０分より長くプラズマ処理してもよい。プラズマ処理時間が２０分よりも長くなると、界面準位密度は所定の値に漸近する。そこで、あえてプラズマ処理時間を２０分よりも長くすることにより、異なるデバイス間の界面準位密度の差異を最小化することができる。これにより、デバイス間の特性の差異を小さくすることができる。

なお、上記実験において主面１６はｃ面としたが、主面１６はＧａＮのｍ面（すなわち、（１−１００）面。なお、１のバーを−1で表す。）であってもよい。ｍ面のプラズマ処理前の界面準位密度は、ｃ面の場合よりも低い。この理由は、ｍ面においては主面１６に露出ているＧａ原子の密度がｃ面よりも少ないからであると予想している。それゆえ、主面１６をｍ面とすることにより、ｃ面の場合よりもより短いプラズマ処理時間で界面準位密度を低下させることができる。

図７は、第１実施例における窒化物半導体装置５００の製造装置３００の概要を示す図である。製造装置３００は、反応チャンバ３１０、温度調節部３３０、真空装置３４０、マイクロ波発生器３５０、導波路３５２、および、プラズマ発生チャンバ３５４を有する。

反応チャンバ３１０は、内部にＡｌからなるペデスタル３１２を有する。ＧａＮ層１０はペデスタル３１２上において静電吸着を利用して固定されてよい。ペデスタル３１２内部にはヒーター３２０が設けられる。温度調節部３３０はヒーター３２０の温度を１００℃〜４５０℃で制御してよい。真空装置３４０は、反応チャンバ３１０内の気体を排気口３１４から吸引する。真空装置３４０は、反応チャンバ３１０内の気圧を２００Ｐａ〜３００Ｐａに制御してよい。

マイクロ波発生器３５０は、導波路３５２を介してプラズマ発生チャンバ３５４に接続している。マイクロ波発生器３５０は、導入口３５６からプラズマ発生チャンバ３５４に導入されるＯ_２（酸素）をプラズマ化する。プラズマ化されたＯ_２は反応チャンバ３１０内部へ進む（図７のラジカル酸素）。これにより、図４Ｃ（Ｓ３０）および図４Ｅ（Ｓ５０）で述べたように、ＧａＮ層１０の主面１６をＯ_２プラズマ処理することができる。

導入口３１６から反応チャンバ３１０へは、ＴＥＯＳ（ＴｅｔｒａｅｔｈｙｌＯｒｔｈｏｓｉｌｉｃａｔｅ）ガスが導入される。反応チャンバ３１０内において、ＴＥＯＳはＯ_２プラズマと反応する。これにより、図４Ｄ（Ｓ４０）および図４Ｆ（Ｓ６０）で述べたように、ＧａＮ層１０の主面１６にＳｉＯ_２膜を堆積することができる。なお、ＴＥＯＳの代替として、ＳｉＨ_４（モノシラン）またはＣＨ_７ＮＳｉ（メチルアミノシラン）を用いてもよい。

図８は、製造装置３００におけるＯ_２プラズマ処理期間とＳｉＯ_２膜形成期間とを説明する図である。横軸は時間を示し、縦軸はガスの種類を示す。プラズマ処理は、時刻Ｔ１で開始され時刻Ｔ２まで続く。間隔を空けずに、ＳｉＯ_２膜形成が、時刻Ｔ２で開始され時刻Ｔ３まで続く。

本例では、時刻Ｔ１から時刻Ｔ３まで連続的に反応チャンバ３１０に流量９０ｓｃｃｍでＯ_２ガスを供給する。また、時刻Ｔ２から時刻Ｔ３まで反応チャンバ３１０に流量２ｓｃｃｍでＴＥＯＳガスを供給する。これにより、時刻Ｔ１から時刻Ｔ２まではＯ_２プラズマ処理期間となり、時刻Ｔ２から時刻Ｔ３まではＳｉＯ_２膜形成期間となる。

（第１変形例）第１変形例として、図４Ｃ（Ｓ３０）および図４Ｅ（Ｓ５０）におけるプラズマ処理する段階は、ＧａＮ層１０の主面１６を窒素プラズマ処理する段階であってよい。例えば、導入口３５６からプラズマ発生チャンバ３５４にＮ_２ガスを導入することで、窒素プラズマを生成することができる。これにより、主面１６のＧａ原子に自然付着したＯ原子を除去することができる。第１変形例において、図４Ｄ（Ｓ４０）および図４Ｆ（Ｓ６０）におけるゲート絶縁膜３２および層間絶縁膜３３を形成する段階は、ＧａＮ層１０の主面１６に直接接して窒化絶縁膜を形成する段階であってよい。導入口３１６から反応チャンバ３１０へＳｉＨ_４も導入し、反応チャンバ３１０内において、ＳｉＨ_４をＮ_２プラズマと反応させる。これにより、窒化絶縁膜としてのＳｉ_３Ｎ_４膜を形成することができる。ただし上述のように、Ｓｉ_３Ｎ_４膜の通りのストイキオメトリックな組成でなくてもよい。

第１変形例では、プラズマ処理（図４Ｃ（Ｓ３０）および図４Ｅ（Ｓ５０））と絶縁膜形成（図４Ｄ（Ｓ４０）および図４Ｆ（Ｓ６０））とを連続的に行うので、主面１６に不純物が吸着することを防ぐことができる。また、自然付着したＯ原子除去と不純物吸着防止とにより、両者が無い場合と比較して界面準位密度を低減することができる。さらに、プラズマ処理（図４Ｃ（Ｓ３０）および図４Ｅ（Ｓ５０））と絶縁膜形成（図４Ｄ（Ｓ４０）および図４Ｆ（Ｓ６０））とにおいてＮ_２（窒素）ガスを連続的に用いることができるので、プラズマ処理と絶縁膜形成とにおいてＮ_２ガスを連続的に用いない場合と比較して、装置構成およびプロセスフローが簡単になるメリットがある。

（第２変形例）第２変形例として、絶縁膜形成（図４Ｄ（Ｓ４０）および図４Ｆ（Ｓ６０））をＡＬＤ（Ａｔｏｍｉｃｌａｙｅｒｄｅｐｏｓｉｔｉｏｎ）により成膜してもよい。例えば、ＴＭＡ（Ｔｒｉｍｅｔｈｙｌａｌｕｍｉｎｉｕｍ）ガスをチャンバ内に導入し、次にパージを行い、その次にＨ_２Ｏ（水）ガスを導入し、最後に再度パージを行う。この１サイクルのプロセスにより、約１ÅのＡｌ_２Ｏ_３層を堆積することができる。ＡＬＤを採用すると、絶縁膜の厚みをÅオーダーで精密に制御することができる。なお、第２変形例において、プラズマ処理と絶縁膜形成とは異なるチャンバで行ってよい。ただし、ＧａＮ層１０を大気暴露しないように、ロードロックチャンバを介してＧａＮ層１０を異なるチャンバに受け渡す。

図９は、第２実施例における窒化物半導体装置５００の製造装置４００の概要を示す図である。本例の製造装置４００は、絶縁膜形成部４６０、受渡部４７０およびプラズマ処理部４８０を有する。絶縁膜形成部４６０は、製造装置３００と同じ構成である。受渡部４７０は、ロードロックチャンバ４３０である。プラズマ処理部４８０は、反応チャンバ４１０、マイクロ波発生器４５０、導波路４５２、および、プラズマ発生チャンバ４５４を有する。

プラズマ処理部４８０では、ＧａＮ層１０の主面１６を希ガスプラズマ処理する。プラズマ処理部４８０は、絶縁膜形成を目的とするシリコン含有ガス等を流さないという点で、絶縁膜形成部４６０の構成と異なる。プラズマ処理部４８０におけるペデスタル４１２、排気口４１４、ヒーター４２０、真空装置４４０、マイクロ波発生器４５０、導波路４５２および導入口４５６の機能は、絶縁膜形成部４６０の同一名称部材と同じ機能を有する。

本例のプラズマ処理部４８０は、導入口４５６からプラズマ発生チャンバ４５４にＡｒ（アルゴン）ガスを導入し、Ａｒをプラズマ化する。プラズマ化されたＡｒは反応チャンバ４１０内部へ進む。これにより、ＧａＮ層１０の主面１６をＡｒプラズマ処理することができ、Ｇａ原子に自然付着したＯ原子を除去することができる。

プラズマ処理されたＧａＮ層１０は、ロードロックチャンバ４３０を介して絶縁膜形成部４６０の反応チャンバ３１０に搬入される。その後、反応チャンバ３１０内においてＧａＮ層１０の主面１６に絶縁膜が形成される。本例では、ＳｉＯ_２膜が形成される。これにより、絶縁膜形成（図４Ｄ（Ｓ４０）および図４Ｆ（Ｓ６０））と同様にＳｉＯ_２膜を形成することができる。

本例では、プラズマ処理と絶縁膜形成とを別途のチャンバにて行う。しかしながら、ロードロックチャンバ４３０を介してＧａＮ層１０を引き渡すので、大気等に暴露されること無くプラズマ処理と絶縁膜形成とを行うことができる。これにより、主面１６に不純物が吸着することを防ぐことができる。また、自然付着したＯ原子を除去し、不純物吸着を防止するので、両者が無い場合と比較して界面準位密度を低減することができる。

また本例では、プラズマ処理にはＡｒガスを用い、絶縁膜形成にはＯ_２ガスを用いる。つまり、プラズマ処理に用いるプラズマガスと絶縁膜形成に用いるプラズマガスとが異なる。それゆえ、絶縁膜形成に用いるプラズマガスはＯ_２ガスでもＮ_２ガスでもよいので、絶縁膜はＳｉＯ_２膜およびＳｉ_３Ｎ_４膜のいずれでもよい。このように、第１実施例および第１変形例と比較して、絶縁膜の種類の自由度が向上する。

図１０は、第３実施例における窒化物半導体装置５００の製造フロー６２０を示す図である。本例においても、段階Ｓ１０〜Ｓ７０の順に各段階を実行する。本例では、段階（Ｓ３２）に示す様に、活性部５１０および周辺部５２０を同時にプラズマ処理する。その後、段階（Ｓ４２）に示す様に、活性部５１０および周辺部５２０に同時に絶縁膜を形成する。このとき、活性部５１０に設けられた絶縁膜はゲート絶縁膜３２として機能し、周辺部５２０に設けられた絶縁膜は層間絶縁膜３３の一部として機能する。更にその後、段階（Ｓ６２）に示す様に、周辺部５２０に層間絶縁膜３３の他の一部を積み増すことにより層間絶縁膜３３を完成させる。この点において、第１実施例と異なる。他の点は、第１実施例と同じであるので説明を省略する。

図１１は、活性部５１０および周辺部５２０の主面１６をプラズマ処理する段階（Ｓ３２）を示す図である。本例では、活性部５１０および周辺部５２０の主面１６を、同時に同じ時間だけプラズマ処理する。これにより、活性部５１０と周辺部５２０とを個別にプラズマ処理する第１実施例と比較して、プラズマ処理に要する時間を短縮することができる。

図１２は、活性部５１０にゲート絶縁膜３２を形成し、周辺部５２０に層間絶縁膜３３‐１を形成する段階（Ｓ４２）を示す図である。本例のゲート絶縁膜３２および層間絶縁膜３３‐１は、ともにＳｉＯ_２膜である。なお、層間絶縁膜３３‐１は最終的に完成する層間絶縁膜３３の一部である。

図１３は、周辺部５２０に層間絶縁膜３３‐２を形成する段階（Ｓ６２）を示す図である。段階（Ｓ６２）では、活性部５１０には層間絶縁膜３３‐２を設けない。例えば、活性部５１０および周辺部５２０に層間絶縁膜３３‐２を形成した後、活性部５１０上の層間絶縁膜３３‐２のみをエッチング除去する。これにより、周辺部５２０のみに層間絶縁膜３３‐２を設けることができる。なお、本例の層間絶縁膜３３‐２はＳｉＯ_２膜である。

なお、本明細書において、ｎまたはｐは、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎまたはｐの右肩に記載した＋または−について、＋はそれが記載されていないものよりもキャリア濃度が高く、−はそれが記載されていないものよりもキャリア濃度が低いことを意味する。また、Ｅは１０のべき乗を意味し、例えば１Ｅ＋１６は、１×１０^１６を意味する。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。

１０・・ＧａＮ層、１３・・ｎ^＋型ＧａＮ基板、１４・・ｎ⁻型ＧａＮ層、１６・・主面、１８・・他の主面、２０・・ゲート構造、２２・・ｐ型ウェル領域、２４・・ｐ＋型コンタクト領域、２６・・ｎ^＋型ソース領域、２８・・ガードリング、３２・・ゲート絶縁膜、３３・・層間絶縁膜、３４・・ゲート電極、３６・・ソース電極、３８・・ドレイン電極、１００・・縦型ＭＯＳＦＥＴ、２００・・耐圧構造、３００・・製造装置、３１０・・反応チャンバ、３１２・・ペデスタル、３１４・・排気口、３１６・・導入口、３２０・・ヒーター、３３０・・温度調節部、３４０・・真空装置、３５０・・マイクロ波発生器、３５２・・導波路、３５４・・プラズマ発生チャンバ、３５６・・導入口、４００・・製造装置、４１０・・反応チャンバ、４１２・・ペデスタル、４１４・・排気口、４２０・・ヒーター、４３０・・ロードロックチャンバ、４４０・・真空装置、４５０・・マイクロ波発生器、４５２・・導波路、４５４・・プラズマ発生チャンバ、４５６・・導入口、４６０・・絶縁膜形成部、４７０・・受渡部、４８０・・プラズマ処理部、５００・・窒化物半導体装置、５１０・・活性部、５２０・・周辺部、６００・・製造フロー、６２０・・製造フロー

Claims

窒化物半導体層の主面を酸素プラズマに曝して酸素プラズマ処理する段階と、
前記酸素プラズマ処理する段階の後に、前記酸素プラズマ処理する段階と同じチャンバ内において連続して、前記窒化物半導体層の前記主面に直接接して絶縁膜を形成する段階と
を備える、窒化物半導体装置の製造方法。
前記酸素プラズマ処理する段階において、前記窒化物半導体層の前記主面を５分以上３０分以下酸素プラズマ処理する、請求項１に記載の窒化物半導体装置の製造方法。
前記酸素プラズマ処理する段階において、前記窒化物半導体層の前記主面を１０分以上２０分以下酸素プラズマ処理する、請求項１または２に記載の窒化物半導体装置の製造方法。
前記酸素プラズマ処理する段階は、前記窒化物半導体層の前記主面を２０分より長く酸素プラズマ処理する、請求項１に記載の窒化物半導体装置の製造方法。
前記絶縁膜を形成する段階は、前記窒化物半導体層の前記主面に直接接して酸化絶縁膜を形成する段階である
請求項１から４のいずれか一項に記載の窒化物半導体装置の製造方法。
窒化物半導体層の主面を窒素プラズマに曝して窒素プラズマ処理することにより、前記窒化物半導体層の主面に付着した酸素原子を除去する段階と、
前記窒素プラズマ処理する段階の後に、前記窒素プラズマ処理する段階と同じチャンバ内において連続して、前記チャンバ内にＳｉＨ_４を導入してＳｉＨ_４を前記窒素プラズマと反応させることにより、前記窒化物半導体層における、酸素原子が除去された前記主面に直接接して窒化絶縁膜を形成する段階と
を備える、窒化物半導体装置の製造方法。
前記窒化物半導体層の前記主面は、窒化ガリウムのｍ面である
請求項１から６のいずれか一項に記載の窒化物半導体装置の製造方法。
窒化物半導体層の主面をプラズマ処理する段階と、
前記プラズマ処理する段階の後に、前記窒化物半導体層の前記主面に直接接して絶縁膜を形成する段階と
を備え、
前記主面は、ゲート構造を含む活性部と前記活性部を囲む周辺部とを有し、
前記活性部を前記プラズマ処理する段階と前記周辺部を前記プラズマ処理する段階とは異なるタイミングで行われ、
前記活性部を前記プラズマ処理する時間は、前記周辺部を前記プラズマ処理する時間よりも長い
窒化物半導体装置の製造方法。