JP7276247B2 - 半導体装置の製造方法 - Google Patents
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Description
本明細書の技術分野は、半導体装置の製造方法に関する。
ＧａＮに代表されるIII 族窒化物半導体は、高い絶縁破壊電界と高い融点とを備えている。そのため、III 族窒化物半導体は、ＧａＡｓ系半導体に代わる、高出力、高周波、高温用の半導体デバイスの材料として期待されている。そのため、III 族窒化物半導体を用いる半導体装置が研究開発されている。
このような半導体装置として、例えば、ＭＩＳＦＥＴがある。ＭＩＳＦＥＴでは、III 族窒化物半導体の上に絶縁膜があり、その絶縁膜の上にゲート電極がある。ゲート絶縁膜としてＳｉＯ2 膜を用いる場合には、膜密度を向上させるためにＳｉＯ2 膜に熱処理を実施することがある。特許文献１には、熱処理を実施することによりIII 族窒化物半導体中のガリウム（Ｇａ）がＳｉＯ2 膜に拡散することが開示されている（特許文献１の段落［００６３］－［００６７］および図５）。
ＧａがＳｉＯ2 膜に拡散すると、III 族窒化物半導体とＳｉＯ2 膜との界面周辺における界面準位密度が増加する。その結果、閾値電圧が安定せず、ＭＩＳＦＥＴの動作が不安定となる。このため、ＳｉＯ2 膜へのＧａの拡散を抑制することが好ましい。
本明細書の技術が解決しようとする課題は、III 族窒化物半導体から絶縁膜へのＧａの拡散を抑制することができる半導体装置の製造方法を提供することである。
第１の態様における半導体装置の製造方法は、III 族窒化物半導体層の上に第１ＳｉＯ2 膜を成膜する工程と、第１ＳｉＯ2 膜を熱処理する第１熱処理工程と、第１ＳｉＯ2 膜の上に第２ＳｉＯ2 膜を成膜する工程と、第２ＳｉＯ2 膜を熱処理する第２熱処理工程と、を有する。第１熱処理工程の熱処理温度は、第２熱処理工程の熱処理温度よりも高い。
この半導体装置の製造方法は、ＳｉＯ2 膜を２段階で成膜する。ここで、第１ＳｉＯ2 膜はＧａの拡散を防止する。III 族窒化物半導体中のＧａは第１ＳｉＯ2 膜にある程度拡散するが、第２ＳｉＯ2 膜にはほとんど拡散しない。このため、この製造方法により製造された半導体装置の閾値電圧は安定している。
本明細書では、III 族窒化物半導体から絶縁膜へのＧａの拡散を抑制することができる半導体装置の製造方法が提供されている。
以下、具体的な実施形態について、半導体装置とその製造方法を例に挙げて説明する。しかし、本明細書の技術はこれらの実施形態に限定されるものではない。本明細書において、第１導電型はｎ型を表し、第２導電型はｐ型を表す。ただし、第１導電型はｐ型を表し、第２導電型はｎ型を表してもよい場合がある。
（第１の実施形態）
１．半導体装置
図１は、第１の実施形態の半導体装置１００の概略構成図である。半導体装置１００は、ＭＩＳＦＥＴである。半導体装置１００はトレンチを有さない。半導体装置１００は、ＧａＮ基板１１０と、第１半導体層１２０と、第２半導体層１３０と、半導体領域１４０と、ゲート絶縁膜Ｆ１０と、ゲート電極Ｇ１と、ボディ電極Ｂ１と、ソース電極Ｓ１と、ドレイン電極Ｄ１と、を有する。
１．半導体装置
図１は、第１の実施形態の半導体装置１００の概略構成図である。半導体装置１００は、ＭＩＳＦＥＴである。半導体装置１００はトレンチを有さない。半導体装置１００は、ＧａＮ基板１１０と、第１半導体層１２０と、第２半導体層１３０と、半導体領域１４０と、ゲート絶縁膜Ｆ１０と、ゲート電極Ｇ１と、ボディ電極Ｂ１と、ソース電極Ｓ１と、ドレイン電極Ｄ１と、を有する。
第１半導体層１２０と、第２半導体層１３０と、半導体領域１４０とは、III 族窒化物半導体層である。第１半導体層１２０は、例えば、ＧａＮ層である。第２半導体層１３０は、例えば、ｐ型ＧａＮ層である。半導体領域１４０は、例えば、ｎ+ ＧａＮである。半導体領域１４０は半導体の一部にイオン注入された領域である。
ゲート絶縁膜Ｆ１０は、第２半導体層１３０および半導体領域１４０の上に形成されている。ゲート電極Ｇ１は、ゲート絶縁膜Ｆ１０の上に形成されている。ゲート電極Ｇ１は、ゲート絶縁膜Ｆ１０を間に挟んだ状態で、第２半導体層１３０と半導体領域１４０の一部と対向している。ソース電極Ｓ１およびドレイン電極Ｄ１は、半導体領域１４０の上に形成されている。
２．ゲート絶縁膜
図２は、第１の実施形態の半導体装置１００のゲート絶縁膜Ｆ１０の積層構造を示す図である。ゲート絶縁膜Ｆ１０は、III 族窒化物半導体層の表面の一部を覆うゲート絶縁膜である。ゲート絶縁膜Ｆ１０は、III 族窒化物半導体層の表面を保護する。ゲート絶縁膜Ｆ１０は、第２半導体層１３０および半導体領域１４０と、ゲート電極Ｇ１と、の間の位置に配置されている。ゲート絶縁膜Ｆ１０は、第１ＳｉＯ2 膜Ｆ１１と、第２ＳｉＯ2 膜Ｆ１２と、を有する。
図２は、第１の実施形態の半導体装置１００のゲート絶縁膜Ｆ１０の積層構造を示す図である。ゲート絶縁膜Ｆ１０は、III 族窒化物半導体層の表面の一部を覆うゲート絶縁膜である。ゲート絶縁膜Ｆ１０は、III 族窒化物半導体層の表面を保護する。ゲート絶縁膜Ｆ１０は、第２半導体層１３０および半導体領域１４０と、ゲート電極Ｇ１と、の間の位置に配置されている。ゲート絶縁膜Ｆ１０は、第１ＳｉＯ2 膜Ｆ１１と、第２ＳｉＯ2 膜Ｆ１２と、を有する。
第１ＳｉＯ2 膜Ｆ１１は、第２半導体層１３０および半導体領域１４０の表面の少なくとも一部を覆っている。第１ＳｉＯ2 膜Ｆ１１は、第２半導体層１３０および半導体領域１４０の上に形成されている。第１ＳｉＯ2 膜Ｆ１１は、第２半導体層１３０および半導体領域１４０に接触している。第１ＳｉＯ2 膜Ｆ１１の膜厚は、例えば、１ｎｍ以上６ｎｍ以下である。好ましくは、１ｎｍ以上３ｎｍ以下である。
第２ＳｉＯ2 膜Ｆ１２は、第１ＳｉＯ2 膜Ｆ１１の全面の上に形成されている。第２ＳｉＯ2 膜Ｆ１２は、第１ＳｉＯ2 膜Ｆ１１に接触している。第２ＳｉＯ2 膜Ｆ１２の膜厚は、例えば、４０ｎｍ以上１００ｎｍ以下である。
３．ゲート絶縁膜の各層の役割
第１ＳｉＯ2 膜Ｆ１１は、第２ＳｉＯ2 膜Ｆ１２よりも高温で熱処理された膜である。このため、第１ＳｉＯ2 膜Ｆ１１では第２ＳｉＯ2 膜Ｆ１２よりもＡｒ、Ｃ、Ｈ、Ｎなどの不純物が少ない。
第１ＳｉＯ2 膜Ｆ１１は、第２ＳｉＯ2 膜Ｆ１２よりも高温で熱処理された膜である。このため、第１ＳｉＯ2 膜Ｆ１１では第２ＳｉＯ2 膜Ｆ１２よりもＡｒ、Ｃ、Ｈ、Ｎなどの不純物が少ない。
第１ＳｉＯ2 膜Ｆ１１は、Ｇａが絶縁膜に拡散することを防止する拡散防止層である。第１ＳｉＯ2 膜Ｆ１１は、第１ＳｉＯ2 膜Ｆ１１へのＧａの拡散はある程度許容するが、第２ＳｉＯ2 膜Ｆ１２へのＧａの拡散を抑制する。このため、第１ＳｉＯ2 膜Ｆ１１のＧａ濃度は、第２ＳｉＯ2 膜Ｆ１２のＧａ濃度よりも高い。
第１ＳｉＯ2 膜Ｆ１１のＧａ濃度は、例えば、５×１０18ａｔｏｍｓ／ｃｍ3 以上５×１０19ａｔｏｍｓ／ｃｍ3 以下である。好ましくは、７×１０18ａｔｏｍｓ／ｃｍ3 以上３×１０19ａｔｏｍｓ／ｃｍ3 以下である。より好ましくは、１×１０19ａｔｏｍｓ／ｃｍ3 以上２×１０19ａｔｏｍｓ／ｃｍ3 以下である。
第２ＳｉＯ2 膜Ｆ１２のＧａ濃度は、例えば、１×１０17ａｔｏｍｓ／ｃｍ3 以上５×１０18ａｔｏｍｓ／ｃｍ3 以下である。好ましくは、１×１０17ａｔｏｍｓ／ｃｍ3 以上２×１０18ａｔｏｍｓ／ｃｍ3 以下である。より好ましくは、１×１０17ａｔｏｍｓ／ｃｍ3 以上１×１０18ａｔｏｍｓ／ｃｍ3 以下である。
第２ＳｉＯ2 膜Ｆ１２は、高い電気絶縁性によりIII 族窒化物半導体を保護するための膜である。このため、第２ＳｉＯ2 膜Ｆ１２は、ゲートリーク電流を抑制することができる。
このようにゲート絶縁膜Ｆ１０は、半導体層側に位置する薄い第１ＳｉＯ2 膜Ｆ１１にＧａ原子を閉じ込め、半導体層から離れている第２ＳｉＯ2 膜Ｆ１２へのＧａの拡散を抑制する。つまり、ゲート絶縁膜Ｆ１０は、絶縁膜へのＧａの拡散を防止するとともにゲートリーク電流を抑制することができる。
４．絶縁膜の成膜方法
図３は、第１の実施形態の半導体装置１００の絶縁膜の成膜方法を示すフローチャートである。図３に示すように、この成膜方法は、III 族窒化物半導体層の上に第１ＳｉＯ2 膜を成膜する工程と、第１ＳｉＯ2 膜を熱処理する第１熱処理工程と、第１ＳｉＯ2 膜の上に第２ＳｉＯ2 膜を成膜する工程と、第２ＳｉＯ2 膜を熱処理する第２熱処理工程と、を有する。
図３は、第１の実施形態の半導体装置１００の絶縁膜の成膜方法を示すフローチャートである。図３に示すように、この成膜方法は、III 族窒化物半導体層の上に第１ＳｉＯ2 膜を成膜する工程と、第１ＳｉＯ2 膜を熱処理する第１熱処理工程と、第１ＳｉＯ2 膜の上に第２ＳｉＯ2 膜を成膜する工程と、第２ＳｉＯ2 膜を熱処理する第２熱処理工程と、を有する。
４－１．第１絶縁膜成膜工程
第２半導体層１３０および半導体領域１４０の上に第１ＳｉＯ2 膜Ｆ１１を成膜する（Ｓ１０１）。成膜方法は、例えば、反応性スパッタリング、ＣＶＤ法、ＡＬＤ法である。反応性スパッタリングの場合には、メタルモードを用いる。ＣＶＤ法の場合には、熱ＣＶＤを用いる。ＡＬＤ法の場合には、Ｈ2 ＯまたはＯ3 を酸化法に用いる。第１ＳｉＯ2 膜Ｆ１１の膜厚は、例えば、１ｎｍ以上６ｎｍ以下である。好ましくは、１ｎｍ以上３ｎｍ以下である。この第１絶縁膜成膜工程における基板温度は、例えば、２５０℃以上５００℃以下である。好ましくは、３００℃以上４５０℃以下である。
第２半導体層１３０および半導体領域１４０の上に第１ＳｉＯ2 膜Ｆ１１を成膜する（Ｓ１０１）。成膜方法は、例えば、反応性スパッタリング、ＣＶＤ法、ＡＬＤ法である。反応性スパッタリングの場合には、メタルモードを用いる。ＣＶＤ法の場合には、熱ＣＶＤを用いる。ＡＬＤ法の場合には、Ｈ2 ＯまたはＯ3 を酸化法に用いる。第１ＳｉＯ2 膜Ｆ１１の膜厚は、例えば、１ｎｍ以上６ｎｍ以下である。好ましくは、１ｎｍ以上３ｎｍ以下である。この第１絶縁膜成膜工程における基板温度は、例えば、２５０℃以上５００℃以下である。好ましくは、３００℃以上４５０℃以下である。
４－２．第１熱処理工程
次に、半導体および第１ＳｉＯ2 膜Ｆ１１に第１熱処理工程を実施する（Ｓ１０２）。第１熱処理工程の熱処理温度は、例えば、８００℃以上９５０℃以下である。熱処理時間は、例えば、１０分以上６０分以下である。好ましくは、３０分以上６０分以下である。これらの数値範囲は例示であり、上記以外の数値であってもよい。
次に、半導体および第１ＳｉＯ2 膜Ｆ１１に第１熱処理工程を実施する（Ｓ１０２）。第１熱処理工程の熱処理温度は、例えば、８００℃以上９５０℃以下である。熱処理時間は、例えば、１０分以上６０分以下である。好ましくは、３０分以上６０分以下である。これらの数値範囲は例示であり、上記以外の数値であってもよい。
４－３．第２絶縁膜成膜工程
次に、第１ＳｉＯ2 膜Ｆ１１の上に第２ＳｉＯ2 膜Ｆ１２を成膜する（Ｓ１０３）。成膜方法は、例えば、反応性スパッタリング、ＣＶＤ法、ＡＬＤ法である。反応性スパッタリングの場合には、オキサイドモードを用いる。ＣＶＤ法の場合には、プラズマを用いてもよい。ＡＬＤ法の場合には、プラズマを酸化法に用いてもよい。第２ＳｉＯ2 膜Ｆ１２の膜厚は、例えば、４０ｎｍ以上１００ｎｍ以下である。この第２絶縁膜成膜工程における基板温度は、例えば、２５０℃以上５００℃以下である。好ましくは、３００℃以上４５０℃以下である。
次に、第１ＳｉＯ2 膜Ｆ１１の上に第２ＳｉＯ2 膜Ｆ１２を成膜する（Ｓ１０３）。成膜方法は、例えば、反応性スパッタリング、ＣＶＤ法、ＡＬＤ法である。反応性スパッタリングの場合には、オキサイドモードを用いる。ＣＶＤ法の場合には、プラズマを用いてもよい。ＡＬＤ法の場合には、プラズマを酸化法に用いてもよい。第２ＳｉＯ2 膜Ｆ１２の膜厚は、例えば、４０ｎｍ以上１００ｎｍ以下である。この第２絶縁膜成膜工程における基板温度は、例えば、２５０℃以上５００℃以下である。好ましくは、３００℃以上４５０℃以下である。
４－４．第２熱処理工程
次に、第２ＳｉＯ2 膜Ｆ１２に第２熱処理工程を実施する（Ｓ１０４）。これにより、第２半導体層１３０および半導体領域１４０から順に、第１ＳｉＯ2 膜Ｆ１１、第２ＳｉＯ2 膜Ｆ１２が形成される。第２熱処理工程の熱処理温度は、例えば、４００℃以上６００℃以下である。第２熱処理工程の熱処理温度は、第１熱処理工程の熱処理温度よりも低い。熱処理時間は、例えば、１０分以上３０分以下である。これらの数値範囲は例示であり、上記以外の数値であってもよい。
次に、第２ＳｉＯ2 膜Ｆ１２に第２熱処理工程を実施する（Ｓ１０４）。これにより、第２半導体層１３０および半導体領域１４０から順に、第１ＳｉＯ2 膜Ｆ１１、第２ＳｉＯ2 膜Ｆ１２が形成される。第２熱処理工程の熱処理温度は、例えば、４００℃以上６００℃以下である。第２熱処理工程の熱処理温度は、第１熱処理工程の熱処理温度よりも低い。熱処理時間は、例えば、１０分以上３０分以下である。これらの数値範囲は例示であり、上記以外の数値であってもよい。
４－５．その他の工程
また、その他の工程を実施してもよい。例えば、第１絶縁膜成膜工程および第２絶縁膜成膜工程の前に、III 族窒化物半導体および絶縁膜を有機洗浄する有機洗浄工程を実施してもよい。
また、その他の工程を実施してもよい。例えば、第１絶縁膜成膜工程および第２絶縁膜成膜工程の前に、III 族窒化物半導体および絶縁膜を有機洗浄する有機洗浄工程を実施してもよい。
５．半導体装置の製造方法
５－１．半導体層形成工程
ＧａＮ基板１１０の上に第１半導体層１２０、第２半導体層１３０をこの順序で成長させる。そのために、例えば、ＭＯＣＶＤ法を用いればよい。または、その他の気相成長法を用いてもよい。または、液相成長法を用いてもよい。その後、第２半導体層１３０の一部に半導体領域１４０を形成する。そのために、例えば、イオン注入法を用いればよい。
５－１．半導体層形成工程
ＧａＮ基板１１０の上に第１半導体層１２０、第２半導体層１３０をこの順序で成長させる。そのために、例えば、ＭＯＣＶＤ法を用いればよい。または、その他の気相成長法を用いてもよい。または、液相成長法を用いてもよい。その後、第２半導体層１３０の一部に半導体領域１４０を形成する。そのために、例えば、イオン注入法を用いればよい。
５－２．絶縁膜成膜工程
第２半導体層１３０および半導体領域１４０の上にゲート絶縁膜Ｆ１０を形成する。前述の絶縁膜の成膜方法を用いればよい。また、ソース電極Ｓ１およびドレイン電極Ｄ１を形成する領域にはゲート絶縁膜Ｆ１０を形成しない。そのため、例えば、第２半導体層１３０および半導体領域１４０の表面に一様な絶縁膜を形成した後に、ボディ電極Ｂ１およびソース電極Ｓ１およびドレイン電極Ｄ１を形成する領域の絶縁膜を除去してもよい。そのために例えば、ＣＦ4 、Ｃ4 Ｆ6 等のフッ素系ガスを用いたエッチングを実施してもよい。
第２半導体層１３０および半導体領域１４０の上にゲート絶縁膜Ｆ１０を形成する。前述の絶縁膜の成膜方法を用いればよい。また、ソース電極Ｓ１およびドレイン電極Ｄ１を形成する領域にはゲート絶縁膜Ｆ１０を形成しない。そのため、例えば、第２半導体層１３０および半導体領域１４０の表面に一様な絶縁膜を形成した後に、ボディ電極Ｂ１およびソース電極Ｓ１およびドレイン電極Ｄ１を形成する領域の絶縁膜を除去してもよい。そのために例えば、ＣＦ4 、Ｃ4 Ｆ6 等のフッ素系ガスを用いたエッチングを実施してもよい。
５－３．ゲート電極形成工程
ゲート絶縁膜Ｆ１０の上にゲート電極Ｇ１を形成する。そのためには、ＡＬＤ法、スパッタリング等の成膜技術を用いればよい。
ゲート絶縁膜Ｆ１０の上にゲート電極Ｇ１を形成する。そのためには、ＡＬＤ法、スパッタリング等の成膜技術を用いればよい。
５－４．ボディ電極形成工程
第２半導体層１３０および半導体領域１４０の上にボディ電極Ｂ１を形成する。そのために、スパッタリング、ＥＢ蒸着法または抵抗加熱蒸着法を用いればよい。
第２半導体層１３０および半導体領域１４０の上にボディ電極Ｂ１を形成する。そのために、スパッタリング、ＥＢ蒸着法または抵抗加熱蒸着法を用いればよい。
５－５．ソース電極形成工程
半導体領域１４０およびボディ電極Ｂ１の上にソース電極Ｓ１を形成する。そのために、スパッタリング、ＥＢ蒸着法または抵抗加熱蒸着法を用いればよい。
半導体領域１４０およびボディ電極Ｂ１の上にソース電極Ｓ１を形成する。そのために、スパッタリング、ＥＢ蒸着法または抵抗加熱蒸着法を用いればよい。
５－６．ドレイン電極形成工程
半導体領域１４０の上にドレイン電極Ｄ１を形成する。そのために、スパッタリング、ＥＢ蒸着法または抵抗加熱蒸着法を用いればよい。
半導体領域１４０の上にドレイン電極Ｄ１を形成する。そのために、スパッタリング、ＥＢ蒸着法または抵抗加熱蒸着法を用いればよい。
５－７．素子分離工程
そして、ウエハから半導体装置１００を切り出し、各々の独立した半導体装置１００を製造する。
そして、ウエハから半導体装置１００を切り出し、各々の独立した半導体装置１００を製造する。
５－８．その他の工程
保護膜形成工程、熱処理工程等、その他の工程を適宜実施してもよい。以上により、半導体装置１００が得られる。また、ソース電極Ｓ１およびドレイン電極Ｄ１の積層構造が同じ場合には、ソース電極Ｓ１およびドレイン電極Ｄ１を同時に形成してもよい。
保護膜形成工程、熱処理工程等、その他の工程を適宜実施してもよい。以上により、半導体装置１００が得られる。また、ソース電極Ｓ１およびドレイン電極Ｄ１の積層構造が同じ場合には、ソース電極Ｓ１およびドレイン電極Ｄ１を同時に形成してもよい。
６．第１の実施形態の効果
第１の実施形態の半導体装置１００は、ゲート絶縁膜Ｆ１０を有する。ゲート絶縁膜Ｆ１０の第１ＳｉＯ2 膜Ｆ１１は、III 族窒化物半導体中のガリウム（Ｇａ）がＳｉＯ2 に拡散することを抑制する。第１ＳｉＯ2 膜Ｆ１１が高温で熱処理されているため、第１ＳｉＯ2 膜Ｆ１１が含有するＡｒ、Ｃ、Ｈ、Ｎなどの不純物が少なく、第１ＳｉＯ2 膜Ｆ１１の膜密度は十分に高いからであると考えられる。
第１の実施形態の半導体装置１００は、ゲート絶縁膜Ｆ１０を有する。ゲート絶縁膜Ｆ１０の第１ＳｉＯ2 膜Ｆ１１は、III 族窒化物半導体中のガリウム（Ｇａ）がＳｉＯ2 に拡散することを抑制する。第１ＳｉＯ2 膜Ｆ１１が高温で熱処理されているため、第１ＳｉＯ2 膜Ｆ１１が含有するＡｒ、Ｃ、Ｈ、Ｎなどの不純物が少なく、第１ＳｉＯ2 膜Ｆ１１の膜密度は十分に高いからであると考えられる。
また、高温の熱処理により第１ＳｉＯ2 膜Ｆ１１に拡散するＧａ原子の総量を少なくすることができる。これにより、ＧａＮ表面のＧａ欠陥を抑制することができる。このため、ＳｉＯ2 とＧａＮとの間の良好な界面が形成される。
また、第２ＳｉＯ2 膜Ｆ１２は十分な厚みを有するため、半導体装置１００のゲート絶縁膜は高い絶縁破壊強度を有する。このため、ゲートリーク電流が抑制されている。
７．変形例
７－１．保護膜
第１の実施形態の技術をゲート絶縁膜以外の保護膜に適用することができる。この場合であっても、この保護膜は高い絶縁性を備えるとともに絶縁膜へのＧａの拡散を抑制することができる。
７－１．保護膜
第１の実施形態の技術をゲート絶縁膜以外の保護膜に適用することができる。この場合であっても、この保護膜は高い絶縁性を備えるとともに絶縁膜へのＧａの拡散を抑制することができる。
７－２．基板
ＧａＮ基板１１０の代わりにその他の基板を用いてもよい。その他の基板として、例えば、サファイア基板、Ｓｉ基板が挙げられる。もちろん、それ以外の基板を用いてもよい。
ＧａＮ基板１１０の代わりにその他の基板を用いてもよい。その他の基板として、例えば、サファイア基板、Ｓｉ基板が挙げられる。もちろん、それ以外の基板を用いてもよい。
７－３．トレンチ
半導体装置１００は、トレンチを有さない。第１の実施形態の技術は、トレンチを有するＭＩＳＦＥＴにも適用可能である。また、その他の半導体装置にも適用することができる。
半導体装置１００は、トレンチを有さない。第１の実施形態の技術は、トレンチを有するＭＩＳＦＥＴにも適用可能である。また、その他の半導体装置にも適用することができる。
７－４．組み合わせ
上記の変形例を自由に組み合わせてよい。
上記の変形例を自由に組み合わせてよい。
（第２の実施形態）
１．半導体装置
図４は、第２の実施形態の半導体装置２００の概略構成図である。半導体装置２００は、縦型ＭＩＳＦＥＴである。図４に示すように、半導体装置２００は、ＧａＮ基板２１０と、第１半導体層２２０と、第２半導体層２３０と、第３半導体層２４０と、ゲート絶縁膜Ｆ２０と、ゲート電極Ｇ２と、ソース電極Ｓ２と、ドレイン電極Ｄ２と、ボディ電極Ｂ２と、を有する。
１．半導体装置
図４は、第２の実施形態の半導体装置２００の概略構成図である。半導体装置２００は、縦型ＭＩＳＦＥＴである。図４に示すように、半導体装置２００は、ＧａＮ基板２１０と、第１半導体層２２０と、第２半導体層２３０と、第３半導体層２４０と、ゲート絶縁膜Ｆ２０と、ゲート電極Ｇ２と、ソース電極Ｓ２と、ドレイン電極Ｄ２と、ボディ電極Ｂ２と、を有する。
第１半導体層２２０は、ＧａＮ基板２１０の上に形成されている。第１半導体層２２０は第１導電型のIII 族窒化物半導体層である。第１半導体層２２０は、例えば、ｎ- ＧａＮである。
第２半導体層２３０は、第１半導体層２２０の上に形成されている。第２半導体層２３０は第２導電型のIII 族窒化物半導体層である。第２半導体層２３０は、例えば、ｐＧａＮである。
第３半導体層２４０は、第２半導体層２３０の上に形成されている。第３半導体層２４０は、第１導電型のIII 族窒化物半導体層である。第３半導体層２４０は、例えば、ｎ+ ＧａＮである。
ボディ電極Ｂ２は、第２半導体層２３０から正孔を引き抜くための電極である。ボディ電極Ｂ２は、リセスＲ２に形成されている。リセスＲ２は、第３半導体層２４０を貫通し、第２半導体層２３０の途中まで達する凹部である。ボディ電極Ｂ２は、第２半導体層２３０と、第３半導体層２４０と、ソース電極Ｓ２と、に接触している。
ゲート絶縁膜Ｆ２０は、トレンチＴ２を覆っている。ゲート絶縁膜Ｆ２０は、ゲート電極Ｇ２と半導体層とを絶縁している。ゲート絶縁膜Ｆ２０は、第１半導体層２２０の底面および側面と、第２半導体層２３０の側面と、第３半導体層２４０の側面および表面の一部と、を覆っている。
ゲート絶縁膜Ｆ２０の積層構造は、第１の実施形態のゲート絶縁膜Ｆ１０の積層構造と同じである。
２．第２の実施形態の効果
第２の実施形態の半導体装置２００は、ゲート絶縁膜Ｆ２０を有する。ゲート絶縁膜Ｆ２０は、第１の実施形態のゲート絶縁膜Ｆ１０と同様の効果を奏する。
第２の実施形態の半導体装置２００は、ゲート絶縁膜Ｆ２０を有する。ゲート絶縁膜Ｆ２０は、第１の実施形態のゲート絶縁膜Ｆ１０と同様の効果を奏する。
３．変形例
３－１．保護膜
半導体装置２００は、保護膜を有していてもよい。その保護膜にゲート絶縁膜Ｆ２０の積層構造を採用してもよい。
３－１．保護膜
半導体装置２００は、保護膜を有していてもよい。その保護膜にゲート絶縁膜Ｆ２０の積層構造を採用してもよい。
３－２．トレンチ
図５は、第２の実施形態の変形例における半導体装置３００の概略構成図である。半導体装置３００は、ＧａＮ基板３１０と、第１半導体層３２０と、第１半導体領域３３０と、第２半導体領域３４０と、ゲート絶縁膜Ｆ３０と、ゲート電極Ｇ３と、ボディ電極Ｂ３と、ソース電極Ｓ３と、ドレイン電極Ｄ３と、を有する。半導体装置３００は、トレンチを有さない縦型ＭＩＳＦＥＴである。第２の実施形態の技術は、トレンチを有さない縦型ＭＩＳＦＥＴにも適用することができる。
図５は、第２の実施形態の変形例における半導体装置３００の概略構成図である。半導体装置３００は、ＧａＮ基板３１０と、第１半導体層３２０と、第１半導体領域３３０と、第２半導体領域３４０と、ゲート絶縁膜Ｆ３０と、ゲート電極Ｇ３と、ボディ電極Ｂ３と、ソース電極Ｓ３と、ドレイン電極Ｄ３と、を有する。半導体装置３００は、トレンチを有さない縦型ＭＩＳＦＥＴである。第２の実施形態の技術は、トレンチを有さない縦型ＭＩＳＦＥＴにも適用することができる。
３－３．組み合わせ
第２の実施形態の変形例を自由に組み合わせてもよい。
第２の実施形態の変形例を自由に組み合わせてもよい。
（第３の実施形態）
１．半導体装置
図６は、第３の実施形態の半導体装置４００の概略構成図である。半導体装置４００は、ＭＩＳキャパシタである。半導体装置４００は、ｎ型半導体４１０と、ゲート絶縁膜Ｆ４０と、ゲート電極Ｇ４と、を有する。ｎ型半導体４１０はｎ型のIII 族窒化物半導体である。ゲート絶縁膜Ｆ４０は、第１の実施形態のゲート絶縁膜Ｆ１０と同様の積層構造である。
１．半導体装置
図６は、第３の実施形態の半導体装置４００の概略構成図である。半導体装置４００は、ＭＩＳキャパシタである。半導体装置４００は、ｎ型半導体４１０と、ゲート絶縁膜Ｆ４０と、ゲート電極Ｇ４と、を有する。ｎ型半導体４１０はｎ型のIII 族窒化物半導体である。ゲート絶縁膜Ｆ４０は、第１の実施形態のゲート絶縁膜Ｆ１０と同様の積層構造である。
２．第３の実施形態の効果
第３の実施形態の半導体装置４００は、ゲート絶縁膜Ｆ４０を有する。ゲート絶縁膜Ｆ４０は、第１の実施形態のゲート絶縁膜Ｆ１０と同様の効果を奏する。
第３の実施形態の半導体装置４００は、ゲート絶縁膜Ｆ４０を有する。ゲート絶縁膜Ｆ４０は、第１の実施形態のゲート絶縁膜Ｆ１０と同様の効果を奏する。
３．変形例
３－１．保護膜
半導体装置４００は、保護膜を有していてもよい。その保護膜にゲート絶縁膜Ｆ４０の積層構造を採用してもよい。
３－１．保護膜
半導体装置４００は、保護膜を有していてもよい。その保護膜にゲート絶縁膜Ｆ４０の積層構造を採用してもよい。
（実験）
１．二次イオン質量分析法（ＳＩＭＳ）
１－１．実施例１
ＧａＮに１層目のＳｉＯ2 膜を成膜して第１の熱処理を実施した。１層目のＳｉＯ2 膜の膜厚は６ｎｍであった。その熱処理温度は９００℃であった。その後、１層目のＳｉＯ2 膜の上に２層目のＳｉＯ2 膜を成膜して第２の熱処理を実施した。２層目のＳｉＯ2 膜の膜厚は５０ｎｍであった。その熱処理温度は５００℃であった。
１．二次イオン質量分析法（ＳＩＭＳ）
１－１．実施例１
ＧａＮに１層目のＳｉＯ2 膜を成膜して第１の熱処理を実施した。１層目のＳｉＯ2 膜の膜厚は６ｎｍであった。その熱処理温度は９００℃であった。その後、１層目のＳｉＯ2 膜の上に２層目のＳｉＯ2 膜を成膜して第２の熱処理を実施した。２層目のＳｉＯ2 膜の膜厚は５０ｎｍであった。その熱処理温度は５００℃であった。
図７は、実施例１におけるＳｉＯ2 膜中のＧａ濃度分布を示すグラフである。図７の横軸はＳｉＯ2 膜の表面からの距離（深さ）である。図７の縦軸はＧａ濃度（ａｔｏｍｓ／ｃｍ3 ）である。
１層目のＳｉＯ2 膜には１×１０19ａｔｏｍｓ／ｃｍ3 程度のＧａが存在する。しかし、２層目のＳｉＯ2 膜における深さが１０ｎｍ以上３５ｎｍ以下の領域では、Ｇａの濃度は１×１０17ａｔｏｍｓ／ｃｍ3 程度である。なお、この値は測定可能な下限値に近い。なお、深さが小さい領域でＧａの濃度がある程度高いが、これは大気暴露に伴う分析誤差である。
１－２．比較例１
ＧａＮに１層のみのＳｉＯ2 膜を成膜して熱処理を実施した。ＳｉＯ2 膜の膜厚は１００ｎｍであった。その熱処理温度は５００℃であった。
ＧａＮに１層のみのＳｉＯ2 膜を成膜して熱処理を実施した。ＳｉＯ2 膜の膜厚は１００ｎｍであった。その熱処理温度は５００℃であった。
図８は、比較例１におけるＳｉＯ2 膜中のＧａ濃度分布を示すグラフである。図８の横軸はＳｉＯ2 膜の表面からの距離（深さ）である。図８の縦軸はＧａ濃度（ａｔｏｍｓ／ｃｍ3 ）である。
ＳｉＯ2 膜におけるＧａＮとの境界付近である深さ９０ｎｍ以上１００ｎｍ以下の領域では、Ｇａ濃度は１×１０17ａｔｏｍｓ／ｃｍ3 程度である。図８に示すように、ＧａＮからのＧａの拡散がある程度抑制されていることがわかる。
１－３．比較例２
ＧａＮに１層のみのＳｉＯ2 膜を成膜して熱処理を実施した。ＳｉＯ2 膜の膜厚は１００ｎｍであった。その熱処理温度は８００℃であった。
ＧａＮに１層のみのＳｉＯ2 膜を成膜して熱処理を実施した。ＳｉＯ2 膜の膜厚は１００ｎｍであった。その熱処理温度は８００℃であった。
図９は、比較例２におけるＳｉＯ2 膜中のＧａ濃度分布を示すグラフである。図９の横軸はＳｉＯ2 膜の表面からの距離（深さ）である。図９の縦軸はＧａ濃度（ａｔｏｍｓ／ｃｍ3 ）である。
図９に示すように、ＧａがＳｉＯ2 膜の広範囲に高濃度で存在している。Ｇａ濃度は２×１０19ａｔｏｍｓ／ｃｍ3 程度である。
このように、ＳｉＯ2 膜を２層に分けて成膜し、熱処理温度を変えた場合（実施例）には、ＧａがＳｉＯ2 膜中にそれほど拡散していない。一方、ＳｉＯ2 膜を一度に１層のみ形成した場合（比較例）には、８００℃の熱処理でＧａがＳｉＯ2 膜中にある程度拡散している。
２．ドレイン電流
２－１．実施例２
ＧａＮに１層目のＳｉＯ2 膜を成膜して第１の熱処理を実施した。１層目のＳｉＯ2 膜の膜厚は６ｎｍであった。その熱処理温度は９００℃であった。その後、１層目のＳｉＯ2 膜の上に２層目のＳｉＯ2 膜を成膜して第２の熱処理を実施した。２層目のＳｉＯ2 膜の膜厚は７０ｎｍであった。その熱処理温度は５００℃であった。このようにしてプレーナ型のＭＩＳＦＥＴを製作した。
２－１．実施例２
ＧａＮに１層目のＳｉＯ2 膜を成膜して第１の熱処理を実施した。１層目のＳｉＯ2 膜の膜厚は６ｎｍであった。その熱処理温度は９００℃であった。その後、１層目のＳｉＯ2 膜の上に２層目のＳｉＯ2 膜を成膜して第２の熱処理を実施した。２層目のＳｉＯ2 膜の膜厚は７０ｎｍであった。その熱処理温度は５００℃であった。このようにしてプレーナ型のＭＩＳＦＥＴを製作した。
図１０は、実施例２におけるゲート電圧Ｖｇに対するドレイン電流Ｉｄを示すグラフである。図１０の横軸はゲート電圧Ｖｇ（Ｖ）である。図１０の縦軸はドレイン電流Ｉｄ（Ａ）である。
ゲート電圧Ｖｇが８Ｖ程度でドレイン電流Ｉｄは立ち上がる。ゲート電圧Ｖｇが４０Ｖのときのドレイン電流Ｉｄは９×１０-7Ａ程度であった。
２－２．比較例３
ＧａＮに１層のみのＳｉＯ2 膜を成膜して熱処理を実施した。ＳｉＯ2 膜の膜厚は７０ｎｍであった。その熱処理温度は５００℃であった。このようにしてプレーナ型のＭＩＳＦＥＴを製作した。ゲート絶縁膜以外の素子構造は実施例と同じであった。
ＧａＮに１層のみのＳｉＯ2 膜を成膜して熱処理を実施した。ＳｉＯ2 膜の膜厚は７０ｎｍであった。その熱処理温度は５００℃であった。このようにしてプレーナ型のＭＩＳＦＥＴを製作した。ゲート絶縁膜以外の素子構造は実施例と同じであった。
図１１は、比較例３におけるゲート電圧Ｖｇに対するドレイン電流Ｉｄを示すグラフである。図１１の横軸はゲート電圧Ｖｇ（Ｖ）である。図１１の縦軸はドレイン電流Ｉｄ（Ａ）である。
ゲート電圧Ｖｇが７Ｖ程度でドレイン電流Ｉｄは立ち上がる。ゲート電圧Ｖｇが４０Ｖのときのドレイン電流Ｉｄは３×１０-7Ａ程度であった。
このように、ＳｉＯ2 膜を２層に分けて成膜した場合のドレイン電流Ｉｄは、ＳｉＯ2 膜を一度に１層のみ形成した場合のドレイン電流Ｉｄよりも大きかった。実施例２においては、膜厚の薄いＳｉＯ2 を高温熱処理することでＳｉＯ2 膜へのＧａの拡散が抑制されており、高温熱処理によりＳｉＯ2 とＧａＮとの界面における界面準位密度が低く保たれているからであると考えられる。
（付記）
第１の態様における半導体装置の製造方法は、III 族窒化物半導体層の上に第１ＳｉＯ2 膜を成膜する工程と、第１ＳｉＯ2 膜を熱処理する第１熱処理工程と、第１ＳｉＯ2 膜の上に第２ＳｉＯ2 膜を成膜する工程と、第２ＳｉＯ2 膜を熱処理する第２熱処理工程と、を有する。第１熱処理工程の熱処理温度は、第２熱処理工程の熱処理温度よりも高い。
第１の態様における半導体装置の製造方法は、III 族窒化物半導体層の上に第１ＳｉＯ2 膜を成膜する工程と、第１ＳｉＯ2 膜を熱処理する第１熱処理工程と、第１ＳｉＯ2 膜の上に第２ＳｉＯ2 膜を成膜する工程と、第２ＳｉＯ2 膜を熱処理する第２熱処理工程と、を有する。第１熱処理工程の熱処理温度は、第２熱処理工程の熱処理温度よりも高い。
第２の態様における半導体装置の製造方法においては、第１熱処理工程の熱処理温度は、８００℃以上９５０℃以下である。
第３の態様における半導体装置の製造方法においては、第２熱処理工程の熱処理温度は、４００℃以上６００℃以下である。
第４の態様における半導体装置の製造方法においては、第１ＳｉＯ2 膜を成膜する工程では、第１ＳｉＯ2 膜の膜厚を１ｎｍ以上６ｎｍ以下とする。
１００…半導体装置
１１０…ＧａＮ基板
１２０…第１半導体層
１３０…第２半導体層
１４０…半導体層領域
Ｄ１…ドレイン電極
Ｓ１…ソース電極
Ｇ１…ゲート電極
Ｆ１０、Ｆ２０、Ｆ３０…ゲート絶縁膜
Ｆ１１…第１ＳｉＯ2 膜
Ｆ１２…第２ＳｉＯ2 膜
１１０…ＧａＮ基板
１２０…第１半導体層
１３０…第２半導体層
１４０…半導体層領域
Ｄ１…ドレイン電極
Ｓ１…ソース電極
Ｇ１…ゲート電極
Ｆ１０、Ｆ２０、Ｆ３０…ゲート絶縁膜
Ｆ１１…第１ＳｉＯ2 膜
Ｆ１２…第２ＳｉＯ2 膜
Claims (4)
- III 族窒化物半導体層の上に第１ＳｉＯ2 膜を成膜する工程と、
前記第１ＳｉＯ2 膜を熱処理する第１熱処理工程と、
前記第１ＳｉＯ2 膜の上に第２ＳｉＯ2 膜を成膜する工程と、
前記第２ＳｉＯ2 膜を熱処理する第２熱処理工程と、
を有し、
前記第１熱処理工程の熱処理温度は、
前記第２熱処理工程の熱処理温度よりも高いこと
を含む半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法において、
前記第１熱処理工程の熱処理温度は、
８００℃以上９５０℃以下であること
を含む半導体装置の製造方法。 - 請求項１または請求項２に記載の半導体装置の製造方法において、
前記第２熱処理工程の熱処理温度は、
４００℃以上６００℃以下であること
を含む半導体装置の製造方法。 - 請求項１から請求項３までのいずれか１項に記載の半導体装置の製造方法において、
前記第１ＳｉＯ2 膜を成膜する工程では、
前記第１ＳｉＯ2 膜の膜厚を１ｎｍ以上６ｎｍ以下とすること
を含む半導体装置の製造方法。
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