JPWO2010024243A1 - バイポーラ型半導体装置およびその製造方法 - Google Patents

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Abstract

バイポーラ型トランジスタの表面準位密度を低減してその電流増幅率を高め、トランジスタ性能を向上することができるバイポーラ型半導体装置が開示される。バイポーラ型半導体装置(100)は、半導体素子の表面上に表面保護膜(30)を有する。該表面保護膜は、半導体素子の表面上に形成する熱酸化膜(31)と、熱酸化膜上に形成する堆積酸化膜(32)とからなる。該堆積酸化膜は水素元素と窒素元素のうち少なくともいずれか一方が１０１８ｃｍ−３以上含まれる。

Description

本発明はバイポーラ型半導体装置およびその製造方法に関し、特に、半導体素子の表面に生じる表面準位を取り除いてその電流増幅率を高めたバイポーラ型半導体装置およびその製造方法に関する。
炭化珪素（シリコン・カーバイド（Silicon Carbide）、以下では「ＳｉＣ」と記す。）を利用した半導体装置は、広く半導体装置に応用されているシリコンと比べて、バンドギャップエネルギが大きいことから、高電圧、大電力、高温動作の条件に適し、パワーデバイスなどへの適用が期待されている。現在、研究開発されているＳｉＣパワーデバイスの構造は主に「ＭＯＳ型」と「接合型」の２つの型に分類されている。
接合型ＳｉＣパワー半導体デバイスには、静電誘導トランジスタ（Static Induction Transistor、「ＳＩＴ」）や接合型電界効果トランジスタ（Junction Field Effect Transistor、「ＪＦＥＴ」)、あるいはバイポーラ接合トランジスタ（Bipolar Junction Transistor、「ＢＪＴ」）などがある。
従来のＢＪＴの例として例えば非特許文献１に記載された構造を有するものがある。ＢＪＴは、低抵抗のｎ＋型４Ｈ−ＳｉＣ（０００１）面８度オフ基板上に、下側から、ｎ−型高抵抗領域、ｐ型ベース領域、ｎ＋型エミッタ領域の順序に積層されて形成される。エミッタ領域は、多数の細長い形状の領域からなっている。エミッタ領域、ベース領域、コレクタ領域には外部に電気的接続を取るための電極が形成されている。
図７は、非特許文献１に開示されたＢＪＴの断面構造を示している。ＢＪＴ５００は、ｎ型低抵抗層であるコレクタ領域５０１、ｎ型高抵抗領域５０２、ｐ型領域のベース領域５０３、ｎ型低抵抗のエミッタ領域５０４、エミッタ領域を囲むように形成されたｐ型低抵抗領域のベースコンタクト領域５０５を備えている。コレクタ領域５０１とベース領域５０３（ベースコンタクト領域５０５）とエミッタ領域５０４のそれぞれの外部には、電気的接続をとるためのコレクタ電極５０６、ベース電極５０７、エミッタ電極５０８が接合されている。さらにＢＪＴ５００の電極以外の露出表面の全体は表面保護膜５０９で覆われている。
ＳｉＣ半導体装置では、ＳｉＣ表面に結合の完成していない原子が高密度に存在し、表面準位が形成される。接合型ＳｉＣ半導体装置の内部で生じる電子や正孔は、上記表面準位で盛んに再結合するので、当該半導体装置の電流増幅率を上げるためには電子と正孔との再結合を防止することが必要である。従って当該表面準位を事前に取り除いておけば、電子と正孔との再結合の確率を減少させることができる。
従来の接合型ＳｉＣ半導体装置に関しては、ユニポーラ型のＭＯＳＦＥＴについて、特許文献１と特許文献２に記載されているように、酸化膜を形成することによって上記の表面準位を取り除くことが試みられている。
上記の特許文献１は金属、酸化膜およびＳｉＣ半導体からなる積層構造体を開示する。この積層構造体は、ＳｉＣ半導体の表面に酸化膜を形成し、当該酸化膜の上にさらに金属を形成したＭＯＳ構造である。特許文献１では、ＭＯＳ構造の製作条件に応じて電流−電圧曲線等の電気特性に影響を与えた。このため、酸化膜の厚みを規定し、ＭＯＳ構造による表面電位の影響を排除した。
また特許文献２は、半導体装置の製造方法に関し、ＳｉＣ半導体のゲート領域の界面準位密度を低減させるものである。当該半導体装置は、ゲート絶縁膜を形成したＭＯＳ半導体であり、ユニポーラ型の半導体である。特許文献２の半導体装置では、導伝帯の底の近傍に形成された界面準位密度を減少させることで、電子に対して効果があり、チャネル領域の抵抗を減少させることができる。
特許３８５５０１９号公報 特許３４４３５８９号公報
J. Zhang他著「High Power(500V-70A) and High Gain(44-47) 4H-SiC Bipolar Junction Transistors」Materials Science Forum Vols. 457-460 (2004) pp. 1149-1152.
ＢＪＴやバイポーラモードＳＩＴ等の電流駆動型（電流制御型）のトランジスタを高効率で動作させるためには、より少ないベース電流等（ＳＩＴの場合にはゲート電流）によってより多くの主電流を制御することが望ましい。そのため電流増幅率（＝主電流／ベース（ゲート）電流）が重要なパラメータとなる。なお主電極間に流れる電流を「主電流」、制御電極に流れるベース電流またはゲート電流を「制御電流」という。
上記の電流増幅率を低下させる要因に半導体表面の再結合準位がある。半導体表面には未結合手に起因する表面準位が多数存在する。シリコンでは、熱酸化することで、デバイス特性に影響を及ぼさない表面準位の少ないシリコン・酸化膜界面を形成することができる。一方、ＳｉＣでは、熱酸化やその後の熱処理などでは十分に表面準位を下げられないという現状にある。そのため、バイポーラ型ＳｉＣ半導体装置では、その半導体表面での電子と正孔の再結合を抑制することができず、十分に高い電流増幅率を得ることが難しいという課題がある。
ＳｉＣ半導体装置でその表面準位を低減する従来技術に関しては、ＭＯＳ型トランジスタの性能を向上する観点のものは多く存在する。これに対してＢＪＴ等のバイポーラ型トランジスタの電流増幅率を向上する観点での従来技術は少ない。ＭＯＳ型トランジスタの性能向上に影響を与える表面準位（界面準位）は、図８の符号６０１に示すように、バンドギャップ６０２中の導電帯６０３に近いエネルギ帯に位置しており、この表面準位を低減する技術は知られている。
一方、バイポーラ型トランジスタ（ｎ型ＳｉＣの場合）の電流増幅率の向上に影響を及ぼす表面準位は、バンドギャップ６０２の中心６０４（「ミッドギャップ」という）の付近に位置している。そのため、例えば上記の特許文献１，２に開示されるＭＯＳ型トランジスタの性能を向上できる技術を用いても、ミッドギャップ６０４付近に位置する表面準位密度を低減することは難しく、バイポーラ型トランジスタの性能を向上することは難しいものであった。図８において、符号６０５は価電子帯を示し、符号６０６は絶縁体のバンドギャップを示している。
本発明の目的は、上記の問題を鑑み、バイポーラ型トランジスタの表面準位密度を低減してその電流増幅率を高め、トランジスタ性能を向上することができるバイポーラ型半導体装置およびその製造方法を提供することにある。
本発明の一面によるバイポーラ型半導体装置は、半導体素子の表面上に表面保護膜を有するバイポーラ型半導体装置であり、表面保護膜は、半導体素子の表面上に形成する熱酸化膜と、熱酸化膜上に形成する堆積酸化膜とからなる積層構造を有すると共に、堆積酸化膜は水素元素と窒素元素のうち少なくともいずれか一方が１０１８ｃｍ−３以上含まれる。
別の面によるバイポーラ型半導体装置は、半導体素子の表面上に表面保護膜を有するバイポーラ型半導体装置であり、表面保護膜は、半導体素子の表面上に形成する熱酸化膜と、熱酸化膜上に形成する堆積酸化膜と、堆積酸化膜上に形成する堆積窒素膜とからなる積層構造を有すると共に、堆積酸化膜は水素元素と窒素元素のうち少なくともいずれか一方が１０１９ｃｍ−３以上含まれる。
好ましくは、堆積酸化膜は膜厚が１５０ｎｍ以上である。
好ましくは、前記半導体素子は、炭化珪素半導体素子であって、炭化珪素半導体結晶の一方の面に形成されたｎ型低抵抗層のコレクタ領域と、炭化珪素半導体結晶の他方の面に形成されたｎ型低抵抗層のエミッタ領域と、エミッタ領域の周囲に形成されたｐ型のベースコンタクト領域と、エミッタ領域とコレクタ領域の間にベース領域およびｎ型高抵抗層とを有し、さらに、表面保護膜は、ベース領域とエミッタ領域の間の炭化珪素半導体素子の表面上に形成されている。
好ましくは、前記半導体素子は、炭化珪素半導体素子であって、炭化珪素半導体結晶の一方の面に形成されたｎ型低抵抗層のドレイン領域と、炭化珪素半導体結晶の他方の面に形成されたｎ型低抵抗層のソース領域と、ソース領域の周囲に形成されたｐ型のゲート領域と、ソース領域とドレイン領域の間にｎ型高抵抗層とを有し、さらに、表面保護膜は、ゲート領域とソース領域の間の炭化珪素半導体素子の表面上に形成されている。
好ましくは、前記半導体素子は、炭化珪素半導体素子であって、炭化珪素半導体結晶の一方の面に形成されたｎ型抵抗層のカソード領域と、炭化珪素半導体結晶の他方の面に形成されたｐ型抵抗層のアノード領域とを有し、さらに、前記アノード領域にアノード電極が形成されると共に、表面保護膜は、アノード電極を除く炭化珪素半導体素子の表面上に形成されている。
好ましくは、前記バイポーラ型半導体装置は、高抵抗層内にゲート領域に接続されるｐ型のチャネルドープ層が設けられている。
本発明によるバイポーラ型半導体装置の製造方法は、炭化珪素半導体素子の表面上に表面保護膜を有するバイポーラ型半導体装置の製造方法であり、炭化珪素半導体素子の表面上に熱酸化膜を形成する工程と、熱酸化膜上に堆積酸化膜を形成する工程とを有し、表面保護膜は熱酸化膜と堆積酸化膜で形成され、かつ堆積酸化膜は水素元素と窒素元素のうち少なくともいずれか一方が１０１８ｃｍ−３以上含まれる方法である。
本発明の別の面によるバイポーラ型半導体装置の製造方法は、炭化珪素半導体素子の表面上に表面保護膜を有するバイポーラ型半導体装置の製造方法であり、炭化珪素半導体素子の表面上に熱酸化膜を形成する工程と、熱酸化膜上に堆積酸化膜を形成する工程と、堆積酸化膜上に堆積窒素膜を形成する工程とを有し、表面保護膜は熱酸化膜と堆積酸化膜と堆積窒素膜で形成され、かつ堆積酸化膜は水素元素と窒素元素のうち少なくともいずれか一方が１０１９ｃｍ−３以上含まれる方法である。
好ましくは、バイポーラ型半導体装置の製造方法は、上記の方法において、堆積酸化膜は膜厚が１５０ｎｍ以上である。
本発明に係るバイポーラ型半導体装置によれば、炭化珪素（ＳｉＣ）半導体素子の露出表面上に形成される表面保護膜（表面パッシベーション膜）を、熱酸化膜と堆積酸化膜から成る積層構造、または熱酸化膜と堆積酸化膜と堆積窒化膜から成る積層構造によって形成し、堆積酸化膜に所定量の水素元素と窒素元素を含有させるようにしたため、炭化珪素半導体素子に生じた表面準位（ミッドギャップ準位）を減少させることができ、電子と正孔の再結合を防止することができる。さらにこれによりバイポーラ型炭化珪素半導体装置の電流増幅率を高めることができる。またバイポーラ型炭化珪素半藤装置をダイオードに適用した場合には、リーク電流（順方向動作時の再結合電流、逆方向動作時の生成電流）を抑制することができる。
また本発明に係るバイポーラ型半導体装置の製造方法によれば、上記の効果を発揮するバイポーラ型炭化珪素半導体装置を簡単なプロセスでかつ低コストで製造することができる。
本発明の第１実施例によるバイポーラ型半導体装置の製造方法を示すフローチャートである。 第１実施例によるバイポーラ型半導体装置の製造方法の各工程に対応するデバイス構造を示す断面図である。 第１実施形態に係るバイポーラ型半導体装置（ＢＪＴ）のデバイス構造について拡大して示した部分縦断面図である。 本発明の第２実施例によるバイポーラ型半導体装置（ＢＪＴ）のデバイス構造について拡大して示した図３と同様な断面図である。 本発明の第３実施例によるバイポーラ型半導体装置（ｐｎダイオード）のデバイス構造について拡大して示した断面図である。 本発明の第４実施例によるバイポーラ型半導体装置（ｐｎダイオード）のデバイス構造について拡大して示した断面図である。 従来のバイポーラ型半導体装置（ＢＪＴ）の断面図である。 バイポーラ型半導体装置の表面準位の原因となるミッドギャップを説明するためのエネルギバンド図である。
以下に、本発明の好ましい幾つかの実施例について、添付した図面に基づいて説明する。
＜第１実施例＞
図１〜図３を参照して本発明によるバイポーラ型半導体装置の第１実施例を説明する。このバイポーラ型半導体装置はＢＪＴの例である。図１〜図３を参照してＢＪＴの製造方法と構造を説明する。図１は製造方法の各工程を示すフローチャートである。図２の（ａ）〜（ｇ）は、各工程で製作されるＢＪＴ１００の断面を示している。図３は、図２の（ｆ）を拡大して示すことにより、表面保護膜の積層構造を詳細に示している。
ＢＪＴの製造方法は、次のプロセス（１）〜（１１）（ステップＳ１１〜Ｓ２１）から成っている。図１に示されるようにステップＳ１１からステップＳ２１に到る順序で各プロセスが実行される。
（１）ｎ＋型の低抵抗のＳｉＣ半導体素子の基板（結晶）の準備工程（ステップＳ１１）
（２）ｎ−型の高抵抗層の形成工程（ステップＳ１２）
（３）ｐ型のチャネルドープ層の形成工程（ステップＳ１３）
（４）ベース領域の形成工程（ステップＳ１４）
（５）ｎ＋型の低抵抗層の形成工程（ステップＳ１５）
（６）エミッタエッチング工程（ステップＳ１６）
（７）イオン注入マスク形成、ベースコンタクト用高濃度イオン注入、および活性化熱処理の工程（ステップＳ１７）
（８）界面不活性化処理と表面保護膜形成の工程（ステップＳ１８）
（９）エミッタ電極の形成工程（ステップＳ１９）
（１０）ベース電極とコレクタ電極の形成工程（ステップＳ２０）
（１１）層間膜と上層電極の形成工程（ステップＳ２１）
上記のステップＳ１１〜Ｓ１５を順次に実施することによって図２（ａ）に示される積層構造が形成される。
基板の準備工程（ステップＳ１１）においては、ｎ＋型の低抵抗のＳｉＣ半導体素子の基板（結晶）１０が用意される。基板１０には「４Ｈ−ＳｉＣ（0001）８°off」が用いられている。また基板１０は、ＢＪＴ１００の図中下部のｎ型低抵抗層のコレクタ領域となる。
ｎ−型の高抵抗層の形成工程（ステップＳ１２）では、ＳｉＣ半導体素子の基板１０の上に、エピタキシャル成長法により、厚さ１０μｍで、濃度１×１０１６ｃｍ−３の窒素を不純物としてドープした高抵抗層１１を成長させる。
チャネルドープ層の形成工程（ステップＳ１３）では、高抵抗層１１の上にエピタキシャル成長法により、アルミニウム（Ａｌ）を不純物として４×１０１７〜２×１０１８ｃｍ−３の濃度で０．１〜０．５μｍのチャネルドープ領域１２を成長させる。
ベース領域形成工程（ステップＳ１４）では、チャネルドープ層１２の上に、さらに同様にしてエピタキシャル成長法によってｐ型のベース領域１３を成長させる。
低抵抗層形成工程（ステップＳ１５）では、ベース領域１３の上に、エピタキシャル成長法により、厚さ０．５〜２．０μｍで濃度１〜５×１０１９ｃｍ−３の窒素を不純物としてドープしたｎ型の低抵抗層１４を成長させる。この低抵抗層１４は、その後のエッチング処理によってエミッタ領域を形成する部分である。
次のエミッタエッチング工程（ステップＳ１６）では、図２（ａ）に示された積層構造において、その上面にＣＶＤ法によりシリコン酸化膜２１を堆積させ、その後フォトリソグラフィーを行い、さらにその後にＲＩＥによりシリコン酸化膜２１をドライエッチングする。こうしてエッチングマスクが形成される。このシリコン酸化膜２１によるエッチングマスクを用いて、その後に、ＲＩＥにより低抵抗層１４についてＳｉＣエッチングを行い、低抵抗層１４を利用してエミッタ領域１４Ａを形成する。このＳｉＣエッチングのＲＩＥでは、ＨＢｒガス、ＣＬ２ガス、Ｈ２／Ｏ２ガス等の雰囲気中で０．５〜２．１μｍの深さでのエッチングが行われる。その結果得られた構造を図２（ｂ）に示す。
イオン注入マスク形成、ベースコンタクト用高濃度イオン注入、および活性化熱処理の工程（ステップＳ１７）では、それぞれの次の処理が行われる。
（１）イオン注入マスク
ベースコンタクト領域２３を形成するための表面部分が露出するようにマスクが形成される。当該マスクは、ＣＶＤ法によりシリコン酸化膜を堆積し、フォトリソグラフィーを行い、その後にＲＩＥによりシリコン酸化膜をドライエッチングすることにより形成される。なお図２（ｃ）ではマスクの図示は省略されている。図２（ｃ）では、その結果作られたベースコンタクト領域２３のみが示されている。
（２）ベースコンタクト用高濃度イオン注入
ベースコンタクト領域２３を形成する工程では、上記のイオン注入マスクを利用して、イオン注入を行ってベースコンタクト領域２３を形成する。注入されるイオンは例えばアルミニウム（Ａｌ）であり、注入の深さは例えば０．２μｍである。イオン注入量は１×１０１８〜１０１９ｃｍ−３であり、イオン注入に必要なエネルギは最大で約４００ＫｅＶであり、さらに多段注入が行われる。
（３）活性化熱処理
イオン注入層を活性化する工程では、イオン注入後に、注入イオンを半導体中で電気的に活性化すると共に、イオン注入で発生した結晶欠陥を消すための熱処理を行う。この活性化の熱処理では、ベースコンタクト領域２３の注入イオンと再結合抑制領域２２の注入イオンの両方の活性化を同時に行っている。高周波熱処理炉などを用い、１７００〜１９００℃程度の高温下で約１０〜３０分程度の熱処理を行う。雰囲気ガスには例えばアルゴンガス（Ａｒ）が用いられ、または真空が用いられる。
次に、界面不活性化処理と表面保護膜形成の工程（ステップＳ１８）を説明する。ステップＳ１８の内容は図２（ｄ）に示され、本願発明の特徴的部分である。図２の（ｄ）において、符号３０は表面保護膜を示している。当該表面保護膜３０の詳細は、後述される図２（ｆ）の拡大図である図３に示されている。界面不活性化処理と表面保護膜形成の工程（ステップＳ１８）ではそれぞれ次の処理が行われる。
（１）界面不活性化処理
図２（ｃ）に示されたＢＪＴ１００の構造において、その最上部のＳｉＣ表面に対して不活性化処理が行われる。ＳｉＣ表面に対して不活性化処理では、最初に犠牲酸化が行われ、その後にパイロジェニック酸化が行われる。犠牲酸化の処理では、例えば１１００℃の温度環境で２０時間行われ、ＳｉＣ表面上に犠牲酸化膜を形成する。その後、この犠牲酸化膜を除去する。さらにその後のパイロジェニック酸化の処理では、例えば１０００℃の温度環境で１時間から４時間で行われる。その後、Ｈ２（水素ガス）を用いてＰＯＡ（Post Oxidation Anneal：ポストオキサイドアニール）の熱処理が例えば１０００℃の温度環境で３０分行われる。ＰＯＡは、ＳｉＣ酸化膜界面の不純物準位を低減するための熱処理で或る。こうして図３に示されるようにＢＪＴのＳｉＣ表面に熱酸化膜３１が例えば略１００Åの厚みで形成される。
（２）表面保護膜形成
上記の熱酸化膜３１の上にＰＳＧ膜（Ｐ（リン）を含むパッシベーション膜(Phospho-Silicate-Glass)）を堆積し、図３に示されるように堆積酸化膜３２を例えば略５０００Åの厚みで形成する。その後に、ＮＨ３（アンモニアガス）を用いてアニール処理（熱処理）が行われる。このＮＨ３アニール処理は、例えば、７４０℃の温度条件で５０〜１００分行われ、圧力条件は１mbarである。またガス雰囲気の条件としてＮ２（窒素ガス）とＮＨ３（アンモニアガス）の比は１：１．２である。
上記のようにして形成された熱酸化膜３１と堆積酸化膜３２との積層構造に基づいて、ＢＪＴ１００における露出するＳｉＣ表面上に表面保護膜３０（図２の（ｄ），（ｅ），（ｆ），（ｇ）に示す）が形成される。つまり、図３のエミッタ電極４１を除くエミッタ領域１４Ａからベース電極４２を除くベースコンタクト領域２３までのＳｉＣ表面に熱酸化膜３１および堆積酸化膜３２が形成される。これらの膜によってＳｉＣ表面領域に発生する表面準位を除去することができる。
上記において、堆積酸化膜３２は、好ましくは、水素元素と窒素元素のうち少なくともいずれか一方が１０１８ｃｍ−３以上含まれる。より好ましくは、１０１８ｃｍ−３から１０２３ｃｍ−３の範囲である。この場合、水素元素と窒素元素の両方が１０１８ｃｍ−３より少ないと、発生した表面準位を除去する効果がなくなる。さらに、水素元素と窒素元素のうち少なくともいずれか一方が１０２３ｃｍ−３より多い場合、膜質が維持できなくなってしまう。
堆積酸化膜３２の膜厚は、１５０ｎｍ以上であることが好ましい。この場合、膜厚は、１５０ｎｍから１０００ｎｍであることがより好ましい。膜厚が１５０ｎｍより小さいと、つまり、電極の膜厚よりも小さくなるため、リフトオフ法などによる電極形成が容易でなくなる。さらにまた、高い電圧が半導体素子に印加されているときに、表面保護膜が絶縁破壊してしまうこともある。一方、１０００ｎｍより膜厚が厚いと、水素元素や窒素元素を導入する効果が減少してしまうだけでなく、プロセス時間が長くなり、製造コストが高くなる。
ＮＨ３アニール処理の代わりに、ＮＯ常圧雰囲気でのアニール、ＮＯとＮ２の混合雰囲気（常圧）でのアニール、Ｈ２常圧雰囲気でのアニール、ＮＨ３常圧雰囲気でのアニール、ＮＨ３とＮ２の混合雰囲気（常圧）でのアニールのいずれかの処理を行うことができる。
エミッタ電極の形成工程（ステップＳ１９）では、エミッタ領域１４Ａ（低抵抗層１４）の表面にエミッタ電極４１を形成する（図２（ｅ））。エミッタ電極４１は、ニッケルやチタンを用い、蒸着やスパッタリングなどで形成する。電極パターンの形成には、フォトリソグラフィー、ドライエッチング、ウェットエッチング、リフトオフ法などが利用される。またエミッタ電極４１を形成した後には、金属部分と半導体部分との間の接触抵抗を低減するために熱処理を行う。
ベース電極とコレクタ電極の形成工程（ステップＳ２０）では、ベースコンタクト領域２３、コレクタ領域１０（基板１０）の表面にそれぞれベース電極４２、コレクタ電極４３を形成する（図２（ｆ））。コレクタ電極４３にはニッケルやチタンを用い、ベース電極４２にはチタンアルミニウムなどを用いる。各電極４２，４３は、蒸着やスパッタリングなどで形成する。電極パターンの形成には、フォトリソグラフィー、ドライエッチング、ウェットエッチング、リフトオフ法などが利用される。また電極４２，４３を形成した後には、金属部分と半導体部分との間の接触抵抗を低減するために熱処理を行う。
最後に層間膜と上層電極の形成工程（ステップＳ２１）が実行される。層間膜と上層電極の形成工程（ステップＳ２１）では、分離されている複数のエミッタ電極４１を１つの電極に取り出すための上層電極５１を形成する（図２（ｇ））。ＣＶＤ法によりシリコン酸化膜などを層間膜５２として形成した後、フォトリソグラフィーとエッチングによりエミッタ電極４１の部分のシリコン酸化膜などを取り除く。こうしてエミッタ電極４１を露出させた後に、上層電極５１を堆積させる。上層電極５１の材料には例えばアルミニウム（Ａｌ）を用いる。
上記のＢＪＴ１００の製造方法において、ステップＳ１７でのベースコンタクト用高濃度イオン注入領域２３がｐ型ＳｉＣ層であるチャネルドープ層１２よりも深くなるように形成し、さらにエミッタ電極４１とベース電極４２とコレクタ電極４３をそれぞれソース電極、ゲート電極、ドレイン電極と定義することにより、第１実施形態に係る半導体装置およびその製造方法は、バイポーラ型のＳＩＴ（静電誘導トランジスタ）にも適用することができる。
第１実施例によるＢＪＴ１００では、熱酸化膜３１と堆積酸化膜３２から成る表面保護膜３０によって、ＢＪＴ１００またはＳＩＴでその電流増幅率を約２０％向上することができる。この場合において、堆積酸化膜３２は、約２〜３×１０１９ｃｍ−３の水素元素（水素原子）、および約１×１０１８〜１×１０１９ｃｍ−３の窒素元素（窒素原子）を含有している。この時の堆積酸化膜３２の膜厚が１５０〜１０００ｎｍの範囲で、水素元素および窒素元素の含有量が先に示した数値であることが確認できた。なお上記の電流増幅率の比較効果について、本実施例の比較対象となる標準的な表面保護膜の作製では、第１実施例でのＮＨ３アニール工程を省略し、堆積酸化膜中に水素元素および／または窒素元素を導入しない技術を用いている。
＜第２実施例＞
次に、図４を参照して、本発明によるバイポーラ型半導体装置の第２実施例を説明する。第２実施例でもバイポーラ型半導体装置はＢＪＴ２００である。第２実施例によるＢＪＴ２００の製造工程は、第１実施例に比較して、界面不活性化処理と表面保護膜形成の工程（ステップＳ１８）の内容が異なるだけであり、その他の工程（ステップＳ１１〜Ｓ１７、Ｓ１９〜Ｓ２１）は第１実施例のＢＪＴ製造工程と同じである。
図４は、既にエミッタ電極４１、ベース電極４２、コレクタ電極４３が形成された状態の断面構造を示している。第２実施例においても、ステップＳ１８で「（１）ＳｉＣ表面の不活性化処理」と「（２）表面保護膜の形成および熱処理」とが行われる点については第１実施例と同じである。第２実施例におけるステップＳ１８では、ＰＳＧ膜の堆積に基づく堆積酸化膜３２の形成の後にＳｉＮｘ堆積の工程が実施される。その結果、堆積酸化膜３２の上に例えば１０００〜２０００Åの厚みで堆積窒化膜３３が形成される。第１実施例によるＢＪＴ１００の製造工程ではＰＳＧ膜の堆積の後にはＮＨ３アニール処理等を行ったが、第２実施例でもＳｉＮｘを堆積する前に第１実施例と同様にＮＨ３アニール処理等を実施するようにしてもよい。
第２実施例のＢＪＴ２００における表面保護膜３０は、熱酸化膜３１と、堆積酸化膜３２と、堆積窒素膜３３とからなる積層構造を有する。これらの膜も、第１実施例と同様に、エミッタ電極４１を除くエミッタ領域１４Ａからベース電極４２を除くベースコンタクト領域２３までのＳｉＣ表面に形成される。この場合、堆積酸化膜３２は、水素元素と窒素元素のうち少なくともいずれか一方が好ましくは１０１８ｃｍ−３〜１０２３ｃｍ−３の範囲である。より好ましくは１０１９ｃｍ−３以上含まれる。水素元素と窒素元素の両方が１０１８ｃｍ−３より少ないと、発生した表面準位を除去する効果がなくなる。さらに、水素元素と窒素元素のうち少なくともいずれか一方が１０２３ｃｍ−３より多い場合、膜質が維持できなくなってしまう。
堆積酸化膜３２の膜厚は、１５０ｎｍから１０００ｎｍであることが好ましい。膜厚が１５０ｎｍより小さいと、つまり、電極の膜厚よりも小さくなるため、リフトオフ法などによる電極形成が容易でなくなる。さらにまた、高い電圧が半導体素子に印加されているときに、表面保護膜が絶縁破壊してしまうこともある。一方、１０００ｎｍより膜厚が厚いと、水素元素や窒素元素を導入する効果が減少してしまうだけでなく、プロセス時間が長くなり、製造コストが高くなる。
第２実施例によるＢＪＴ２００の製造方法においても、第１実施例の説明と同様に、バイポーラ型のＳＩＴ（静電誘導トランジスタ）に適用することができる。
第２実施例によるＢＪＴ２００では、熱酸化膜３１と堆積酸化膜３２と堆積窒化膜３３から成る表面保護膜３０によって、ＢＪＴ２００またはＳＩＴでその電流増幅率を約２０％向上することができる。この場合において、堆積酸化膜３２は、約６×１０１９ｃｍ−３の水素元素（水素原子）、および約２×１０１９〜６×１０１９ｃｍ−３の窒素元素（窒素原子）を含有している。この時の堆積酸化膜３２の膜厚が１５０〜１０００ｎｍの範囲で、水素元素および窒素元素の含有量が先に示した数値であることが確認できた。なお上記の電流増幅率の比較効果について、本実施形態の比較対象となる標準的な表面保護膜の作製では、第１の実施形態でのＮＨ３アニール工程を省略し、堆積酸化膜中に水素元素および／または窒素元素を導入しない技術を用いている。
＜第３実施例＞
次に、図５を参照して、本発明によるバイポーラ型半導体装置の第３実施例を説明する。第３実施例のバイポーラ型半導体装置はｐｎダイオード３００である。半導体装置がｐｎダイオード３００である場合には、その積層構造は、図２（ａ）に示された積層構造に比較して、カソード領域６１とアノード領域６２とから成る２層構造によって構成される。ｐｎダイオード３００においても、その露出したＳｉＣ表面に対して界面不活性化処理と表面保護膜形成の工程が実施される。この工程の内容は、第１の実施形態で説明したステップＳ１８の工程と同じ内容である。その他の製造工程は、ｐｎダイオードの製造工程に応じて決定され、変更される。カソード領域６１にはカソード電極６３が形成され、アノード領域６２にはアノード電極６４が形成され、ている。また隣り合うアノード電極６４（またはアノード領域６２）の間にＳｉＣ表面には、第１実施例の場合と同様に、熱酸化膜３１と堆積酸化膜３２の積層構造から成る表面保護膜３０が、図５のアノード電極６４を除くアノード領域６２からカソード領域６１までのＳｉＣ表面に形成されている。第３実施例においても、第１実施例と同様な効果がある。熱酸化膜３１と堆積酸化膜３２のそれぞれの製造方法は第１実施例の製造方法と同じである。
第３実施例によるｐｎダイオード３００では、熱酸化膜３１と堆積酸化膜３２から成る表面保護膜３０によって、その表面再結合電流を約２０％向上することができ、リーク電流を抑制することができる。この場合において、堆積酸化膜３２は、約２〜３×１０１９ｃｍ−３の水素元素（水素原子）、および約１×１０１８〜１×１０１９ｃｍ−３の窒素元素（窒素原子）を含有している。この時の堆積酸化膜３２の膜厚が１５０〜１０００ｎｍの範囲で、水素元素および窒素元素の含有量が先に示した数値であることが確認できた。上記の電流増幅率の比較効果について、本実施例の比較対象となる標準的な表面保護膜の作製では、第３実施例でのＮＨ３アニール工程を省略し、堆積酸化膜中に水素元素および／または窒素元素を導入しない技術を用いている。
＜第４実施例＞
次に、図６を参照して、本発明によるバイポーラ型半導体装置の第４実施例を説明する。第４実施例のバイポーラ型半導体装置もｐｎダイオード４００である。半導体装置がｐｎダイオード４００であるので、第３実施例と同様に、積層構造は、カソード領域６１とアノード領域６２とから成る２層構造である。当該第４実施例は、第３実施例のｐｎダイオードにおいて、第２実施例と同様に、表面保護膜３０を熱酸化膜３１と堆積酸化膜３２と堆積窒化膜３３から成る積層構造で形成している。第４実施例のｐｎダイオード４００においても、ＳｉＣ表面に対して、第２実施例と同じ界面不活性化処理と表面保護膜形成の工程が実施される。この工程の内容は、第２実施例におけるステップＳ１８に相当する工程と同じ内容である。その他の製造工程の内容は、ｐｎダイオードの製造工程に応じて決定される。図６において、その他の構造は図５で示した構造と同じである。隣り合うアノード電極６４（またはアノード領域６２）の間のＳｉＣ表面には、第２実施例と同様に、熱酸化膜３１と堆積酸化膜３２と堆積窒化膜３３の積層構造から成る表面保護膜３０が、図６のアノード電極６４を除くアノード領域６２からカソード領域６１までのＳｉＣ表面に形成されている。熱酸化膜３１と堆積酸化膜３２と堆積窒化膜３３のそれぞれの製造方法は、第２実施例で説明した製造方法と同じである。
第４実施例によるｐｎダイオード４００では、熱酸化膜３１と堆積酸化膜３２と堆積窒化膜３３から成る表面保護膜３０によって、表面再結合電流を約２０％向上することができ、リーク電流を抑制することができる。上記堆積酸化膜３２は、約６×１０１９ｃｍ−３の水素元素（水素原子）、および約２×１０１９〜６×１０１９ｃｍ−３の窒素元素（窒素原子）を含有している。この時の堆積酸化膜３２の膜厚が１５０〜１０００ｎｍの範囲で、水素元素および窒素元素の含有量が先に示した数値であることが確認できた。なお上記の電流増幅率の比較効果について、本実施例の比較対象となる標準的な表面保護膜の作製では、第４実施例での堆積窒化膜の形成工程を省略し、堆積酸化膜中に水素元素および／または窒素元素を導入しない技術を用いている。
以上の各実施例で説明された構成、形状、大きさおよび配置関係については本発明が理解・実施できる程度に概略的に示したものにすぎず、数値および各構成の組成（材質）等については例示にすぎない。従って本発明は、説明された実施例に限定されるものではなく、請求の範囲に示される技術的思想の範囲を逸脱しない限り様々な形態に変更することができる。
本発明は、バイポーラ型のＳｉＣ半導体デバイスの表面に生じてしまう表面準位を水素元素と窒素元素を所定濃度で含有した表面保護膜を形成することにより取り除き、電流増幅率を高めることに利用される。
１０ 基板
１１ 高抵抗層
１２ チャネルドープ層
１３ ベース領域
１４ 低抵抗層
１４Ａ エミッタ領域
２１ シリコン酸化膜
２３ ベースコンタクト領域
３０ 表面保護膜
３１ 熱酸化膜
３２ 堆積酸化膜
３３ 堆積窒化膜
４１ エミッタ電極
４２ ベース電極
４３ コレクタ電極
５１ 上層電極
５２ 層間膜
６１ カソード領域
６２ アノード領域
１００ バイポーラ型半導体装置（ＢＪＴ）
２００ ＢＪＴ
３００ ｐｎダイオード
４００ ｐｎダイオード

Claims (16)

  1. 半導体素子の表面上に表面保護膜を有するバイポーラ型半導体装置において、
    前記表面保護膜は、前記半導体素子の前記表面上に形成する熱酸化膜と、前記熱酸化膜上に形成する堆積酸化膜とからなる積層構造を有すると共に、前記堆積酸化膜は水素元素と窒素元素のうち少なくともいずれか一方が１０１８ｃｍ−３以上含まれることを特徴とするバイポーラ型半導体装置。
  2. 前記堆積酸化膜は膜厚が１５０ｎｍ以上であることを特徴とする請求項１に記載のバイポーラ型半導体装置。
  3. 前記半導体素子は、炭化珪素半導体素子であって、
    炭化珪素半導体結晶の一方の面に形成されたｎ型低抵抗層のコレクタ領域と、
    前記炭化珪素半導体結晶の他方の面に形成されたｎ型低抵抗層のエミッタ領域と、
    前記エミッタ領域の周囲に形成されたｐ型のベースコンタクト領域と、
    前記エミッタ領域と前記コレクタ領域の間にベース領域およびｎ型高抵抗層とを有し、
    さらに、前記表面保護膜は、前記ベース領域と前記エミッタ領域の間の前記炭化珪素半導体素子の表面上に形成されたことを特徴とする請求項１に記載のバイポーラ型半導体装置。
  4. 前記半導体素子は、炭化珪素半導体素子であって、
    炭化珪素半導体結晶の一方の面に形成されたｎ型低抵抗層のドレイン領域と、
    前記炭化珪素半導体結晶の他方の面に形成されたｎ型低抵抗層のソース領域と、
    前記ソース領域の周囲に形成されたｐ型のゲート領域と、
    前記ソース領域と前記ドレイン領域の間にｎ型高抵抗層とを有し、
    さらに、前記表面保護膜は、前記ゲート領域と前記ソース領域の間の前記炭化珪素半導体素子の表面上に形成されたことを特徴とする請求項１に記載のバイポーラ型半導体装置。
  5. 前記半導体素子は、炭化珪素半導体素子であって、
    炭化珪素半導体結晶の一方の面に形成されたｎ型抵抗層のカソード領域と、
    前記炭化珪素半導体結晶の他方の面に形成されたｐ型抵抗層のアノード領域とを有し、
    さらに、前記アノード領域にアノード電極が形成されると共に、前記表面保護膜は、前記アノード電極を除く前記炭化珪素半導体素子の表面上に形成されたことを特徴とする請求項１に記載のバイポーラ型半導体装置。
  6. 前記高抵抗層内に前記ベースコンタクト領域に接続されるｐ型のチャネルドープ層を設けることを特徴とする請求項３に記載のバイポーラ型半導体装置。
  7. 半導体素子の表面上に表面保護膜を有するバイポーラ型半導体装置において、
    前記表面保護膜は、前記半導体素子の前記表面上に形成する熱酸化膜と、前記熱酸化膜上に形成する堆積酸化膜と、前記堆積酸化膜上に形成する堆積窒化膜とからなる積層構造を有すると共に、前記堆積酸化膜は水素元素と窒素元素のうち少なくともいずれか一方が１０１９ｃｍ−３以上含まれることを特徴とするバイポーラ型半導体装置。
  8. 前記堆積酸化膜は膜厚が１５０ｎｍ以上であることを特徴とする請求項７に記載のバイポーラ型半導体装置。
  9. 前記半導体素子は、炭化珪素半導体素子であって、
    炭化珪素半導体結晶の一方の面に形成されたｎ型低抵抗層のコレクタ領域と、
    前記炭化珪素半導体結晶の他方の面に形成されたｎ型低抵抗層のエミッタ領域と、
    前記エミッタ領域の周囲に形成されたｐ型のベースコンタクト領域と、
    前記エミッタ領域と前記コレクタ領域の間にベース領域およびｎ型高抵抗層とを有し、
    さらに、前記表面保護膜は、前記ベース領域と前記エミッタ領域の間の前記炭化珪素半導体素子の表面上に形成されたことを特徴とする請求項７に記載のバイポーラ型半導体装置。
  10. 前記半導体素子は、炭化珪素半導体素子であって、
    炭化珪素半導体結晶の一方の面に形成されたｎ型低抵抗層のドレイン領域と、
    前記炭化珪素半導体結晶の他方の面に形成されたｎ型低抵抗層のソース領域と、
    前記ソース領域の周囲に形成されたｐ型のゲート領域と、
    前記ソース領域と前記ドレイン領域の間にｎ型高抵抗層とを有し、
    さらに、前記表面保護膜は、前記ゲート領域と前記ソース領域の間の前記炭化珪素半導体素子の表面上に形成されたことを特徴とする請求項７に記載のバイポーラ型半導体装置。
  11. 前記半導体素子は、炭化珪素半導体素子であって、
    炭化珪素半導体結晶の一方の面に形成されたｎ型抵抗層のカソード領域と、
    前記炭化珪素半導体結晶の他方の面に形成されたｐ型抵抗層のアノード領域とを有し、
    さらに、前記アノード領域にアノード電極が形成されると共に、前記表面保護膜は、前記アノード電極を除く前記炭化珪素半導体素子の表面上に形成されたことを特徴とする請求項７に記載のバイポーラ型半導体装置。
  12. 前記高抵抗層内に前記ベースコンタクト領域に接続されるｐ型のチャネルドープ層を設けることを特徴とする請求項９に記載のバイポーラ型半導体装置。
  13. 炭化珪素半導体素子の表面上に表面保護膜を有するバイポーラ型半導体装置の製造方法であって、
    前記炭化珪素半導体素子の前記表面上に熱酸化膜を形成する工程と、
    前記熱酸化膜上に堆積酸化膜を形成する工程と、
    を含み、
    前記表面保護膜は、前記熱酸化膜と前記堆積酸化膜で形成され、かつ前記堆積酸化膜は水素元素と窒素元素のうち少なくともいずれか一方が１０１８ｃｍ−３以上含まれることを特徴とするバイポーラ型半導体装置の製造方法。
  14. 前記堆積酸化膜は膜厚が１５０ｎｍ以上であることを特徴とする請求項１３に記載のバイポーラ型半導体装置の製造方法。
  15. 炭化珪素半導体素子の表面上に表面保護膜を有するバイポーラ型半導体装置の製造方法であって、
    前記炭化珪素半導体素子の前記表面上に熱酸化膜を形成する工程と、
    前記熱酸化膜上に堆積酸化膜を形成する工程と、
    前記堆積酸化膜上に堆積窒化膜を形成する工程と、
    を含み、
    前記表面保護膜は、前記熱酸化膜と前記堆積酸化膜と前記堆積窒化膜で形成され、かつ前記堆積酸化膜は水素元素と窒素元素のうち少なくともいずれか一方が１０１９ｃｍ−３以上含まれることを特徴とするバイポーラ型半導体装置の製造方法。
  16. 前記堆積酸化膜は膜厚が１５０ｎｍ以上であることを特徴とする請求項１５に記載のバイポーラ型半導体装置の製造方法。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013107508A1 (en) * 2012-01-18 2013-07-25 Fairchild Semiconductor Corporation Bipolar junction transistor with spacer layer and method of manufacturing the same
JP6107430B2 (ja) * 2012-06-08 2017-04-05 豊田合成株式会社 半導体装置
JP5681835B1 (ja) * 2013-10-08 2015-03-11 新電元工業株式会社 炭化珪素半導体装置の製造方法
CN104201197B (zh) * 2014-08-26 2016-10-05 电子科技大学 一种碳化硅双极性晶体管
US9589953B2 (en) * 2015-03-31 2017-03-07 Ixys Corporation Reverse bipolar junction transistor integrated circuit
EP3516682A1 (en) 2016-09-26 2019-07-31 ZF Friedrichshafen AG Method of manufacturing an insulation layer on silicon carbide and semiconductor device
CN106684132B (zh) * 2016-12-29 2019-10-01 西安电子科技大学 基于有源区沟槽结构的碳化硅双极型晶体管及其制作方法
CN110199380B (zh) 2017-01-17 2023-03-28 Zf 腓德烈斯哈芬股份公司 在碳化硅上制造绝缘层的方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3855019B2 (ja) 1998-02-10 2006-12-06 独立行政法人 日本原子力研究開発機構 金属、酸化膜及び炭化珪素半導体からなる積層構造体
JP3443589B2 (ja) 1999-03-01 2003-09-02 独立行政法人産業技術総合研究所 半導体装置の製造方法
JP4671314B2 (ja) * 2000-09-18 2011-04-13 独立行政法人産業技術総合研究所 オーミック電極構造体の製造方法、接合型ｆｅｔ又は接合型ｓｉｔのオーミック電極構造体の製造方法、及び半導体装置の製造方法
US6791119B2 (en) * 2001-02-01 2004-09-14 Cree, Inc. Light emitting diodes including modifications for light extraction
JP4330851B2 (ja) * 2001-07-17 2009-09-16 株式会社渡辺商行 半導体装置の製造方法
JP2004158603A (ja) * 2002-11-06 2004-06-03 Toyota Central Res & Dev Lab Inc 半導体素子とその製造方法
JP2005260177A (ja) * 2004-03-15 2005-09-22 Toshiba Corp 半導体装置の製造方法
JP2006269641A (ja) * 2005-03-23 2006-10-05 National Institute Of Advanced Industrial & Technology 半導体装置及びその製造方法
JP4777676B2 (ja) * 2005-03-23 2011-09-21 本田技研工業株式会社 接合型半導体装置および接合型半導体装置の製造方法
JP4996828B2 (ja) * 2005-03-23 2012-08-08 本田技研工業株式会社 接合型半導体装置の製造方法
JP2006303469A (ja) * 2005-03-25 2006-11-02 Shindengen Electric Mfg Co Ltd ＳｉＣ半導体装置
JP4777699B2 (ja) * 2005-06-13 2011-09-21 本田技研工業株式会社 バイポーラ型半導体装置およびその製造方法
US7304334B2 (en) * 2005-09-16 2007-12-04 Cree, Inc. Silicon carbide bipolar junction transistors having epitaxial base regions and multilayer emitters and methods of fabricating the same
JP5147244B2 (ja) * 2007-01-17 2013-02-20 関西電力株式会社 バイポーラ型半導体素子

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