KR20100100585A - 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents

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야스오 나미카와
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Abstract

열처리 공정에서 웨이퍼의 표면 거칠음을 충분히 억제함으로써, 그 표면 거칠음에 기인한 특성 저하를 억제하는 것이 가능한 반도체 장치의 제조 방법, 및 표면 거칠음에 기인한 특성 저하가 억제된 반도체 장치를 제공한다. 반도체 장치로서의 MOSFET의 제조 방법은, 탄화규소로 이루어지는 웨이퍼(3)를 준비하는 공정과, 웨이퍼(3)를 가열함으로써 활성화 어닐링을 실시하는 활성화 어닐링 공정을 포함한다. 그리고, 활성화 어닐링 공정에서는, 웨이퍼(3)가, 웨이퍼(3)와는 다른 발생원인 SiC편(61)으로부터 발생한 탄화규소의 증기를 포함하는 분위기 내에서 가열된다.

Description

반도체 장치의 제조 방법 및 반도체 장치{METHOD OF PRODUCING SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법 및 반도체 장치에 관한 것이며, 보다 특정적으로는, 적어도 한쪽 주면(主面)이 탄화규소로 이루어지는 웨이퍼를 가열함으로써 열처리하는 공정을 포함하는 반도체 장치의 제조 방법 및 그 방법으로 제조되는 반도체 장치에 관한 것이다.
최근, 트랜지스터, 다이오드 등의 반도체 장치의 고내압화, 저손실화, 고온 환경 하에서의 사용 등을 가능하게 하기 위해, 반도체 장치를 구성하는 재료로서 탄화규소(SiC)의 채택이 진행되고 있다. 탄화규소는 종래부터 반도체 장치를 구성하는 재료로 널리 사용되고 있는 규소(Si)에 비해 밴드갭이 큰 와이드 밴드갭 반도체이다. 그 때문에, 반도체 장치를 구성하는 재료로 규소 대신 탄화규소를 채택함으로써, 반도체 장치의 고내압화, 온저항(on-resistance)의 저감 등을 달성할 수 있다. 또, 탄화규소를 재료로 채택한 반도체 장치는 규소를 재료로 채택한 반도체 장치에 비해, 고온 환경 하에서 사용된 경우의 특성 저하가 작다는 이점도 갖고 있다.
한편, 반도체 장치의 제조 방법은, 일반적으로, 반도체층을 포함하는 웨이퍼 가 제작되는 공정과, 그 웨이퍼가 열처리되는 공정을 조합하여 실시된다. 보다 구체적으로는, 반도체 장치의 제조 방법에서는, 예를 들어 이하와 같은 공정이 채택된다. 즉, 기판 상에 형성된 반도체층에 이온 주입 등에 의해 불순물이 도입되어 웨이퍼가 제작된다. 그 후, 도입된 불순물을 활성화시킬 목적으로, 그 웨이퍼가 가열되어 열처리된다(활성화 어닐링).
그리고, 반도체 장치를 구성하는 재료로 탄화규소를 채택한 경우, 이 활성화 어닐링을 고온, 예를 들어 1600℃ 이상에서 실시해야 한다. 그러나, 이러한 고온에서의 열처리가 실시된 경우, 웨이퍼의 표면의 조도가 커지는 현상(표면 거칠음)이나 그 표면 거칠음에 의해 형성된 스텝이 합체하여 대형 스텝을 형성하는 현상(스텝 번칭; step bunching)이 발생할 수 있다. 이와 같은 표면 상태의 악화는 그 웨이퍼를 사용하여 제조되는 반도체 장치의 특성에 악영향을 미친다. 즉, 반도체 장치를 구성하는 재료로 탄화규소를 채택한 경우, 그 제조 방법에서 실시되는 웨이퍼의 열처리에 의해 그 웨이퍼의 표면 상태가 악화되어, 반도체 장치의 특성에 악영향을 미치는 문제가 있다.
이에 대해, 탄화규소 웨이퍼의 표면에 탄소(그래파이트)의 캡을 형성한 후, 그 웨이퍼를 1700℃에서 열처리하는 방법이 제안되어 있다. 이에 따라, 웨이퍼의 표면에서의 스텝 번칭이 억제되어, 표면 상태의 악화가 억제된다(예를 들어 비특허문헌 1 참조).
비특허문헌 1 : Y. Negoro et al., "Flat Surface after High-Temperature Annealing for Phosphorus-Ion Implanted 4H-SiC (0001) Using Graphite Cap", Materials Science Forum, 2004년, Vols. 457-460, p. 933-936
그러나, 상기 비특허문헌 1에 개시된 방법에서는, 스텝 번칭은 억제되지만, 표면 거칠음이 반드시 충분히 억제된다고는 할 수 없다. 그 때문에, 상기 방법을 반도체 장치의 제조 방법으로 채택한 경우라도, 그 표면 거칠음에 기인한 반도체 장치의 특성 저하가 발생할 수 있다.
따라서, 본 발명의 목적은, 열처리 공정에서 웨이퍼의 표면 거칠음을 충분히 억제함으로써, 그 표면 거칠음에 기인한 특성 저하를 억제하는 것이 가능한 반도체 장치의 제조 방법, 및 표면 거칠음에 기인한 특성 저하가 억제된 반도체 장치를 제공하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법은, 적어도 한쪽 주면이 탄화규소로 이루어지는 웨이퍼를 준비하는 공정과, 그 웨이퍼를 가열함으로써 웨이퍼를 열처리하는 공정을 포함한다. 그리고, 웨이퍼를 열처리하는 공정에서는, 웨이퍼와는 다른 발생원으로부터 발생한 탄화규소의 증기를 포함하는 분위기 내에서 웨이퍼가 가열된다.
본 발명자는 표면이 탄화규소로 이루어지는 웨이퍼의 열처리 공정에서의 표면 거칠음의 발생 원인 및 이것을 억제하는 대책에 관해 검토했다. 그 결과, 표면 거칠음은 탄화규소의 승화에 기인하여 발생하므로, 탄화규소의 증기를 포함하는 분위기 내에서 웨이퍼의 열처리를 실시함으로써, 웨이퍼 표면으로부터의 탄화규소의 승화가 억제되고, 표면 거칠음을 억제할 수 있다는 것을 발견했다. 따라서, 본 발명의 반도체 장치의 제조 방법에 의하면, 웨이퍼를 열처리하는 공정에서, 웨이퍼와는 다른 발생원(웨이퍼 이외의 탄화규소의 공급원)으로부터 발생한 탄화규소의 증기를 포함하는 분위기 내에서 웨이퍼가 가열됨으로써 웨이퍼의 표면 거칠음을 충분히 억제하여, 그 표면 거칠음에 기인한 반도체 장치의 특성 저하를 억제할 수 있다.
상기 반도체 장치의 제조 방법에서 바람직하게는, 상기 웨이퍼를 열처리하는 공정에서는, 웨이퍼가, 적어도 표면이 탄화규소로 이루어지는 희생 승화체와 함께 가열실 내에서 가열된다.
탄화규소의 증기를 포함하는 분위기 내에서 웨이퍼를 가열할 때에는, 그 구체적 방법의 하나로서, 웨이퍼를, 표면이 탄화규소로 이루어지는 희생 승화체와 함께 가열실 내에서 가열하는 방법을 채택할 수 있다. 이에 따라, 간편하게, 또한 종래의 열처리 설비에 대폭적인 변경을 가하지 않고, 탄화규소의 증기를 포함하는 분위기 내에서 웨이퍼를 가열할 수 있다. 여기서, 웨이퍼로부터의 탄화규소의 승화를 효과적으로 억제하기 위해서는, 상기 희생 승화체로부터의 탄화규소의 승화가 웨이퍼로부터의 탄화규소의 승화보다 발생하기 쉽게 해 두는 것이 바람직하다. 보다 구체적으로, 희생 승화체는, 가열실 내에서 웨이퍼보다 고온으로 가열되는 영역, 또는 웨이퍼보다 단위 시간당 노출되는 분위기의 양이 많은 영역에 배치되는 것이 바람직하다.
상기 반도체 장치의 제조 방법에 있어서, 상기 희생 승화체는 탄화규소로 이루어져 있어도 된다. 탄화규소의 소편(小片) 등의 탄화규소로 이루어지는 희생 승화체를 채택함으로써, 탄화규소의 증기를 포함하는 분위기 내에서 간편하게 웨이퍼를 가열할 수 있다.
상기 반도체 장치의 제조 방법에 있어서, 희생 승화체는, 베이스 부재와, 그 베이스 부재의 표면을 덮는 탄화규소층을 구비하고 있어도 된다. 이에 따라, 예를 들어 탄소(C), 텅스텐(W), 탄화탄탈(TaC) 등의 높은 내열성을 갖는 베이스 부재 상에, CVD법(Chemical Vapor Deposition; 화학 증착법)을 이용하여 탄화규소층을 형성함으로써, 원하는 형상의 희생 승화체를 용이하게 제작할 수 있기 때문에, 열처리로(爐) 내의 원하는 영역에 희생 승화체를 배치하는 것이 용이해진다.
상기 반도체 장치의 제조 방법에서 바람직하게는, 웨이퍼는, 상기 한쪽 주면과는 반대측의 주면인 다른쪽 주면이 희생 승화체에 접촉하도록, 희생 승화체 상에 적재된 상태에서 가열된다.
탄화규소로 이루어지는 상기 한쪽 주면과는 반대측의 주면과 희생 승화체가 접촉하도록, 희생 승화체 상에 웨이퍼가 적재된 상태에서 가열이 실시됨으로써, 그 한쪽 주면이 희생 승화체로부터 발생한 탄화규소의 증기를 많이 포함하는 분위기에 접촉하면서 웨이퍼가 가열된다. 그 결과, 웨이퍼로부터의 탄화규소의 승화가 효과적으로 억제되고, 그 한쪽 주면의 표면 거칠음이 한층 더 억제된다.
상기 반도체 장치의 제조 방법에서 바람직하게는, 웨이퍼는, 상기 한쪽 주면을 따라 희생 승화체가 배치된 상태에서 가열된다. 이에 따라, 그 한쪽 주면이 희생 승화체로부터 발생한 탄화규소의 증기를 많이 포함하는 분위기에 접촉하면서 웨이퍼가 가열된다. 그 결과, 웨이퍼로부터의 탄화규소의 승화가 효과적으로 억제되고, 그 한쪽 주면의 표면 거칠음이 한층 더 억제된다.
이 경우, 희생 승화체는 웨이퍼와의 사이에 간격을 두고 그 한쪽 주면을 덮도록 배치되는 것이 보다 바람직하다. 이에 따라, 그 한쪽 주면이 희생 승화체로부터 발생한 탄화규소의 증기를 보다 많이 포함하는 분위기에 접촉하면서 웨이퍼가 가열된다. 그 결과, 웨이퍼로부터의 탄화규소의 승화가 보다 효과적으로 억제되고, 그 한쪽 주면의 표면 거칠음이 한층 더 억제된다.
상기 반도체 장치의 제조 방법에서 바람직하게는, 웨이퍼를 열처리하는 공정에서는 웨이퍼가 1600℃ 이상의 온도 영역으로 가열된다.
웨이퍼의 표면 거칠음은 특히 1600℃ 이상의 고온으로 가열되는 경우에 현저하게 발생한다. 그 때문에, 표면 거칠음을 억제하는 것이 가능한 상기 본 발명의 반도체 장치의 제조 방법은 웨이퍼를 열처리하는 공정에서 그 웨이퍼가 1600℃ 이상의 온도 영역으로 가열되는 경우에 적합하다. 웨이퍼가 2200℃를 초과하는 온도 영역으로 가열되는 경우, 본 발명의 반도체 장치의 제조 방법을 적용하더라도 표면 거칠음을 충분히 억제하는 것이 어려워진다. 그 때문에, 웨이퍼를 열처리하는 공정에서는, 웨이퍼가 2200℃ 이하의 온도 영역으로 가열되는 것이 바람직하다.
상기 반도체 장치의 제조 방법에서 바람직하게는, 웨이퍼를 열처리하는 공정에서는, 웨이퍼의 상기 한쪽 주면 상에, 그 한쪽 주면을 덮는 캡층이 형성된 상태로 웨이퍼가 가열된다. 이에 따라, 웨이퍼의 상기 한쪽 주면에서의 표면 거칠음이 한층 더 억제된다.
상기 반도체 장치의 제조 방법에 있어서, 상기 캡층은 탄소를 주성분으로 하고 나머지는 불순물로 이루어지는 것으로 할 수 있다. 실질적으로 탄소로 이루어지는 캡층은 형성이 용이하고 표면 거칠음의 억제 효과가 높다. 이에 따라 용이하게 웨이퍼의 상기 한쪽 주면에서의 표면 거칠음을 더욱 억제할 수 있다.
상기 반도체 장치의 제조 방법에서는, 상기 캡층은 규소를 주성분으로 하고 나머지는 불순물로 이루어지는 것으로 할 수 있다. 실질적으로 규소로 이루어지는 캡층도 표면 거칠음의 억제 효과가 높다. 이에 따라 웨이퍼의 상기 한쪽 주면에서의 표면 거칠음을 더욱 억제할 수 있다.
상기 반도체 장치의 제조 방법에서 바람직하게는, 웨이퍼를 준비하는 공정보다 후에 그리고 웨이퍼를 열처리하는 공정보다 전에, 웨이퍼에 이온 주입을 실시하는 공정을 더 포함한다. 그리고, 이온 주입을 실시하는 공정에서는 웨이퍼가 300℃ 이상으로 가열된 상태로 이온 주입이 실시된다.
웨이퍼를 열처리하는 공정보다 전에 웨이퍼에 이온 주입을 실시해 둠으로써, 그 후의 열처리에 의해 웨이퍼에 도입된 불순물을 활성화시키는 것이 가능해진다. 그리고, 이온 주입을 웨이퍼가 300℃ 이상으로 가열된 상태에서 실시함으로써, 이온 주입에 의한 결함의 발생을 억제하는 것이 가능해진다. 그 결과, 웨이퍼를 열처리하는 공정에서 불순물을 높은 비율로 활성화할 수 있다. 웨이퍼가 1600℃ 초과하는 온도로 가열된 상태로 이온 주입을 실시하면 이온 주입이 실시된 부분의 표면이 거칠어진다는 문제가 발생한다. 그 때문에, 웨이퍼에 이온 주입을 실시하는 공정에서는, 웨이퍼가 1600℃ 이하로 가열된 상태에서 이온 주입이 실시되는 것이 바람직하다.
본 발명에 따른 반도체 장치는 상기 본 발명의 반도체 장치의 제조 방법으로 제조되었다. 열처리 공정에서 웨이퍼의 표면 거칠음을 충분히 억제함으로써, 그 표면 거칠음에 기인한 특성 저하를 억제하는 것이 가능한 본 발명의 반도체 장치의 제조 방법으로 제조됨으로써, 본 발명의 반도체 장치에 의하면, 표면 거칠음에 기인한 특성 저하가 억제된 반도체 장치를 제공할 수 있다.
이상의 설명에서 분명한 바와 같이, 본 발명의 반도체 장치의 제조 방법에 의하면, 열처리 공정에서 웨이퍼의 표면 거칠음을 충분히 억제함으로써, 그 표면 거칠음에 기인한 특성 저하를 억제하는 것이 가능한 반도체 장치의 제조 방법을 제공할 수 있다. 또, 본 발명의 반도체 장치에 의하면, 표면 거칠음에 기인한 특성 저하가 억제된 반도체 장치를 제공할 수 있다.
도 1은 실시형태 1에서의 반도체 장치로서의 MOSFET의 구성을 나타내는 개략 단면도이다.
도 2는 실시형태 1에서의 MOSFET의 제조 방법의 개략을 나타내는 흐름도이다.
도 3은 실시형태 1에서의 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 4는 실시형태 1에서의 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 5는 실시형태 1에서의 MOSFET의 제조 방법을 설명하기 위한 개략 단면도 이다.
도 6은 실시형태 1에서의 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 7은 실시형태 1에서의 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 8은 실시형태 1에서의 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 9는 실시형태 1에서의 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 10은 실시형태 1의 활성화 어닐링 공정에서 사용되는 열처리로의 구성을 나타내는 개략도이다.
도 11은 실시형태 1에서의 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 12는 실시형태 2에서의 활성화 어닐링 공정에서 사용되는 열처리로의 구성을 나타내는 개략도이다.
도 13은 실시형태 3에서의 활성화 어닐링 공정에서 사용되는 열처리로의 구성을 나타내는 개략도이다.
이하, 도면에 기초하여 본 발명의 실시형태를 설명한다. 이하의 도면에서 동일 또는 해당하는 부분에는 동일한 참조 번호를 붙여 그 설명을 반복하지 않는다.
(실시형태 1)
도 1은 본 발명의 일실시형태인 실시형태 1에서의 반도체 장치로서의 MOSFET(Metal Oxide Semiconductor Field Effect Transistor; 산화막 전계 효과 트랜지스터)의 구성을 나타내는 개략 단면도이다. 도 1을 참조하여 실시형태 1에서의 MOSFET에 관해 설명한다.
도 1을 참조하여, 실시형태 1에서의 MOSFET(1)는, 와이드 밴드갭 반도체인 탄화규소(SiC)로 이루어지고, 도전형이 n형(제1 도전형)인 기판으로서의 n+SiC 기판(11)과, 도전형이 n형(제1 도전형)인 반도체층으로서의 n-SiC 층(12)과, 도전형이 p형(제2 도전형)인 제2 도전형 영역으로서의 한쌍의 p형 웰(13)과, 도전형이 n형(제1 도전형)인 고농도 제1 도전형 영역으로서의 n+ 소스 영역(14)을 구비하고 있다. n+SiC 기판(11)은 육방정 SiC로 이루어지고, 고농도의 n형 불순물(도전형이 n형인 불순물)을 포함하고 있다. n-SiC 층(12)은 n+SiC 기판(11)의 한쪽 주면 상에 형성되고, n형 불순물을 포함함으로써 도전형이 n형이 되었다. n-SiC 층(12)에 포함되는 n형 불순물은 예를 들어 N(질소)이며, n+SiC 기판(11)에 포함되는 n형 불순물보다 낮은 농도로 포함되어 있다.
한쌍의 p형 웰(13)은, n-SiC 층(12)에서, n+SiC 기판(11)측의 주면인 제1 주면(12A)과는 반대측의 주면인 제2 주면(12B)을 포함하도록 서로 분리되어 형성되 고, p형 불순물(도전형이 p형인 불순물)을 포함함으로써 도전형이 p형(제2 도전형)이 되었다. p형 웰(13)에 포함되는 p형 불순물은, 예를 들어 알루미늄(Al), 붕소(B) 등이며, n+SiC 기판(11)에 포함되는 n형 불순물보다 낮은 농도로 포함되어 있다.
n+ 소스 영역(14)은 제2 주면(12B)을 포함하고 p형 웰(13)에 둘러싸이도록, 한쌍의 p형 웰(13)의 각각의 내부에 형성되어 있다. n+ 소스 영역(14)은 n형 불순물, 예를 들어 P 등을 n-SiC 층(12)에 포함되는 n형 불순물보다 높은 농도로 포함하고 있다.
또한, 도 1을 참조하여, MOSFET(1)는, 게이트 절연막으로서의 게이트 산화막(15)과, 게이트 전극(17)과, 한쌍의 소스 컨택트 전극(16)과, 층간 절연막(18)과, 소스 전극(19)과, 드레인 전극(20)을 구비하고 있다.
게이트 산화막(15)은 제2 주면(12B)에 접촉하며, 한쪽 n+ 소스 영역(14)의 상부 표면에서 다른쪽 n+ 소스 영역(14)의 상부 표면에까지 연장되도록 n-SiC 층(12)의 제2 주면(12B) 상에 형성되고, 예를 들어 이산화규소(SiO2)로 이루어져 있다.
게이트 전극(17)은 한쪽 n+ 소스 영역(14) 상에서 다른쪽 n+ 소스 영역(14) 상에까지 연장되도록, 게이트 산화막(15)에 접촉하여 배치되어 있다. 또, 게이트 전극(17)은 폴리실리콘, Al 등의 도전체로 이루어져 있다.
소스 컨택트 전극(16)은 한쌍의 n+ 소스 영역(14) 상의 각각으로부터, 게이트 산화막(15)에서 멀어지는 방향으로 연장되며, 제2 주면(12B)에 접촉하여 배치되어 있다. 또, 소스 컨택트 전극(16)은, 예를 들어 NiSi(니켈실리사이드) 등, n+ 소스 영역(14)과 오믹 콘택트 가능한 재료로 이루어져 있다.
층간 절연막(18)은 제2 주면(12B) 상에서 게이트 전극(17)을 둘러싸고, 한쪽 p형 웰(13) 상에서 다른쪽 p형 웰(13) 상에까지 연장되도록 형성되며, 예를 들어 절연체인 이산화규소(SiO2)로 이루어져 있다.
소스 전극(19)은 제2 주면(12B) 상에서 층간 절연막(18)을 둘러싸고, n+ 소스 영역(14) 및 소스 컨택트 전극(16)의 상부 표면 상에까지 연장되어 있다. 또, 소스 전극(19)은 Al 등의 도전체로 이루어지고, 소스 컨택트 전극(16)을 통해 n+ 소스 영역(14)과 전기적으로 접속되어 있다.
드레인 전극(20)은 n+SiC 기판(11)에서 n-SiC 층(12)이 형성되는 측과는 반대측의 주면에 접촉하여 형성되어 있다. 이 드레인 전극(20)은 예를 들어 NiSi 등, n+SiC 기판(11)과 오믹 콘택트 가능한 재료로 이루어지고 있고, n+SiC 기판(11)과 전기적으로 접속되어 있다.
다음으로, MOSFET(1)의 동작에 관해 설명한다. 도 1을 참조하여, 게이트 전 극(17)의 전압이 0 V인 상태, 즉 오프 상태에서는, 게이트 산화막(15)의 바로 아래에 위치하는 p형 웰(13)과 n-SiC 층(12) 사이가 역바이어스가 되어 비도통 상태가 된다. 한편, 게이트 전극(17)에 플러스 전압을 인가해 가면, p형 웰(13)이 게이트 산화막(15)과 접촉하는 부근인 채널 영역(13A)에서 반전층이 형성된다. 그 결과, n+ 소스 영역(14)과 n-SiC 층(12)이 전기적으로 접속되어, 소스 전극(19)과 드레인 전극(20) 사이에 전류가 흐른다.
여기서, 실시형태 1에서의 MOSFET(1)는 후술하는 본 발명의 일실시형태인 실시형태 1에서의 반도체 장치의 제조 방법으로 제조되었다. 그 때문에, 채널 영역(13A)과 게이트 산화막(15)의 계면인 채널 영역 표면(13B)의 표면 거칠음이 억제되어 높은 평탄성을 갖고 있다. 그 결과, 실시형태 1에서의 MOSFET(1)은 채널 영역(13A)에서의 캐리어의 이동도가 높고, 온저항의 저감이 가능한 MOSFET이 되었다.
다음으로, 본 발명에 따른 반도체 장치의 제조 방법의 일실시형태인 실시형태 1에서의 반도체 장치로서의 MOSFET의 제조 방법에 관해 설명한다. 도 2는 실시형태 1에서의 MOSFET의 제조 방법의 개략을 나타내는 흐름도이다. 또, 도 3∼도 9 및 도 11은 실시형태 1에서의 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다. 또, 도 10은 실시형태 1의 활성화 어닐링 공정에서 사용되는 열처리로의 구성을 나타내는 개략도이다.
도 2를 참조하여, 실시형태 1에서의 MOSFET의 제조 방법에서는, 우선, 공정(S10)으로서 기판 준비 공정이 실시된다. 이 공정(S10)에서는, 제1 도전형의 기 판이 준비된다. 구체적으로는, 도 3을 참조하면, 예를 들어 육방정 SiC로 이루어지고, n형 불순물을 포함함으로써 도전형이 n형인 n+SiC 기판(11)이 준비된다.
다음으로, 도 2를 참조하여, 공정(S20)으로서 n형 층 형성 공정이 실시된다. 이 공정(S20)에서는, n+SiC 기판(11) 상에 제1 도전형의 반도체층이 형성된다. 구체적으로는, 도 3을 참조하면, 에피택셜 성장에 의해 n+SiC 기판(11) 상에 n-SiC 층(12)이 형성된다. 에피택셜 성장은 예를 들어 원료 가스로서 SiH4(실란)과 C3H8(프로판)의 혼합 가스를 채택하여 실시할 수 있다. 이 때, n형 불순물로서, 예를 들어 질소를 도입한다. 이에 따라, n+SiC 기판(11)에 포함되는 n형 불순물보다 낮은 농도의 n형 불순물을 포함하는 n-SiC 층(12)을 형성할 수 있다. 이상의 공정에 의해, 적어도 한쪽 주면이 탄화규소로 이루어지는 웨이퍼(3)를 준비하는 공정이 완료된다.
다음으로, 도 2를 참조하여, 공정(S30)으로서 p형 웰 형성 공정이 실시된다. 이 공정(S30)에서는, 도 4를 참조하면, 웨이퍼(3)의 n-SiC 층(12)에서, n+SiC 기판(11)측의 주면인 제1 주면(12A)과는 반대측의 주면인 제2 주면(12B)을 포함하도록, 제2 도전형의 제2 도전형 영역이 형성된다. 구체적으로는, 우선 제2 주면(12B) 상에, 예를 들어 CVD에 의해 SiO2로 이루어지는 산화막(91)이 형성된다. 그리고, 산화막(91) 상에 레지스트가 도포된 후 노광 및 현상이 행해지고, 원하는 제2 도전형 영역으로서의 p형 웰(13)의 형상에 따른 영역에 개구를 갖는 레지스트막(92)이 형성된다.
그리고, 도 5를 참조하여, 그 레지스트막(92)을 마스크로서 사용하여, 예를 들어 RIE(Reactive Ion Etching; 반응성 이온 에칭)에 의해 산화막(91)이 부분적으로 제거됨으로써, n-SiC 층(12) 상에 개구 패턴을 갖는 산화막(91)으로 이루어지는 마스크층이 형성된다. 그 후, 상기 레지스트막(92)을 제거한 다음, 도 6에 나타낸 바와 같이, 이 마스크층을 마스크로서 사용하여 n-SiC 층(12)에 이온 주입을 실시함으로써, n-SiC 층(12)에 p형 웰(13)이 형성된다.
다음으로, 도 2를 참조하여, 공정(S40)으로서 n+ 영역 형성 공정이 실시된다. 이 공정(S40)에서는, p형 웰(13) 내의 제2 주면(12B)을 포함하는 영역에, n-SiC 층(12)보다 고농도의 제1 도전형의 불순물을 포함하는 고농도 제1 도전형 영역이 형성된다. 구체적으로는, 도 6을 참조하면, 우선 공정(S30)에서 마스크로서 사용된 상기 산화막(91)이 제거된다. 그리고, 도 7을 참조하면, 제2 주면(12B) 상에 예를 들어 CVD에 의해 SiO2로 이루어지는 산화막(91)이 형성된다. 또한, 산화막(91) 상에 레지스트가 도포된 후 노광 및 현상이 행해지고, 원하는 고농도 제1 도전형 영역으로서의 n+ 소스 영역(14)의 형상에 따른 영역에 개구를 갖는 레지스트막(92)이 형성된다.
그리고, 도 7을 참조하면, 그 레지스트막(92)을 마스크로서 사용하여, 예를 들어 RIE에 의해 산화막(91)이 부분적으로 제거됨으로써, n-SiC 층(12) 상에 개구 패턴을 갖는 산화막(91)으로 이루어지는 마스크층이 형성된다. 그 후, 상기 레지스트막(92)을 제거한 다음, 도 8에 나타낸 바와 같이, 이 마스크층을 마스크로서 사용하여, 인(P) 등의 n형 불순물이 이온 주입에 의해 n-SiC 층(12)에 도입된다. 이에 따라, 고농도 제1 도전형 영역으로서의 n+ 소스 영역(14)이 형성된다. 이상의 공정에 의해, 웨이퍼(3)에 이온 주입을 실시하는 공정이 완료된다. 상기 이온 주입을 실시하는 공정에서는, 웨이퍼(3)가 300℃ 이상으로 가열된 상태에서 그 이온 주입이 실시된다.
다음으로, 도 2를 참조하여, 공정(S50)으로서 캡층이 형성되는 어닐링 캡 형성 공정이 실시된다. 이 공정(S50)에서는, 이온 주입을 실시하는 공정이 완료된 웨이퍼(3)의 한쪽 주면인 제2 주면(12B) 상에, 그 제2 주면(12B)을 덮는 캡층이 형성된다. 구체적으로는, 도 8을 참조하면, 우선 공정(S40)에서 마스크로서 사용된 상기 산화막(91)이 제거된다. 그리고, 도 9를 참조하면, 제2 주면(12B) 상에 제2 주면(12B)을 덮는 캡층(93)이 형성된다.
여기서, 캡층(93)은, 예를 들어 제2 주면(12B) 상에 레지스트가 도포된 후, 그 레지스트가 아르곤(Ar) 분위기 내에서 가열되어 탄화됨으로써 형성된, 탄소를 주성분으로 하고 나머지는 불순물로 이루어져 있는 카본 어닐링 캡이어도 되고, 제2 주면(12B) 상에 스퍼터링에 의해 형성된, 규소를 주성분으로 하고 나머지는 불순 물로 이루어져 있는 실리콘 어닐링 캡이어도 된다.
다음으로, 도 2를 참조하여, 공정(S60)으로서 활성화 어닐링이 행해지는 활성화 어닐링 공정이 실시된다. 이 공정(S60)에서는, 웨이퍼(3)를 가열함으로써, 상기 이온 주입에 의해 웨이퍼(3)에 도입된 불순물을 활성화시키는 열처리인 활성화 어닐링이 실시된다.
여기서, 이 활성화 어닐링을 실시하기 위한 열처리로에 관해 설명한다. 도 10을 참조하면, 공정(S60)에서 사용되는 열처리로(5)는 가열실(51)과, 고주파 코일(52)을 구비하고 있다. 가열실(51)에는, 분위기 가스를 가열실(51) 내에 도입하기 위한 개구부인 가스 도입구(51A)와, 가열실(51) 내의 분위기 가스를 배출하기 위한 개구부인 가스 배출구(51B)가 형성되어 있다. 가열실(51)에는 내벽을 따라 단열재로 이루어지는 단열 부재(53)가 배치되어 있고, 단열 부재(53) 상에는 발열체(54)가 배치되어 있다. 즉, 가열실(51)의 내벽과 발열체(54) 사이에는 단열 부재(53)가 배치되어 있다. 또한, 고주파 코일(52)은 가열실(51)의 외벽 및 발열체(54)를 둘러싸도록 배치되어 있다.
다음으로, 열처리로(5)를 이용한 공정(S60)의 실시 순서에 관해 설명한다. 우선, 공정(S50)에서 n-SiC 층(12)의 한쪽 주면인 제2 주면(12B) 상에 캡층(93)이 형성된 웨이퍼(3)가 가열실(51) 내의 발열체(54) 상에 적재된다. 한편, 가열실(51)에는, 가스 도입구(51A)를 통해 분위기 가스로서의 아르곤(Ar)이 도입되고, 그 분위기 가스가 가스 배출구(51B)를 통해 배출된다. 이에 따라, 가열실(51) 내의 분위 기가 불활성 분위기로 조정된다. 또, 발열체(54) 상의 웨이퍼(3)보다 가스 도입구(51A)에 가까운 위치[가스 도입구(51A)에서 가스 배출구(51B)로 향하는 흐름의 상류측]에는, 희생 승화체로서의 탄화규소로 이루어지는 SiC편(片)(61)이 적재된다. SiC편(61)은 예를 들어 SiC 소결체로 할 수 있지만, 탄소(C)로 이루어지는 베이스 부재 상에 CVD에 의해 그 베이스 부재의 표면을 덮는 탄화규소층이 형성된 것이어도 된다.
다음으로, 고주파 코일(52)에 고주파 전압이 인가됨으로써 발열체(54)가 유도 가열된다. 그리고, 가열된 발열체(54)에 의해 웨이퍼(3) 및 SiC편(61)이 가열된다. 웨이퍼(3)의 가열 온도는 예를 들어 1600℃ 이상의 온도인 1700℃로 할 수 있다. 이 때, 발열체(54) 상의 SiC편(61)은 가열됨으로써 승화한다. 이에 따라, 가열실(51) 내에는 탄화규소의 증기가 발생한다. 그 결과, 웨이퍼(3)는, 웨이퍼(3)의 한쪽 주면인 제2 주면(12B) 상에, 제2 주면(12B)을 덮는 캡층(93)이 형성된 상태에서, 웨이퍼(3)와는 다른 발생원인 SiC편(61)으로부터 발생한 탄화규소의 증기를 포함하는 분위기 내에서 가열되게 된다. 그 때문에, 웨이퍼(3)의 표면 거칠음이 충분히 억제되면서, 상기 이온 주입에 의해 웨이퍼(3)에 도입된 불순물이 활성화된다. 이상의 공정에 의해 웨이퍼(3)를 열처리하는 공정이 완료된다.
다음으로, 도 2를 참조하여, 공정(S70)∼(S120)으로서, 게이트 절연막 형성 공정, 오믹 콘택트 전극 형성 공정, 드레인 전극 형성 공정, 게이트 전극 형성 공정, 층간 절연막 형성 공정, 및 소스 전극 형성 공정이 순서대로 실시된다.
공정(S70)으로서 실시되는 게이트 절연막 형성 공정에서는, 도 9를 참조하 면, 우선 공정(S60)이 실시된 웨이퍼(3)가 예를 들어 산소 분위기 내에서 950℃로 가열되고, 공정(S50)에서 형성된 캡층(93)이 도 11에 나타낸 바와 같이 제거된다. 그리고, 이에 따라 노출된 제2 주면(12B)이 열산화된다. 이에 따라, 이산화규소(SiO2)로 이루어지는 게이트 절연막으로서의 게이트 산화막(15)(도 1 참조)이, 제2 주면(12B)에 접촉하고, 한쪽 n+ 소스 영역(14)의 상부 표면에서 다른쪽 n+ 소스 영역(14)의 상부 표면에까지 연장하도록 n-SiC 층(12)의 제2 주면(12B) 상에 형성된다.
공정(S80)으로서 실시되는 오믹 콘택트 전극 형성 공정에서는, 예를 들어 증착법으로 형성된 니켈(Ni)막이 가열되어 실리사이드화된다. 이에 따라, 도 1에 나타낸 바와 같이, NiSi(니켈실리사이드)로 이루어지고, n+ 소스 영역(14)과 오믹 콘택트하는 한쌍의 소스 컨택트 전극(16)이, 한쌍의 n+ 소스 영역(14) 상의 각각으로부터, 게이트 산화막(15)에서 멀어지는 방향으로 연장되고, 제2 주면(12B)에 접촉하도록 형성된다.
공정(S90)으로서 실시되는 드레인 전극 형성 공정에서는, 예를 들어 증착법으로 형성된 니켈(Ni)막이 가열되어 실리사이드화된다. 이에 따라, 도 1에 나타낸 바와 같이, n+SiC 기판(11)과 오믹 콘택트 가능한 NiSi로 이루어지는 드레인 전극(20)이, n+SiC 기판(11)에서 n-SiC 층(12)이 형성되는 측과는 반대측의 주면에 접 촉하도록 형성된다.
공정(S100)으로서 실시되는 게이트 전극 형성 공정에서는, 예를 들어 CVD법에 의해, 도전체인 폴리실리콘으로 이루어지는 게이트 전극(17)(도 1 참조)이, 한쪽 n+ 소스 영역(14) 상에서 다른쪽 n+ 소스 영역(14) 상에까지 연장되고, 게이트 산화막(15)에 접촉하도록 형성된다.
공정(S110)으로서 실시되는 층간 절연막 형성 공정에서는, 예를 들어 CVD법에 의해, 절연체인 SiO2로 이루어지는 층간 절연막(18)(도 1 참조)이, 제2 주면(12B) 상에서 게이트 전극(17)을 둘러싸고, 한쪽 p형 웰(13) 상에서 다른쪽 p형 웰(13) 상에까지 연장되도록 형성된다.
공정(S120)으로서 실시되는 소스 전극 형성 공정에서는, 예를 들어 증착법에 의해, 도전체인 A1로 이루어지는 소스 전극(19)(도 1 참조)이, 제2 주면(12B) 상에서 층간 절연막(18)을 둘러싸고, n+ 소스 영역(14) 및 소스 컨택트 전극(16)의 상부 표면 상에까지 연장되도록 형성된다. 이상의 공정(S10)∼(S120)에 의해, 실시형태 1에서의 반도체 장치로서의 MOSFET(1)의 제조 방법은 완료되어, 실시형태 1의 MOSFET(1)(도 1 참조)가 완성된다.
실시형태 1의 MOSFET의 제조 방법에서는, 공정(S60)으로서 실시되는 활성화 어닐링 공정에서, 웨이퍼(3)가, 웨이퍼(3)의 한쪽 주면인 제2 주면(12B) 상에, 제2 주면(12B)을 덮는 캡층(93)이 형성된 상태에서, 웨이퍼(3)와는 다른 발생원인 SiC편(61)으로부터 발생한 탄화규소의 증기를 포함하는 분위기 내에서 가열된다. 그 때문에, 웨이퍼(3)의 제2 주면(12B)에서의 표면 거칠음이 충분히 억제되면서, 웨이퍼(3)에 도입된 불순물이 활성화된다. 그 결과, 도 1을 참조하여, 채널 영역(13A)과 게이트 산화막(15)의 계면인 채널 영역 표면(13B)의 표면 거칠음이 억제되어 높은 평탄성을 확보할 수 있으므로, 표면 거칠음에 기인한 반도체 장치의 특성 저하, 즉 채널 영역(13A)에서의 캐리어의 이동도의 저하가 억제되어, 온저항의 저감이 가능한 MOSFET(1)를 제조할 수 있다.
(실시형태 2)
다음으로, 본 발명의 다른 실시형태인 실시형태 2에서의 반도체 장치의 제조 방법에 관해 설명한다. 도 12는 실시형태 2에서의 활성화 어닐링 공정에서 사용되는 열처리로의 구성을 나타내는 개략도이다. 실시형태 2에서의 반도체 장치로서의 MOSFET의 제조 방법은 기본적으로는 실시형태 1의 경우와 동일하게 실시된다. 그러나, 도 2 및 도 12를 참조하여, 공정(S60)으로서 실시되는 활성화 어닐링 공정에서 사용되는 열처리로의 구성에서, 실시형태 2는 실시형태 1과는 상이하다. 그 결과, 활성화 어닐링 공정에서, 실시형태 2와 실시형태 1은 상이점을 갖고 있다. 즉, 도 12를 참조하여, 실시형태 2의 공정(S60)에서 이용되는 열처리로(5)의 발열체(54)는 표면에 SiC로 이루어지는 희생 승화층(54A)을 갖고 있다. 그리고, 웨이퍼(3)는 발열체(54)의 희생 승화층(54A) 상에 적재되어 있다. 즉, 실시형태 2에서의 공정(S60)에 있어서, 도 9 및 도 12를 참조하면, 웨이퍼(3)는 한쪽 주면인 제2 주면(12B)과는 반대측의 주면이 희생 승화체로서의 희생 승화층(54A)에 접촉하도록, 희생 승화층(54A) 상에 적재된 상태에서 가열된다.
이에 따라, 발열체(54)를 구성하는 희생 승화층(54A)은 웨이퍼(3)보다 고온으로 가열되어, 웨이퍼(3)를 구성하는 SiC에 대하여 희생 승화층(54A)을 구성하는 SiC가 우선적으로 승화한다. 그 결과, 웨이퍼(3)의 제2 주면(12B)이 희생 승화층(54A)으로부터 발생한 SiC의 증기를 많이 포함하는 분위기에 접촉하면서 웨이퍼(3)가 가열되기 때문에, 웨이퍼(3)로부터의 SiC의 승화가 효과적으로 억제되고, 제2 주면(12B)의 표면 거칠음이 한층 더 억제된다.
상술한 바와 같이, 표면에 SiC로 이루어지는 희생 승화층(54A)을 갖는 발열체(54)는, 예를 들어 탄소(C)로 이루어지는 발열체의 기재 상에 CVD에 의해 SiC로 이루어지는 희생 승화층(54A)을 형성함으로써 제작할 수 있다.
(실시형태 3)
다음으로, 본 발명의 또 다른 실시형태인 실시형태 3에서의 반도체 장치의 제조 방법에 관해 설명한다. 도 13은 실시형태 3에서의 활성화 어닐링 공정에서 사용되는 열처리로의 구성을 나타내는 개략도이다. 실시형태 3에서의 반도체 장치로서의 MOSFET의 제조 방법은 기본적으로는 실시형태 1의 경우와 동일하게 실시된다. 그러나, 도 2를 참조하면, 공정(S60)으로서 실시되는 활성화 어닐링 공정에서, 실시형태 3은 실시형태 1과는 상이하다.
즉, 실시형태 3의 공정(S60)에서는, 도 13을 참조하여, 우선 공정(S50)에서 캡층(93)이 형성된 웨이퍼(3)가 가열실(51) 내의 발열체(54) 상에 적재된다. 또한, 발열체(54) 상에는 웨이퍼(3)를 덮도록 덮개형의 형상을 갖는 덮개 부재(65)가 적재된다. 덮개 부재(65)는, 평판형의 형상을 가지며 SiC로 이루어지는 희생 승화체 로서의 SiC판(62)과, SiC판(62)에 접속되며, SiC판(62)의 주면에 대하여 교차하는 방향으로 연장되는 다리부(63)를 포함하고 있다. 다리부(63)의 길이는 웨이퍼(3)의 두께보다 크다. 그리고, 다리부(63)에 의해 발열체(54)에 대하여 지지됨으로써, 덮개 부재(65)는 웨이퍼(3)에 접촉하지 않고 웨이퍼(3)를 덮도록 배치된다. 이 때, SiC판(62)은 그 주면이 웨이퍼(3)의 제2 주면(12B)에 대향하도록 제2 주면(12B)을 따라 배치된다. 또, 다리부(63)의 소재는 특별히 한정되지 않지만, SiC판(62)과 동일하게 SiC로 이루어져 있어도 되고, SiC판(62)과 일체로 형성되어 있어도 된다.
즉, 도 13을 참조하면, 실시형태 3의 공정(S60)에 있어서, 웨이퍼(3)는 한쪽 주면인 제2 주면(12B)을 따라 희생 승화체로서의 SiC판(62)이 배치된 상태에서, 그리고 SiC판(62)이 웨이퍼(3)와의 사이에 간격을 두고 웨이퍼(3)를 덮도록 배치된 상태에서 가열된다.
이에 따라, 한쪽 주면인 제2 주면(12B)이 희생 승화체로서의 SiC판(62)으로부터 발생한 SiC의 증기를 많이 포함하는 분위기에 접촉하면서 웨이퍼(3)가 가열된다. 그 결과, 웨이퍼로부터의 SiC의 승화가 효과적으로 억제되고, 제2 주면(12B)의 표면 거칠음이 한층 더 억제된다.
실시예 1
이하, 본 발명의 실시예 1에 관해 설명한다. 본 발명의 상기 실시형태 3과 동일한 어닐링 캡 형성 공정 및 활성화 어닐링 공정과 동일한 공정을 실제로 실시하여, 웨이퍼의 표면 거칠음의 발생 상황을 조사하는 실험을 하였다. 실험의 순서는 이하와 같다.
우선, SiC로 이루어지는 SiC 웨이퍼를 준비하고, 그 SiC 웨이퍼에 알루미늄(Al) 이온을 이온 주입했다. 다음으로, 웨이퍼의 표면에 두께 3 ㎛의 레지스트를 도포한 다음, 그 웨이퍼를 Ar 분위기 내에서 750℃로 가열하여 15분간 유지하고, 레지스트를 탄화시킴으로써 캡층을 형성했다(어닐링 캡 형성 공정). 다음으로, 도 13을 참조하여, 이 웨이퍼(3)를, 실시형태 3의 경우와 동일하게, 열처리로(5)의 가열실(51) 내의 발열체(54) 상에 적재하고, SiC의 소결체로 이루어지는 덮개 부재(65)로 덮었다. 이 상태에서 가스 도입구(51A)를 통해 Ar 가스를 도입하고, 가스 배출구(51B)를 통해 이것을 배출함으로써, 가열실(51) 안을 Ar 분위기로 했다. 그리고, 고주파 코일(52)에 고주파 전압을 인가함으로써 발열체(54)를 발열시키고, 웨이퍼(3) 및 덮개 부재(65)를 1500℃∼1800℃로 가열하여 30분간 유지했다(활성화 어닐링 공정). 그 후, 웨이퍼(3)를 산소 분위기 내에서 950℃로 가열하여 30분간 유지함으로써 캡층을 제거했다. 또한, 캡층이 제거된 웨이퍼(3)의 주면의 상태를 주사형 전자 현미경(Scanning Electron Microscope; SEM)으로써 조사하였다(실시예).
한편, 비교를 위해, 상기 실시예와 동일한 공정에서, 웨이퍼(3)를 덮개 부재(65)로 덮는 절차를 생략하고, 다른 절차를 상기 실시예와 동일하게 실시함으로써, 본 발명의 범위 밖의 활성화 어닐링 공정을 실시했다. 그리고, 실시예와 동일하게 캡층을 제거한 후, 웨이퍼(3)의 주면의 상태를 조사하였다(비교예).
다음으로, 실험 결과에 관해 설명한다. 표 1에 상기 실험의 결과를 나타낸다. 표 1에서, 온도는 활성화 어닐링 공정에서의 가열 온도를 나타내고 있다. 또, 표 1에서는, 웨이퍼의 주면(표면)의 상태를 조사한 결과, 그 표면이 이온 주입 직후와 동일한 표면 상태인 것을 표면 거칠음이 발생하지 않은 것으로 판정하여 ○로 표시하고, 표면이 무수하게 패여 있는 등, 그 표면이 이온 주입 직후와 분명히 다른 표면 상태인 것을 표면 거칠음이 발생한 것으로 판정하여 ×로 표시했다.
[표 1]
Figure 112009046274714-PCT00001
○ = 표면 거칠음 발생하지 않음 × = 표면 거칠음 발생
표 1을 참조하여, 본 발명의 실시예에서는 활성화 어닐링 공정에서의 가열 온도가 1500℃∼1800℃인 모든 조건에서 표면 거칠음이 발생하지 않은 데 비해, 본 발명의 범위 밖인 비교예에서는 가열 온도가 1600℃ 이상에서 표면 거칠음이 발생하였다. 이것으로부터, 본 발명의 반도체 장치의 제조 방법에 의하면, 열처리 공정(활성화 어닐링 공정)에서 웨이퍼가 1600℃ 이상의 고온으로 가열된 경우라도, 웨이퍼의 표면 거칠음을 충분히 억제하는 것이 가능하여, 표면 거칠음에 기인한 특성 저하를 억제할 수 있다는 것이 확인되었다.
상기 실시형태에서는, 본 발명의 반도체 장치의 제조 방법 및 반도체 장치에 관해 MOSFET를 예로 설명했지만, 본 발명의 반도체 장치의 제조 방법으로 제조 가능한 반도체 장치는 이에 한정되지 않는다. 본 발명의 반도체 장치의 제조 방법으로 제조되는 반도체 장치로는, 예를 들어 JFET(Junction Field Effect Transistor; 접합형 전계 효과 트랜지스터), 쇼트키 배리어 다이오드, pn 다이오드, IGBT(Insulated Gate Bipolar Transistor; 절연 게이트 바이폴라 트랜지스터) 등을 들 수 있다.
이번에 개시된 실시형태 및 실시예는 모든 점에서 예시이며, 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는 상기 설명이 아니라 특허청구범위에 의해 나타나며, 특허청구범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
본 발명의 반도체 장치의 제조 방법 및 반도체 장치는, 적어도 한쪽 주면이 탄화규소로 이루어지는 웨이퍼를 가열함으로써 열처리하는 공정을 포함하는 반도체 장치의 제조 방법 및 그 방법으로 제조되는 반도체 장치에 특별히 유리하게 적용될 수 있다.

Claims (12)

  1. 적어도 한쪽 주면(主面)이 탄화규소로 이루어지는 웨이퍼를 준비하는 공정과,
    상기 웨이퍼를 가열함으로써 상기 웨이퍼를 열처리하는 공정
    을 포함하고,
    상기 웨이퍼를 열처리하는 공정에서는 상기 웨이퍼와는 다른 발생원으로부터 발생한 탄화규소의 증기를 포함하는 분위기 내에서 상기 웨이퍼가 가열되는 것인 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 웨이퍼를 열처리하는 공정에서는 상기 웨이퍼가 적어도 표면이 탄화규소로 이루어지는 희생 승화체와 함께 가열실 내에서 가열되는 것인 반도체 장치의 제조 방법.
  3. 제2항에 있어서, 상기 희생 승화체는 탄화규소로 이루어져 있는 것인 반도체 장치의 제조 방법.
  4. 제2항에 있어서, 상기 희생 승화체는,
    베이스 부재와,
    상기 베이스 부재의 표면을 덮는 탄화규소층
    을 구비하는 것인 반도체 장치의 제조 방법.
  5. 제2항 내지 제4항 중 어느 한 항에 있어서, 상기 웨이퍼는, 상기 한쪽 주면과는 반대측 주면인 다른쪽 주면이 상기 희생 승화체에 접촉하도록, 상기 희생 승화체 상에 적재된 상태에서 가열되는 것인 반도체 장치의 제조 방법.
  6. 제2항 내지 제4항 중 어느 한 항에 있어서, 상기 웨이퍼는 상기 한쪽 주면을 따라 상기 희생 승화체가 배치된 상태에서 가열되는 것인 반도체 장치의 제조 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 웨이퍼를 열처리하는 공정에서는 상기 웨이퍼가 1600℃ 이상의 온도 범위에서 가열되는 것인 반도체 장치의 제조 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 웨이퍼를 열처리하는 공정에서는, 상기 웨이퍼의 상기 한쪽 주면 상에 그 한쪽 주면을 덮는 캡층이 형성된 상태에서 상기 웨이퍼가 가열되는 것인 반도체 장치의 제조 방법.
  9. 제8항에 있어서, 상기 캡층은 탄소를 주성분으로 하고 나머지는 불순물로 이루어져 있는 것인 반도체 장치의 제조 방법.
  10. 제8항에 있어서, 상기 캡층은 규소를 주성분으로 하고 나머지는 불순물로 이루어져 있는 것인 반도체 장치의 제조 방법.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서, 상기 웨이퍼를 준비하는 공정보다 후에 그리고 상기 웨이퍼를 열처리하는 공정보다 전에, 상기 웨이퍼에 이온 주입을 실시하는 공정을 더 포함하고,
    상기 이온 주입을 실시하는 공정에서는, 상기 웨이퍼가 300℃ 이상으로 가열된 상태에서 상기 이온 주입이 실시되는 것인 반도체 장치의 제조 방법.
  12. 제1항 내지 제11항 중 어느 한 항에 기재된 반도체 장치의 제조 방법으로 제조된 반도체 장치.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009231341A (ja) * 2008-03-19 2009-10-08 Ulvac Japan Ltd アニール装置、ＳｉＣ半導体基板の熱処理方法
JP2010034481A (ja) * 2008-07-31 2010-02-12 Sumitomo Electric Ind Ltd 半導体装置の製造方法および半導体装置
SG10201600407SA (en) 2009-02-20 2016-02-26 Semiconductor Energy Lab Semiconductor device and manufacturing method of the same
JP2011035257A (ja) * 2009-08-04 2011-02-17 Showa Denko Kk 炭化珪素半導体装置の製造方法
JP2011060901A (ja) * 2009-09-08 2011-03-24 Sumitomo Electric Ind Ltd 半導体装置および半導体装置の製造方法
US8735234B2 (en) * 2010-02-18 2014-05-27 Varian Semiconductor Equipment Associates, Inc. Self-aligned ion implantation for IBC solar cells
JP5564682B2 (ja) * 2010-04-28 2014-07-30 学校法人関西学院 半導体素子の製造方法
DE102010033943A1 (de) * 2010-08-11 2012-02-16 Osram Opto Semiconductors Gmbh Verfahren und Vorrichtung zum Heizen von Halbleitermaterial
KR101926687B1 (ko) * 2011-10-24 2018-12-07 엘지이노텍 주식회사 에피 웨이퍼 제조 장치, 에피 웨이퍼 제조 방법 및 에피 웨이퍼
DE102012003903A1 (de) * 2012-02-27 2013-08-29 Centrotherm Thermal Solutions Gmbh & Co. Kg Verfahren zur thermischen Behandlung von Siliziumcarbidsubstraten
JP2014007310A (ja) * 2012-06-26 2014-01-16 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
US9257283B2 (en) * 2012-08-06 2016-02-09 General Electric Company Device having reduced bias temperature instability (BTI)
JP6093154B2 (ja) * 2012-11-16 2017-03-08 東洋炭素株式会社 収容容器の製造方法
US10403509B2 (en) * 2014-04-04 2019-09-03 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Basal plane dislocation elimination in 4H—SiC by pulsed rapid thermal annealing
JP6395299B2 (ja) * 2014-09-11 2018-09-26 国立研究開発法人産業技術総合研究所 炭化珪素半導体素子及び炭化珪素半導体素子の製造方法
CN105470119B (zh) * 2015-11-19 2018-09-11 泰科天润半导体科技（北京）有限公司 一种碳化硅器件的正面欧姆接触的加工方法
JP6853621B2 (ja) 2016-03-17 2021-03-31 国立大学法人大阪大学 炭化珪素半導体装置の製造方法
US11189493B2 (en) * 2018-02-19 2021-11-30 Denso Corporation Silicon carbide semiconductor device and method for manufacturing the same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0715770A1 (en) 1993-09-03 1996-06-12 National Semiconductor Corporation Planar isolation method for use in fabrication of microelectronics
US5989340A (en) * 1995-11-14 1999-11-23 Siemens Aktiengesellschaft Process and device for sublimation growing of silicon carbide monocrystals
WO1997039477A1 (en) 1996-04-16 1997-10-23 Rutgers, The State University P-type silicon carbide formation by ion implantation and p-type silicon carbide
US5981900A (en) 1996-06-03 1999-11-09 The United States Of America As Represented By The Secretary Of The Army Method of annealing silicon carbide for activation of ion-implanted dopants
DE19633183A1 (de) * 1996-08-17 1998-02-19 Daimler Benz Ag Halbleiterbauelement mit durch Ionenimplantation eingebrachten Fremdatomen und Verfahren zu dessen Herstellung
JP3550967B2 (ja) * 1997-09-11 2004-08-04 富士電機ホールディングス株式会社 炭化けい素基板の熱処理方法
JP3972450B2 (ja) * 1998-03-20 2007-09-05 株式会社デンソー 炭化珪素半導体装置の製造方法
FR2801723B1 (fr) 1999-11-25 2003-09-05 Commissariat Energie Atomique Couche de silicium tres sensible a l'oxygene et procede d'obtention de cette couche
JP3741283B2 (ja) * 2003-03-10 2006-02-01 学校法人関西学院 熱処理装置及びそれを用いた熱処理方法
JP4666200B2 (ja) * 2004-06-09 2011-04-06 パナソニック株式会社 ＳｉＣ半導体装置の製造方法
JP2006339396A (ja) * 2005-06-02 2006-12-14 Kwansei Gakuin イオン注入アニール方法、半導体素子の製造方法、及び半導体素子
JP4961805B2 (ja) * 2006-04-03 2012-06-27 株式会社デンソー 炭化珪素半導体装置の製造方法
JP2008166729A (ja) 2006-12-08 2008-07-17 Canon Anelva Corp 基板加熱処理装置及び半導体製造方法

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