JP2019145693A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2019145693A
JP2019145693A JP2018029318A JP2018029318A JP2019145693A JP 2019145693 A JP2019145693 A JP 2019145693A JP 2018029318 A JP2018029318 A JP 2018029318A JP 2018029318 A JP2018029318 A JP 2018029318A JP 2019145693 A JP2019145693 A JP 2019145693A
Authority
JP
Japan
Prior art keywords
heat treatment
insulating layer
layer
gate insulating
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018029318A
Other languages
English (en)
Other versions
JP6732821B2 (ja
Inventor
清水　達雄
Tatsuo Shimizu
達雄 清水
西田　靖孝
Yasutaka Nishida
靖孝 西田
健矢 米原
Kenya Yonehara
健矢 米原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2018029318A priority Critical patent/JP6732821B2/ja
Priority to US16/105,376 priority patent/US10497572B2/en
Publication of JP2019145693A publication Critical patent/JP2019145693A/ja
Application granted granted Critical
Publication of JP6732821B2 publication Critical patent/JP6732821B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28264—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being a III-V compound
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/469—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After-treatment of these layers
    • H01L21/471—Inorganic layers
    • H01L21/473—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66431—Unipolar field-effect transistors with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Thin Film Transistor (AREA)

Abstract

【課題】閾値電圧の変動を抑制可能な半導体装置の製造方法を提供する。【解決手段】実施形態の半導体装置の製造方法は、窒化物半導体層に接する第１の面と、第１の面と反対側の第２の面とを有し、酸化物及び酸窒化物の少なくともいずれか一方を含む絶縁層を形成し、絶縁層に第１の面の側が第２の面の側に対して正となる電圧を印加した状態で、温度が６００℃以上１１００℃以下の第１の熱処理を行う。【選択図】図６

Description

本発明の実施形態は、半導体装置の製造方法に関する。
スイッチング電源回路やインバータ回路などの回路には、トランジスタやダイオードなどの半導体素子が用いられる。これらの半導体素子には高耐圧・低オン抵抗が求められる。そして、耐圧とオン抵抗の関係には、素子材料で決まるトレードオフ関係がある。
技術開発の進歩により、半導体素子は、主たる素子材料であるシリコンの限界近くまで低オン抵抗が実現されている。耐圧を更に向上させたり、オン抵抗を更に低減させたりするには、素子材料の変更が必要である。窒化ガリウムや窒化アルミニウムガリウムなどの窒化物半導体を半導体素子の素子材料として用いることで、素子材料で決まるトレードオフ関係を改善できる。このため、半導体素子の飛躍的な高耐圧化や低オン抵抗化が可能である。
しかし、窒化物半導体を用いたＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のトランジスタでは、ゲート絶縁層中に含まれる電荷により、閾値電圧の変動が生じるという問題がある。
本発明が解決しようとする課題は、閾値電圧の変動を抑制可能な半導体装置の製造方法を提供することにある。
実施形態の半導体装置の製造方法は、窒化物半導体層に接する第１の面と、前記第１の面と反対側の第２の面とを有し、酸化物及び酸窒化物の少なくともいずれか一方を含む絶縁層を形成し、前記絶縁層に前記第１の面の側が前記第２の面の側に対して正となる電圧を印加した状態で、温度が６００℃以上１１００℃以下の第１の熱処理を行う。
第１の実施形態の半導体装置の製造方法で製造される半導体装置の模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の作用及び効果の説明図。 第２の実施形態の半導体装置の製造方法を示す模式断面図。 第２の実施形態の半導体装置の製造方法を示す模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
本明細書中、「窒化物半導体層」は「ＧａＮ系半導体」を含む。「ＧａＮ系半導体」とは、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化インジウム（ＩｎＮ）及びそれらの中間組成を備える半導体の総称である。
本明細書中、「アンドープ」とは、不純物濃度が１×１０１５ｃｍ−３以下であることを意味する。
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
（第１の実施形態）
第１の実施形態の半導体装置の製造方法は、窒化物半導体層に接する第１の面と、第１の面と反対側の第２の面とを有し、酸化物及び酸窒化物の少なくともいずれか一方を含む絶縁層を形成し、絶縁層に第１の面の側が第２の面の側に対して正となる電圧を印加した状態で、温度が６００℃以上１１００℃以下の第１の熱処理を行う。さらに、第１の熱処理を行う前に第２の面に接する導電層を形成する。また、第１の熱処理を行った後に、絶縁層に第１の面の側が第２の面の側に対して負となる電圧を印加した状態で第２の熱処理を行う。
図１は、第１の実施形態の半導体装置の製造方法で製造される半導体装置の模式断面図である。半導体装置は、ＧａＮ系半導体を用いたＭＩＳ構造のＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）１００である。ＨＥＭＴ１００は、ゲート電極がトレンチ（リセス）内に設けられるゲート・リセス構造を備える。
ＨＥＭＴ１００は、基板１０、バッファ層１２、チャネル層１４（窒化物半導体層）、バリア層１５（窒化物半導体層）、ゲート絶縁層１６（絶縁層）、ゲート電極１８、ソース電極２０、ドレイン電極２２、層間絶縁層３０、トレンチ４０を備える。
トレンチ４０の底部はチャネル層１４内に位置する。ゲート絶縁層１６及びゲート電極１８は、トレンチ４０内に形成される。トレンチ４０の底部がチャネル層１４内に位置することにより、ゲート電極１８の下の２次元電子ガスが消滅する。したがって、ノーマリーオフ動作の実現が可能となる。
基板１０は、例えば、シリコン（Ｓｉ）で形成される。シリコン以外にも、例えば、サファイア（Ａｌ２Ｏ３）や炭化珪素（ＳｉＣ）を適用することも可能である。
基板１０上に、バッファ層１２が設けられる。バッファ層１２は、基板１０とチャネル層１４との間の格子不整合を緩和する機能を備える。バッファ層１２は、例えば、窒化アルミニウムガリウム（ＡｌＷＧａ１−ＷＮ（０＜Ｗ≦１））の多層構造で形成される。
チャネル層１４は、バッファ層１２上に設けられる。チャネル層１４は電子走行層とも称される。チャネル層１４は、ガリウム（Ｇａ）を含む。チャネル層１４は、例えば、アンドープのＡｌＸＧａ１−ＸＮ（０≦Ｘ＜１）である。より具体的には、例えば、アンドープの窒化ガリウム（ＧａＮ）である。チャネル層１４の膜厚は、例えば、０．１μｍ以上１０μｍ以下である。
バリア層１５は、チャネル層１４上に設けられる。バリア層１５は電子供給層とも称される。バリア層１５のバンドギャップは、チャネル層１４のバンドギャップよりも大きい。バリア層１５は、ガリウム（Ｇａ）を含む。バリア層１５は、例えば、アンドープの窒化アルミウムガリウム（ＡｌＹＧａ１−ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ））である。より具体的には、例えば、アンドープのＡｌ０．２５Ｇａ０．７５Ｎである。バリア層１５の膜厚は、例えば、１０ｎｍ以上１００ｎｍ以下である。
チャネル層１４とバリア層１５との間は、ヘテロ接合界面となる。ヘテロ接合界面に２次元電子ガス（２ＤＥＧ）が形成されＨＥＭＴ１００のキャリアとなる。
ソース電極２０は、チャネル層１４及びバリア層１５の上に設けられる。ソース電極２０は、チャネル層１４及びバリア層１５に電気的に接続される。
ソース電極２０は、例えば、金属電極である。ソース電極２０は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ソース電極２０と、バリア層１５との間はオーミックコンタクトであることが望ましい。
ドレイン電極２２は、チャネル層１４及びバリア層１５の上に設けられる。ドレイン電極２２は、チャネル層１４及びバリア層１５に電気的に接続される。
ドレイン電極２２は、例えば、金属電極である。ドレイン電極２２は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ドレイン電極２２と、バリア層１５との間はオーミックコンタクトであることが望ましい。
ソース電極２０とドレイン電極２２との距離は、例えば、５μｍ以上３０μｍ以下である。
なお、ソース電極２０及びドレイン電極２２は、チャネル層１４に接する構造とすることも可能である。
ゲート電極１８の少なくとも一部は、トレンチ４０内に形成される。ゲート電極１８は、バリア層１５の上に設けられる。ゲート電極１８は、ソース電極２０とドレイン電極２２の間に設けられる。
ゲート電極１８は、例えば、導電性不純物を含む多結晶シリコンである。また、ゲート電極１８は、例えば、金属である。ゲート電極１８は、例えば、窒化チタン（ＴｉＮ）である。
ゲート絶縁層１６の少なくとも一部は、トレンチ４０内に形成される。ゲート絶縁層１６は、チャネル層１４とゲート電極１８との間に位置する。
ゲート絶縁層１６は、チャネル層１４及びバリア層１５に接する第１の面と、第１の面の反対側の第２の面とを有する。ゲート電極１８は、第２の面に接する。
ゲート絶縁層１６は、ゲート電極１８とドレイン電極２２との間のバリア層１５上にも形成される。ゲート絶縁層１６は、ゲート電極１８とソース電極２０との間のバリア層１５上にも形成される。
ゲート絶縁層１６は、酸化物及び酸窒化物の少なくともいずれか一方を含む。酸化物は例えば、酸化シリコン又は酸化アルミニウムである。酸窒化物は酸窒化シリコン又は酸窒化アルミニウムである。
ゲート絶縁層１６の厚さは、例えば、２０ｎｍ以上１００ｎｍ以下である。ゲート絶縁層１６の酸化シリコン膜換算膜厚（ＥＯＴ：Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ）は、例えば、２０ｎｍ以上４０ｎｍ以下である。
次に、第１の実施形態の半導体装置の製造方法について説明する。図２、図３、図４、図５、図６、図７、図８は、第１の実施形態の半導体装置の製造方法を示す模式断面図である。
最初に、基板１０、例えば、シリコン基板を準備する。次に、例えば、シリコン基板上にエピタキシャル成長により、バッファ層１２となる窒化アルミニウムガリウムの多層構造を形成する。例えば、有機金属気相成長（ＭＯＣＶＤ）法によりバッファ層１２を成長させる。
次に、バッファ層１２上に、チャネル層１４（窒化物半導体層）となるアンドープの窒化ガリウム、バリア層１５（窒化物半導体層）となるアンドープの窒化アルミニウムガリウムをエピタキシャル成長により形成する（図２）。例えば、ＭＯＣＶＤ法により、チャネル層１４、バリア層１５を成長させる。チャネル層１４及びバリア層１５は、ガリウム（Ｇａ）を含む。
次に、バリア層１５を貫通し、チャネル層１４に達するトレンチ４０を形成する（図３）。トレンチ４０は、例えば、反応性イオンエッチング法により形成する。図示はしないが、トレンチ４０を形成する前に、例えば、マスク材として窒化シリコン膜を形成する。マスク材を剥離せずに、残したままプロセスを進めても良い。この場合、バリア層１５の上には、窒化シリコン膜とゲート絶縁膜１６の積層膜が形成される。バリア層１５の表面の保護の観点からは、窒化シリコン膜を残すことが好ましい。
次に、チャネル層１４及びバリア層１５の上に、ゲート絶縁層１６（絶縁層）を形成する（図４）。ゲート絶縁層１６は、チャネル層１４及びバリア層１５に接する第１の面と、第１の面の反対側の第２の面とを有する。
ゲート絶縁層１６は、酸化物及び酸窒化物の少なくともいずれか一方を含む。酸化物は例えば、酸化シリコン又は酸化アルミニウムである。酸窒化物は、例えば、酸窒化シリコン又は酸窒化アルミニウムである。
ゲート絶縁層１６は、例えば、ＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法）により形成する。
次に、ゲート絶縁層１６の第２の面に接する導電層１１８を形成する（図５）。導電層１１８は、例えば、導電性不純物を含む多結晶シリコンである。また、導電層１１８は、例えば、金属である。導電層１１８は、例えば、窒化チタン（ＴｉＮ）である。
次に、第１の熱処理を行う（図６）。第１の熱処理によりゲート絶縁層１６のデンシファイを行う。第１の熱処理によりゲート絶縁層１６の中の正の電荷を除去する。正の電荷は、例えば、水素イオン、又は、ガリウムイオンである。
第１の熱処理は、６００℃以上１１００℃以下である。第１の熱処理は、例えば、非酸化性雰囲気で行われる。第１の熱処理は、例えば、窒素雰囲気、アルゴン雰囲気、ヘリウム雰囲気等の不活性ガス雰囲気で行われる。第１の熱処理の時間は、例えば、５分以上６０分以下である。
第１の熱処理は、ゲート絶縁層１６に電圧を印加した状態で行う。ゲート絶縁層１６の第１の面の側が第２の面の側に対して正となる電圧を印加する。例えば、基板１０と導電層１１８に電極を接触させてゲート絶縁層１６に電圧を印加する。基板１０が導電層１１８に対して正となる電圧を印加する。
第１の熱処理の際のゲート絶縁層１６の中の電界強度は、例えば、２ＭＶ／ｃｍ以上１０ＭＶ／ｃｍ以下である。
次に、第２の熱処理を行う（図７）。第２の熱処理によりゲート絶縁層１６の中の負の電荷を除去する。負の電荷は、例えば、フッ素イオン、又は、窒素イオンである。
第２の熱処理の温度は、例えば、第１の熱処理よりも低い。第２の熱処理の温度は４００℃以上１０００℃以下である。
第２の熱処理は、例えば、非酸化性雰囲気で行われる。第２の熱処理は、例えば、窒素雰囲気、アルゴン雰囲気、ヘリウム雰囲気等の不活性ガス雰囲気で行われる。第２の熱処理の時間は、例えば、５分以上６０分以下である。
第２の熱処理は、ゲート絶縁層１６に電圧を印加した状態で行う。ゲート絶縁層１６の第１の面の側が第２の面の側に対して負となる電圧を印加する。例えば、基板１０と導電層１１８に電極を接触させてゲート絶縁層１６に電圧を印加する。基板１０が導電層１１８に対して負となる電圧を印加する。
第２の熱処理の際のゲート絶縁層１６の中の電界強度は、例えば、２ＭＶ／ｃｍ以上１０ＭＶ／ｃｍ以下である。
次に、導電層１１８をパターニングしゲート電極１８を形成する（図８）。導電層１１８のパターニングは、例えば、リソグラフィ法及び反応性イオンエッチング法を用いて行われる。
次に、公知の方法により、ソース電極２０、ドレイン電極２２、及び、層間絶縁層３０を形成する。
以上の製造方法により、図１に示すＨＥＭＴ１００が形成される。
以下、第１の実施形態の半導体装置の製造方法の作用及び効果について説明する。以下、ゲート絶縁層１６が酸化シリコンである場合を例に説明する。
窒化物半導体を用いたＭＩＳ構造のトランジスタでは、ゲート絶縁層中に含まれる電荷により、閾値電圧の変動が生じるという問題がある。第１の実施形態によれば、ゲート絶縁層に電圧を印加して熱処理を行うことにより、ゲート絶縁層中に含まれる電荷の量を低減させる。したがって、閾値電圧の変動を抑制可能なＭＩＳ構造のトランジスタが実現される。以下、詳述する。
トランジスタの閾値電圧の変動は、ゲート絶縁層中に含まれる電荷が、トランジスタの動作中にゲート電極に印加されるゲート電圧によって移動ことで生ずると考えられる。あるいは、トランジスタの閾値電圧の変動は、ゲート絶縁層中に含まれる電荷が、熱拡散により移動することで生ずると考えられる。したがって、閾値電圧の変動を抑制するためには、ゲート絶縁層中に含まれる電荷の量を低減させることが望まれる。
ゲート絶縁層中に含まれる電荷は、例えば、イオン化したガリウム（Ｇａ）、窒素（Ｎ）、水素（Ｈ）、又は、フッ素（Ｆ）である。ガリウム（Ｇａ）や窒素（Ｎ）は、例えば、ゲート絶縁層の下の窒化物半導体層に由来する。水素（Ｈ）は、例えば、ゲート絶縁層の形成時の原料ガスに由来する。フッ素（Ｆ）は、例えば、プロセス装置の反応室の部材に由来する。
ガリウム（Ｇａ）や窒素（Ｎ）は、ゲート絶縁層を形成した後の熱処理中に窒化物半導体層から拡散することにより、ゲート絶縁層に含まれると考えられる。ゲート絶縁層は、膜質を向上させる観点から比較的高温でのデンシファイを行うことが好ましい。しかしながら、高温でのデンシファイを行うと、窒化物半導体層からガリウム（Ｇａ）や窒素（Ｎ）が離脱して、ゲート絶縁層の中に拡散するため、閾値電圧の変動が生じやすくなる。
図９は、第１の実施形態の半導体装置の製造方法の作用及び効果の説明図である。図９（ａ）は酸化シリコンのバンドギャップ中のガリウム（Ｇａ）の準位（ｅｎｅｒｇｙ ｌｅｖｅｌ）を示す図である。図９（ｂ）は酸化シリコンのバンドギャップ中の水素（Ｈ）の準位（ｅｎｅｒｇｙ ｌｅｖｅｌ）を示す図である。図９（ｃ）は酸化シリコンのバンドギャップ中のフッ素（Ｆ）の準位（ｅｎｅｒｇｙ ｌｅｖｅｌ）を示す図である。図９（ｄ）は酸化シリコンのバンドギャップ中の窒素（Ｎ）の準位（ｅｎｅｒｇｙ ｌｅｖｅｌ）を示す図である。図９は、発明者による第１原理計算の結果に基づいている。
図９（ａ）に示すように酸化シリコンの中のガリウム（Ｇａ）は、酸化シリコンの伝導帯下端近傍に準位を形成する。ガリウム（Ｇａ）は電子を放出することにより、正のイオンとなる。また、ガリウム（Ｇａ）は、酸化シリコンの格子間に位置することでエネルギー的に安定となる。したがって、ガリウム（Ｇａ）の酸化シリコン中の拡散は比較的早い。
図９（ｂ）に示すように酸化シリコンの中の水素（Ｈ）は、酸化シリコンの伝導帯下端近傍に準位を形成する。水素（Ｈ）は電子を放出することにより、正のイオンとなる。また、水素（Ｈ）は、酸化シリコンの格子間に位置することでエネルギー的に安定となる。したがって、水素（Ｈ）の酸化シリコンの拡散は比較的早い。
図９（ｃ）に示すように酸化シリコンの中のフッ素（Ｆ）は、酸化シリコンの価電子帯上端近傍に準位を形成する。フッ素（Ｆ）は電子を受け取ることにより、負のイオンとなる。また、フッ素（Ｆ）は、酸化シリコンの格子間に位置することでエネルギー的に安定となる。フッ素（Ｆ）の酸化シリコンの拡散は、例えば、格子間に位置し正のイオンとなる水素（Ｈ）と比べると遅い。これは、酸化シリコンの中のフッ素（Ｆ）が負のイオンであるため、大きな電子雲を備えるからである。
図９（ｄ）に示すように酸化シリコンの中の窒素（Ｎ）は、酸化シリコンの価電子帯上端近傍に準位を形成する。窒素（Ｎ）は電子を受け取ることにより、負のイオンとなる。また、窒素（Ｎ）は、酸化シリコンの格子点に位置することでエネルギー的に安定となる。このため、窒素（Ｎ）の酸化シリコンの中の拡散は比較的遅い。
上述のように、ガリウム（Ｇａ）や窒素（Ｎ）は窒化物半導体層に由来する。発明者による第１原理計算の結果、窒化ガリウム中のガリウム空孔の生成エネルギーは、窒化ガリウム中の窒素空孔の生成エネルギーよりも極めて高いことが明らかになった。窒化ガリウム中のガリウム空孔の生成エネルギーは８．４ｅＶであり、窒化ガリウム中の窒素空孔の生成エネルギーは３．２ｅＶである。
したがって、窒化ガリウム中から単純にガリウムが離脱しガリウム空孔が生じることは、起こりにくいと考えられる。ガリウム空孔では電子が３個足りなくなる。このため、窒素空孔が３個生じ、ガリウムのダングリングボンドが形成されるとガリウム空孔が安定となると考えられる。すなわち、窒素空孔が生じることによりガリウム空孔が形成されやすくなる。
したがって、窒素空孔の発生を抑制すれば、ガリウム空孔が形成されにくくなる。言い換えれば、窒化物半導体層中からの窒素（Ｎ）の離脱を抑制すれば、窒化物半導体層中からのガリウム（Ｇａ）の離脱が抑制される。
第１の実施形態の半導体装置の製造方法では、ゲート絶縁層１６の形成後に、ゲート絶縁層１６に電圧を印加した状態で第１の熱処理を行う。ゲート絶縁層１６の第１の面の側が第２の面の側に対して正となる電圧を印加する。このため、酸化シリコンの中で負のイオンとなる窒素（Ｎ）の、ゲート絶縁層１６の第１の面のから第２の面へ向かう方向の移動が抑制される。したがって、窒化物半導体層中からの窒素（Ｎ）の離脱が抑制される。よって、窒化物半導体層中からのガリウム（Ｇａ）の離脱も抑制される。
第１の熱処理中の窒素（Ｎ）及びガリウム（Ｇａ）の窒化物半導体層中からの離脱が抑制されるため、第１の熱処理を高温にしてもＨＥＭＴ１００の閾値変動が抑制できる。したがって、ゲート絶縁層１６の高温でのデンシファイが可能となる。
また、第１の熱処理では、酸化シリコンの中で正のイオンとなる元素、例えば、水素（Ｈ）はゲート絶縁層１６の第１の面のから第２の面へ向かう方向に移動しやすくなる。したがって、酸化シリコンの内部の正のイオンは、ゲート絶縁層１６の内部から除去される。よって、ＨＥＭＴ１００の閾値変動が抑制できる。
第１の熱処理の温度は６００℃以上１１００℃以下であり、８００℃以上１０５０℃以下であることが好ましい。上記範囲を下回るとゲート絶縁層１６のデンシファイ効果が十分に得られないおそれがある。また、上記範囲を上回ると、窒化物半導体層中からの窒素（Ｎ）の離脱が生じるおそれがある。
第１の熱処理の温度は、ゲート絶縁層１６やゲート電極１８の耐熱性を考慮して決定することが好ましい。例えば、ゲート絶縁層１６が酸化アルミニウムである場合は、酸化アルミニウムの結晶化を抑制する観点から、第１の熱処理の温度は８００℃未満であることが好ましい。また、例えば、ゲート電極１８が窒化チタンである場合には、第１の熱処理の温度は７００℃以下であることが好ましい。
第１の熱処理は、ゲート電極１８や窒化物半導体層の酸化を抑制する観点から、非酸化性雰囲気で行われることが好ましい。すなわち、第１の熱処理は、酸素を意図的に含有させない雰囲気で行うことが好ましい。例えば、第１の熱処理は、窒素雰囲気、アルゴン雰囲気、ヘリウム雰囲気等の不活性ガス雰囲気で行われる。
第１の熱処理の時間は、５分以上６０分以下であることが好ましい。上記範囲を下回るとゲート絶縁層１６のデンシファイ効果が十分に得られないおそれがある。また、上記範囲を上回ると、ＨＥＭＴ１００の製造時間が長くなり製造コストが高くなるおそれがある。
第１の熱処理の際のゲート絶縁層１６の中の電界強度は、２ＭＶ／ｃｍ以上１０ＭＶ／ｃｍ以下であることが好ましく、４ＭＶ／ｃｍ以上８ＭＶ／ｃｍ以下であることがより好ましい。上記範囲を下回ると、窒化物半導体層中からの窒素（Ｎ）の離脱の抑制効果、ゲート絶縁層１６の内部からの正のイオンの除去効果が十分に得られないおそれがある。上記範囲を上回ると、ゲート絶縁層１６の信頼性が低下するおそれがある。
第１の実施形態の半導体装置の製造方法では、第１の熱処理後に、更に第２の熱処理を行う。第２の熱処理は、ゲート絶縁層１６に電圧を印加した状態で行う。ゲート絶縁層１６の第１の面の側が第２の面の側に対して負となる電圧を印加する。
第２の熱処理では、酸化シリコンの中で負のイオンとなる元素、例えば、フッ素（Ｆ）や窒素（Ｎ）はゲート絶縁層１６の第１の面のから第２の面へ向かう方向に移動しやすくなる。したがって、酸化シリコンの内部の負のイオンは、ゲート絶縁層１６の内部から除去される。よって、ＨＥＭＴ１００の閾値変動が抑制できる。
第２の熱処理を行う時点では、第１の熱処理によりゲート絶縁層１６はデンシファイされている。したがって、ゲート絶縁層１６中の酸素の格子点に窒化物半導体層中から離脱した窒素（Ｎ）が入ることは困難である。よって、ゲート絶縁層１６の内部から窒素（Ｎ）が除去されたとしても、窒化物半導体層中からの窒素（Ｎ）の離脱は生じにくい。
第２の熱処理の温度は、窒化物半導体層中からの窒素（Ｎ）の離脱を抑制する観点から、第１の熱処理よりも低いことが好ましい。第２の熱処理の温度は４００℃以上１０００℃以下であることが好ましい。上記範囲を下回るとゲート絶縁層１６の中の負のイオンの除去効果が十分に得られないおそれがある。また、上記範囲を上回ると、窒化物半導体層中からの窒素（Ｎ）の離脱が生じるおそれがある。
第２の熱処理は、ゲート電極１８や窒化物半導体層の酸化を抑制する観点から、非酸化性雰囲気で行われることが好ましい。例えば、窒素雰囲気、アルゴン雰囲気、ヘリウム雰囲気等の不活性ガス雰囲気で行われることが好ましい。
第２の熱処理の時間は、５分以上６０分以下であることが好ましい。上記範囲を下回るとゲート絶縁層１６の中の負のイオンの除去効果が十分に得られないおそれがある。上記範囲を上回ると、ＨＥＭＴ１００の製造時間が長くなり製造コストが高くなるおそれがある。
第２の熱処理の際のゲート絶縁層１６の中の電界強度は、２ＭＶ／ｃｍ以上１０ＭＶ／ｃｍ以下であることが好ましく、４ＭＶ／ｃｍ以上８ＭＶ／ｃｍ以下であることがより好ましい。上記範囲を下回ると、ゲート絶縁層１６の内部からの負のイオンの除去効果が十分に得られないおそれがある。上記範囲を上回ると、ゲート絶縁層１６の信頼性が低下するおそれがある。
以上、第１の実施形態の製造方法によれば、ゲート絶縁層１６中に含まれる電荷の量を低減させることが可能である。したがって、閾値電圧の変動を抑制可能なＭＩＳ構造のトランジスタが実現される。
（第２の実施形態）
第２の実施形態の半導体装置の製造方法は、第２の面に接する導電層を形成する前に、第１の熱処理を行う点で第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図１０、図１１は、第２の実施形態の半導体装置の製造方法を示す模式断面図である。
第１の実施形態同様、チャネル層１４及びバリア層１５の上に、ゲート絶縁層１６（絶縁層）を形成する。ゲート絶縁層１６は、チャネル層１４（窒化物半導体層）及びバリア層１５（窒化物半導体層）に接する第１の面と、第１の面の反対側の第２の面とを有する。
次に、第１の熱処理を行う（図１０）。第１の熱処理によりゲート絶縁層１６のデンシファイを行う。第１の熱処理によりゲート絶縁層１６の中の正の電荷を除去する。正の電荷は、例えば、水素イオン、又は、ガリウムイオンである。
第１の熱処理は、６００℃以上１１００℃以下である。第１の熱処理は、例えば、非酸化性雰囲気で行われる。第１の熱処理は、例えば、窒素雰囲気、アルゴン雰囲気、ヘリウム雰囲気等の不活性ガス雰囲気で行われる。第１の熱処理の時間は、例えば、５分以上６０分以下である。
第１の熱処理は、ゲート絶縁層１６に電圧を印加した状態で行う。ゲート絶縁層１６の第１の面の側が第２の面の側に対して正となる電圧を印加する。例えば、基板１０とゲート絶縁層１６に電極を接触させてゲート絶縁層１６に電圧を印加する。
第１の熱処理の際のゲート絶縁層１６の中の電界強度は、例えば、２ＭＶ／ｃｍ以上１０ＭＶ／ｃｍ以下である。
次に、第２の熱処理を行う（図１１）。第２の熱処理によりゲート絶縁層１６の中の負の電荷を除去する。負の電荷は、例えば、フッ素イオン、又は、窒素イオンである。
第２の熱処理の温度は、例えば、第１の熱処理よりも低い。第２の熱処理の温度は４００℃以上１０００℃以下である。
第２の熱処理は、例えば、非酸化性雰囲気で行われる。第２の熱処理は、例えば、窒素雰囲気、アルゴン雰囲気、ヘリウム雰囲気等の不活性ガス雰囲気で行われる。第２の熱処理の時間は、例えば、５分以上６０分以下である。
第２の熱処理は、ゲート絶縁層１６に電圧を印加した状態で行う。ゲート絶縁層１６の第１の面の側が第２の面の側に対して負となる電圧を印加する。例えば、基板１０とゲート絶縁層１６に電極を接触させてゲート絶縁層１６に電圧を印加する
第２の熱処理の際のゲート絶縁層１６の中の電界強度は、例えば、２ＭＶ／ｃｍ以上１０ＭＶ／ｃｍ以下である。
次に、ゲート絶縁層１６の第２の面に接する導電層１１８を形成する。導電層１１８は、例えば、導電性不純物を含む多結晶シリコンである。また、導電層１１８、例えば、金属である。導電層１１８は、例えば、窒化チタン（ＴｉＮ）である。
次に、導電層１１８をパターニングしゲート電極１８を形成する。導電層１１８のパターニングは、例えば、リソグラフィ法及びドライエッチング法を用いて行われる。
次に、公知の方法により、ソース電極２０、ドレイン電極２２、及び、層間絶縁層３０を形成する。
以上、第２の実施形態の製造方法によれば、第１の実施形態と同様、ゲート絶縁層１６中に含まれる電荷の量を低減させることが可能となる。したがって、閾値電圧の変動を抑制可能なＭＩＳ構造のトランジスタが実現される。さらに、第２の面に接する導電層を形成する前に、第１の熱処理を行う。このため、導電層の材料によって、第１の熱処理及び第２の熱処理のプロセス条件、特に温度が制限されることがない。
第１及び第２の実施形態では、窒化物半導体としてガリウム（Ｇａ）を含む窒化ガリウムや窒化アルミニウムガリウムを例に説明したが、例えば、インジウム（Ｉｎ）を含有する窒化インジウムガリウム、窒化インジウムアルミニウムガリウムを適用することも可能である。また、Ｇａを含まない、窒化アルミニウム、窒化インジウム、窒化インジウムアルミニウムを適用することも可能である。また、これらの積層構造も可能である。
また、第１及び第２の実施形態では、バリア層１５として、アンドープの窒化アルミニウムガリウムを例に説明したが、ｎ型の窒化アルミニウムガリウムを適用することも可能である。
また、第１及び第２の実施形態では、トレンチ４０の底部がチャネル層１４内に位置する場合を例に説明したが、トレンチ４０の底部がバリア層１５内に位置する構造とすることも可能である。更にトレンチ底部に、窒化アルミニウムガリウムや窒化アルミニウムなどを再度成長させた構造とすることも可能である。
また、第１及び第２の実施形態ではゲート・リセス構造を有するＨＥＭＴを例に説明したが、ゲート・リセス構造を備えないプレーナゲート構造のＨＥＭＴに本発明を適用することも可能である。
また、第１ないし第２の実施形態では、キャリアに２次元電子ガスを用いるＨＥＭＴを例に説明したが、２次元電子ガスを用いない通常のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に本発明を適用することも可能である。
また、第１ないし第２の実施形態では、ゲート絶縁層１６が酸化シリコンである場合を主に説明したが、ゲート絶縁層１６が酸化シリコンである場合に限られず、例えば、酸化アルミニウム、酸窒化シリコン、酸窒化アルミニウム等の酸化物及び酸窒化物の少なくともいずれか一方を含む場合には、本発明を適用することも可能である。ゲート絶縁膜１６は、例えば、窒化物を含んでいても良い。例えば、窒化シリコン、又は、窒化アルミニウムである。また、ゲート絶縁膜１６は、チャネル層１４に接する部分と、バリア層１５に接する部分とで、異なった積層膜が適用されてもよい。
また、第１ないし第２の実施形態では絶縁層に電圧を印加させる方法として、電極を接触させる場合を例に説明したが、絶縁層に電圧を印加させる方法はこの方法に限定されることはない。例えば、第２の実施形態において、ゲート絶縁層１６の上部の空間にプラズマを発生させ、正電荷又は負電荷を誘起することでゲート絶縁層１６に電圧を印加することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１４ チャネル層（窒化物半導体層）
１５ バリア層（窒化物半導体層）
１６ ゲート絶縁層（絶縁層）
１００ ＨＥＭＴ（半導体装置）
１１８ 導電層

Claims (11)

  1. 窒化物半導体層に接する第１の面と、前記第１の面と反対側の第２の面とを有し、酸化物及び酸窒化物の少なくともいずれか一方を含む絶縁層を形成し、
    前記絶縁層に前記第１の面の側が前記第２の面の側に対して正となる電圧を印加した状態で、温度が６００℃以上１１００℃以下の第１の熱処理を行う半導体装置の製造方法。
  2. 前記第１の熱処理を行う前に前記第２の面に接する導電層を形成する請求項１記載の半導体装置の製造方法。
  3. 前記酸化物は酸化シリコン又は酸化アルミニウムであり、前記酸窒化物は酸窒化シリコン又は酸窒化アルミニウムである請求項１又は請求項２記載の半導体装置の製造方法。
  4. 前記第１の熱処理は非酸化性雰囲気で行われる請求項１ないし請求項３いずれか一項記載の半導体装置の製造方法。
  5. 前記第１の熱処理を行う際の前記絶縁層の中の電界強度は、２ＭＶ／ｃｍ以上１０ＭＶ／ｃｍ以下である請求項１ないし請求項４いずれか一項記載の半導体装置の製造方法。
  6. 前記第１の熱処理の温度は８００℃以上である請求項１ないし請求項５いずれか一項記載の半導体装置の製造方法。
  7. 前記第１の熱処理の時間は５分以上６０分以下である請求項１ないし請求項６いずれか一項記載の半導体装置の製造方法。
  8. 前記窒化物半導体層はガリウムを含む請求項１ないし請求項７いずれか一項記載の半導体装置の製造方法。
  9. 前記第１の熱処理を行った後に、前記絶縁層に前記第１の面の側が前記第２の面の側に対して負となる電圧を印加した状態で第２の熱処理を行う請求項１ないし請求項８いずれか一項記載の半導体装置の製造方法。
  10. 前記第２の熱処理の温度は、前記第１の熱処理よりも低い請求項９記載の半導体装置の製造方法。
  11. 前記第２の熱処理の温度は４００℃以上１０００℃以下である請求項９又は請求項１０記載の半導体装置の製造方法。

JP2018029318A 2018-02-22 2018-02-22 半導体装置の製造方法 Active JP6732821B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2018029318A JP6732821B2 (ja) 2018-02-22 2018-02-22 半導体装置の製造方法
US16/105,376 US10497572B2 (en) 2018-02-22 2018-08-20 Method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018029318A JP6732821B2 (ja) 2018-02-22 2018-02-22 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2019145693A true JP2019145693A (ja) 2019-08-29
JP6732821B2 JP6732821B2 (ja) 2020-07-29

Family

ID=67617006

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018029318A Active JP6732821B2 (ja) 2018-02-22 2018-02-22 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US10497572B2 (ja)
JP (1) JP6732821B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021161509A1 (ja) * 2020-02-14 2021-08-19 トヨタ自動車株式会社 窒化物半導体装置の製造方法
JP2021184431A (ja) * 2020-05-22 2021-12-02 豊田合成株式会社 半導体装置の製造方法
DE112020001179T5 (de) 2019-03-13 2022-03-17 Honda Motor Co., Ltd. Elektrisches Kupplungssystem

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57115823A (en) 1981-01-12 1982-07-19 Agency Of Ind Science & Technol Manufacture of amorphous semiconductor film
JP2003218352A (ja) 2002-01-28 2003-07-31 Fujitsu Ltd 絶縁ゲート型半導体装置の製造方法
US8785933B2 (en) * 2011-03-04 2014-07-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6659488B2 (ja) 2016-07-22 2020-03-04 株式会社東芝 半導体装置、電源回路、コンピュータ、及び半導体装置の製造方法
JP6736513B2 (ja) * 2017-04-24 2020-08-05 株式会社東芝 半導体装置、電源回路、及び、コンピュータ

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112020001179T5 (de) 2019-03-13 2022-03-17 Honda Motor Co., Ltd. Elektrisches Kupplungssystem
DE112020001179B4 (de) 2019-03-13 2024-04-25 Honda Motor Co., Ltd. Clutch-by-Wire-System
WO2021161509A1 (ja) * 2020-02-14 2021-08-19 トヨタ自動車株式会社 窒化物半導体装置の製造方法
JP2021184431A (ja) * 2020-05-22 2021-12-02 豊田合成株式会社 半導体装置の製造方法
JP7276247B2 (ja) 2020-05-22 2023-05-18 豊田合成株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
US20190259620A1 (en) 2019-08-22
JP6732821B2 (ja) 2020-07-29
US10497572B2 (en) 2019-12-03

Similar Documents

Publication Publication Date Title
JP6813466B2 (ja) 半導体装置、電源回路、コンピュータ、及び、半導体装置の製造方法
JP6767411B2 (ja) 半導体装置、電源回路、及び、コンピュータ
US8766276B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP6567468B2 (ja) 半導体装置、電源回路、及び、コンピュータ
JP6591169B2 (ja) 半導体装置及びその製造方法
JP6444789B2 (ja) 半導体装置及びその製造方法
JP5566670B2 (ja) ＧａＮ系電界効果トランジスタ
JP2008010803A (ja) 窒化物半導体電界効果トランジスタ
US9905432B2 (en) Semiconductor device, method for manufacturing the same and power converter
US11362174B2 (en) Method of manufacturing semiconductor device and semiconductor device
JP6762977B2 (ja) 半導体装置、半導体装置の製造方法、電源回路、及び、コンピュータ
JP6848020B2 (ja) 半導体装置、電源回路、及び、コンピュータ
JP2018022870A (ja) 半導体装置、電源回路、及び、コンピュータ
US10497572B2 (en) Method for manufacturing semiconductor device
JP2018014456A (ja) 半導体装置、電源回路、コンピュータ、及び半導体装置の製造方法
JP2018186127A (ja) 半導体装置、電源回路、及び、コンピュータ
JP2006286698A (ja) 電子デバイス及び電力変換装置
JP6485299B2 (ja) 半導体装置およびその製造方法ならびに電力変換装置
US10535744B2 (en) Semiconductor device, power supply circuit, and computer
JP2021009989A (ja) 窒化物半導体装置
JP6930010B2 (ja) 半導体装置、電源回路、及び、コンピュータ
KR101375685B1 (ko) 질화물 반도체 소자 및 그 제조 방법
JP2011210781A (ja) 縦型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴおよびその製造方法
JP2011044457A (ja) 半導体装置、半導体装置の製造方法
JP5275773B2 (ja) 電界効果トランジスタ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190808

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200519

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200609

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200708

R151 Written notification of patent or utility model registration

Ref document number: 6732821

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151