JP6813466B2 - 半導体装置、電源回路、コンピュータ、及び、半導体装置の製造方法 - Google Patents

半導体装置、電源回路、コンピュータ、及び、半導体装置の製造方法 Download PDF

Info

Publication number
JP6813466B2
JP6813466B2 JP2017214619A JP2017214619A JP6813466B2 JP 6813466 B2 JP6813466 B2 JP 6813466B2 JP 2017214619 A JP2017214619 A JP 2017214619A JP 2017214619 A JP2017214619 A JP 2017214619A JP 6813466 B2 JP6813466 B2 JP 6813466B2
Authority
JP
Japan
Prior art keywords
oxide layer
layer
aluminum oxide
nitride semiconductor
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017214619A
Other languages
English (en)
Other versions
JP2018117114A (ja
Inventor
清水 達雄
達雄 清水
尚史 齋藤
尚史 齋藤
浩志 大野
浩志 大野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of JP2018117114A publication Critical patent/JP2018117114A/ja
Application granted granted Critical
Publication of JP6813466B2 publication Critical patent/JP6813466B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/408Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066Gate region of field-effect devices with PN junction gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003Nitride compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402Field plates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402Field plates
    • H01L29/404Multiple field plate structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356Disposition, e.g. buried gate electrode
    • H01L29/4236Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/511Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/517Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66446Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/778Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/778Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/778Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7788Vertical transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明の実施形態は、半導体装置、電源回路、コンピュータ、及び、半導体装置の製造方法に関する。
スイッチング電源回路やインバータ回路などの回路には、スイッチング素子やダイオードなどの半導体素子が用いられる。これらの半導体素子には高耐圧・低オン抵抗が求められる。そして、耐圧とオン抵抗の関係には、素子材料で決まるトレードオフ関係がある。
技術開発の進歩により、半導体素子は、主な素子材料であるシリコンの限界近くまで低オン抵抗が実現されている。耐圧を更に向上させたり、オン抵抗を更に低減させたりするには、素子材料の変更が必要である。GaNやAlGaNなどのGaN系半導体をスイッチング素子材料として用いることで、材料で決まるトレードオフ関係を改善でき、飛躍的な高耐圧化や低オン抵抗化が可能である。
しかし、例えば、GaN系半導体を用いたスイッチング素子では、高いドレイン電圧を印加した際に、オン抵抗が増大する「電流コラプス」という問題がある。
特開2011−198837号公報
本発明が解決しようとする課題は、電流コラプスの抑制が可能な半導体装置、電源回路、コンピュータ、及び、半導体装置の製造方法を提供することにある。
本発明の一態様の半導体装置は、ガリウム(Ga)を含む第1の窒化物半導体層と、前記第1の窒化物半導体層の上に設けられ、前記第1の窒化物半導体層よりもバンドギャップが大きく、ガリウム(Ga)を含む第2の窒化物半導体層と、前記第1の窒化物半導体層の上に設けられ、前記第1の窒化物半導体層に電気的に接続された第1の電極と、前記第1の窒化物半導体層の上に設けられ、前記第1の窒化物半導体層に電気的に接続された第2の電極と、前記第1の窒化物半導体層の上に、前記第1の電極と前記第2の電極との間に設けられたゲート電極と、前記第2の窒化物半導体層の上に設けられ、前記第2の電極との間の第1の距離が、前記第2の電極と前記ゲート電極との間の第2の距離よりも小さく、前記第1の電極又は前記ゲート電極に電気的に接続された導電層と、少なくとも一部が前記ゲート電極と前記第2の電極との間に設けられ、前記第2の窒化物半導体層と前記導電層との間に設けられた第1の酸化アルミニウム層と、少なくとも一部が前記第1の酸化アルミニウム層と前記導電層との間に設けられた酸化シリコン層と、少なくとも一部が前記酸化シリコン層と前記導電層との間に設けられた第2の酸化アルミニウム層と、を備え、前記第1の酸化アルミニウム層が、ボロン(B)、ガリウム(Ga)、スカンジウム(Sc)、イットリウム(Y)、ランタノイド(La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)、マグネシウム(Mg)、カルシウム(Ca)、ストロンチウム(Sr)、バリウム(Ba)、及び、窒素(N)の群の少なくとも一つの第1の元素を含み、前記第2の酸化アルミニウム層が、ボロン(B)、ガリウム(Ga)、スカンジウム(Sc)、イットリウム(Y)、ランタノイド(La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)、マグネシウム(Mg)、カルシウム(Ca)、ストロンチウム(Sr)、バリウム(Ba)、及び、窒素(N)の群の少なくとも一つの第2の元素を含む
第1の実施形態の半導体装置の模式断面図。 第1の実施形態の製造途中の半導体装置の模式断面図。 第1の実施形態の製造途中の半導体装置の模式断面図。 第1の実施形態の製造途中の半導体装置の模式断面図。 第1の実施形態の製造途中の半導体装置の模式断面図。 第1の実施形態の製造途中の半導体装置の模式断面図。 第1の実施形態の製造途中の半導体装置の模式断面図。 第1の実施形態の半導体装置の作用及び効果の説明図。 第1の実施形態の半導体装置の作用及び効果の説明図。 第1の実施形態の半導体装置の作用及び効果の説明図。 第2の実施形態の半導体装置の模式断面図。 第2の実施形態の製造途中の半導体装置の模式断面図。 第2の実施形態の製造途中の半導体装置の模式断面図。 第2の実施形態の製造途中の半導体装置の模式断面図。 第2の実施形態の製造途中の半導体装置の模式断面図。 第2の実施形態の製造途中の半導体装置の模式断面図。 第2の実施形態の半導体装置の作用及び効果の説明図。 第3の実施形態の半導体装置の模式断面図。 第3の実施形態の半導体装置の作用及び効果の説明図。 第3の実施形態の半導体装置の作用及び効果の説明図。 第3の実施形態の半導体装置の作用及び効果の説明図。 第4の実施形態の半導体装置の模式断面図。 第4の実施形態の半導体装置の作用及び効果の説明図。 第5の実施形態の半導体装置の模式断面図。 第6の実施形態の半導体装置の模式断面図。 第7の実施形態の半導体装置の模式断面図。 第8の実施形態の半導体装置の模式断面図。 第9の実施形態の半導体装置の模式断面図。 第10の実施形態の半導体装置の模式断面図。 第11の実施形態の半導体装置の模式断面図。 第12の実施形態の半導体装置の模式断面図。 第13の実施形態のコンピュータの模式図。
本明細書中、同一又は類似する部材については、同一の符号を付し、重複する説明を省略する場合がある。
本明細書中、「GaN系半導体」とは、窒化ガリウム(GaN)、窒化アルミニウム(AlN)、窒化インジウム(InN)及びそれらの中間組成を備える半導体の総称である。
本明細書中、「アンドープ」とは、不純物濃度が1×1015cm−3以下であることを意味する。
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
(第1の実施形態)
本実施形態の半導体装置は、ガリウム(Ga)を含む第1の窒化物半導体層と、第1の窒化物半導体層上に設けられ、第1の窒化物半導体層よりもバンドギャップが大きく、ガリウム(Ga)を含む第2の窒化物半導体層と、第1の窒化物半導体層の上に設けられ、第1の窒化物半導体層に電気的に接続された第1の電極と、第1の窒化物半導体層の上に設けられ、第1の窒化物半導体層に電気的に接続された第2の電極と、第1の窒化物半導体層の上に、第1の電極と第2の電極との間に設けられたゲート電極と、第2の窒化物半導体層上に設けられ、第2の電極との間の第1の距離が、第2の電極とゲート電極との間の第2の距離よりも小さい導電層と、少なくとも一部がゲート電極と第2の電極との間に設けられ、第2の窒化物半導体層と導電層との間に設けられた第1の酸化アルミニウム層と、少なくとも一部が第1の酸化アルミニウム層と導電層との間に設けられた酸化シリコン層と、少なくとも一部が酸化シリコン層と導電層との間に設けられた第2の酸化アルミニウム層と、を備える。
図1は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、GaN系半導体を用いたHEMT(High Electron Mobility Transistor)である。
本実施形態のHEMTは、図1に示すように、基板10、バッファ層12、チャネル層14(第1の窒化物半導体層)、バリア層16(第2の窒化物半導体層)、ソース電極18(第1の電極)、ドレイン電極20(第2の電極)、p型層22、ゲート電極24、ソースフィールドプレート26(導電層)、第1の酸化アルミニウム層28、酸化シリコン層30、第2の酸化アルミニウム層32、保護膜34を備える。
基板10は、例えば、シリコン(Si)で形成される。シリコン以外にも、例えば、サファイア(Al)や炭化珪素(SiC)を適用することも可能である。
基板10上に、バッファ層12が設けられる。バッファ層12は、基板10とチャネル層14との間の格子不整合を緩和する機能を備える。バッファ層12は、例えば、窒化アルミニウムガリウム(AlGa1−WN(0<W<1))の多層構造で形成される。
バッファ層12の膜厚を厚くすることで縦方向のみならず、横方向の耐圧を向上させることができる。例えば、バッファ層12として、AlN(0.2μm)/Al0.7Ga0.3N(0.5μm)/Al0.5Ga0.5N(0.5μm)/Al0.3Ga0.7N(1.0μm)/Al0.1Ga0.9N(1.0μm)という積層構造を適用することが考えられる。バッファ層12は、歪を緩和しつつ、バンドギャップができる限り大きくなるように構成されている。
チャネル層14は、バッファ層12上に設けられる。チャネル層14は電子走行層とも称される。チャネル層14は、ガリウム(Ga)を含む。チャネル層14は、例えば、アンドープのAlGa1−XN(0≦X<1)である。より具体的には、例えば、アンドープのGaNである。チャネル層14の膜厚は、例えば、0.1μm以上10μm以下である。
例えば、チャネル層14として炭素濃度に特徴のある分布を有する積層構造を適用することが考えられる。例えば、基板10側に炭素濃度が高い薄膜があり、その上に炭素濃度の低い薄膜がある構造である。具体的には、GaN(0.6μm:炭素濃度1×1018cm−3以上5×1019cm−3以下、典型的には1×1019cm−3)/GaN(0.6μm:炭素濃度1×1016cm−3以上5×1017cm−3以下、典型的には4×1016cm−3)/GaN(0.5μm:炭素濃度1×1015cm−3以上5×1016cm−3以下、典型的には5×1015cm−3)などが例である。この構造では、炭素を使った電荷トラップを上手く使うことでリーク特性が向上する。さらに、炭素濃度の低い層と炭素濃度の高い層との間で、n型とp型の接合が形成され、リーク特性が向上する。
バリア層16は、チャネル層14上に設けられる。バリア層16は電子供給層とも称される。バリア層16のバンドギャップは、チャネル層14のバンドギャップよりも大きい。バリア層16は、ガリウム(Ga)を含む。バリア層16は、例えば、アンドープのAlGa1−YN(0<Y≦1、X<Y)である。より具体的には、例えば、アンドープのAl0.25Ga0.75Nである。バリア層16の膜厚は、例えば、10nm以上100nm以下である。
チャネル層14とバリア層16との間は、ヘテロ接合界面となる。ヘテロ接合界面に2次元電子ガス(2DEG)が形成されHEMTのキャリアとなる。
ソース電極18は、チャネル層14及びバリア層16の上に設けられる。ソース電極18は、チャネル層14及びバリア層16に電気的に接続される。
ソース電極18は、例えば、金属電極である。ソース電極18は、例えば、チタン(Ti)とアルミニウム(Al)の積層構造である。ソース電極18と、バリア層16との間はオーミックコンタクトであることが望ましい。
ドレイン電極20は、チャネル層14及びバリア層16の上に設けられる。ドレイン電極20は、チャネル層14及びバリア層16に電気的に接続される。
ドレイン電極20は、例えば、金属電極である。ドレイン電極20は、例えば、チタン(Ti)とアルミニウム(Al)の積層構造である。ドレイン電極20と、バリア層16との間はオーミックコンタクトであることが望ましい。
ソース電極18とドレイン電極20との距離は、例えば、5μm以上30μm以下である。
p型層22は、チャネル層14及びバリア層16の上に設けられる。p型層22は、バリア層16に接する。p型層22は、ソース電極18とドレイン電極20の間に設けられる。p型層22は、例えば、単結晶のp型のGaNである。
p型層22は、HEMTの閾値電圧を高くする機能を備える。
ゲート電極24は、チャネル層14及びバリア層16の上に設けられる。ゲート電極24は、ソース電極18とドレイン電極20の間に設けられる。ゲート電極24は、p型層22上に設けられる。ゲート電極24は、p型層22に接する。
ゲート電極24は、例えば、金属電極である。ゲート電極24は、例えば、窒化チタン(TiN)である。
ソースフィールドプレート26は、バリア層16の上に設けられる。ドレイン電極20とソースフィールドプレート26との間の水平方向の第1の距離(図1中の“d1”)は、ドレイン電極20とゲート電極24との間の水平方向の第2の距離(図1中の“d2”)よりも小さい。言い換えれば、ソースフィールドプレート26のドレイン電極20側の端部は、ゲート電極24とドレイン電極20との間に位置する。
ソースフィールドプレート26は、ソース電極18に物理的及び電気的に接続される。ソースフィールドプレート26は、高いドレイン電圧を印加した際の電界を緩和し、電流コラプスを抑制する機能を備える。
ソースフィールドプレート26は、例えば、金属電極である。ソースフィールドプレート26は、例えば、窒化チタン(TiN)である。
第1の酸化アルミニウム層28は、ゲート電極24とドレイン電極20との間に設けられる。第1の酸化アルミニウム層28は、ソース電極18とゲート電極24との間に設けられる。第1の酸化アルミニウム層28は、バリア層16とソースフィールドプレート26との間に設けられる。第1の酸化アルミニウム層28は、バリア層16の上に、バリア層16に接して設けられる。
第1の酸化アルミニウム層28は、酸化アルミニウムを主成分とする。第1の酸化アルミニウム層28は、酸化アルミニウム以外の成分を含んでいても構わない。第1の酸化アルミニウム層28は、例えば、非晶質である。第1の酸化アルミニウム層28の膜厚は、例えば、1nm以上10nm以下である。
酸化シリコン層30は、ゲート電極24とドレイン電極20との間に設けられる。酸化シリコン層30は、ソース電極18とゲート電極24との間に設けられる。酸化シリコン層30は、第1の酸化アルミニウム層28とソースフィールドプレート26との間に設けられる。酸化シリコン層30は、第1の酸化アルミニウム層28の上に、第1の酸化アルミニウム層28に接して設けられる。
酸化シリコン層30は、酸化シリコンを主成分とする。酸化シリコン層30は、酸化シリコン以外の成分を含んでいても構わない。酸化シリコン層30は、例えば、非晶質である。酸化シリコン層30の膜厚は、例えば、10nm以上30nm以下である。
第2の酸化アルミニウム層32は、ゲート電極24とドレイン電極20との間に設けられる。第2の酸化アルミニウム層32は、ソース電極18とゲート電極24との間に設けられる。第2の酸化アルミニウム層32は、酸化シリコン層30とソースフィールドプレート26との間に設けられる。第2の酸化アルミニウム層32は、酸化シリコン層30の上に、酸化シリコン層30に接して設けられる。
第2の酸化アルミニウム層32は、酸化アルミニウムを主成分とする。第2の酸化アルミニウム層32は、酸化アルミニウム以外の成分を含んでいても構わない。第2の酸化アルミニウム層32は、例えば、非晶質である。第2の酸化アルミニウム層32の膜厚は、例えば、1nm以上10nm以下である。
保護膜34は、ゲート電極24とソースフィールドプレート26との間、及び、第2の酸化アルミニウム層32とソースフィールドプレート26との間に設けられる。保護膜34は、絶縁膜である。保護膜34は、例えば、酸化シリコン、酸窒化シリコン、又は、窒化シリコンである。
なお、各層中の元素の種類及び濃度は、例えば、SIMS(Secondary Ion Mass Spectrometry)により測定することが可能である。
次に、本実施形態の半導体装置の製造方法の一例について説明する。図2〜図7は、本実施形態の製造途中の半導体装置の模式断面図である。
本実施形態の半導体装置の製造方法は、ガリウム(Ga)を含む窒化物半導体層上に、第1の酸化アルミニウム層を形成し、第1の酸化アルミニウム層上に酸化シリコン層を形成し、酸化シリコン層上に第2の酸化アルミニウム層を形成し、第2の酸化アルミニウム層上に導電層を形成する。
まず、基板10、例えば、シリコン基板を準備する。次に、例えば、シリコン基板上にエピタキシャル成長により、バッファ層12となる窒化アルミニウムガリウムの多層構造を形成する。例えば、有機金属気相成長(MOCVD)法によりバッファ層12を成長させる。
次に、バッファ層12上に、チャネル層14となるアンドープのGaN、バリア層16となるアンドープのAl0.25Ga0.75Nをエピタキシャル成長により形成する。例えば、MOCVD法により、チャネル層14、バリア層16を成長させる。
次に、バリア層16上に、第1の酸化アルミニウム層28を形成する(図2)。第1の酸化アルミニウム層28は、例えば、ALD(Atomic Layer Deposition)法により形成する。第1の酸化アルミニウム層28の膜厚は、例えば、2nmである。
次に、第1の酸化アルミニウム層28上に酸化シリコン層30を形成する(図3)。酸化シリコン層30は、例えば、ALD法により形成する。酸化シリコン層30の膜厚は、例えば、15nmである。
次に、酸化シリコン層30上に、第2の酸化アルミニウム層32を形成する(図4)。第2の酸化アルミニウム層32は、例えば、ALD法により形成する。第2の酸化アルミニウム層32の膜厚は、例えば、2nmである。
その後、非酸化性雰囲気で熱処理を行う。例えば、窒素雰囲気で熱処理を行う。熱処理の温度は、例えば、700℃以上1100℃以下である。熱処理により、第1の酸化アルミニウム層28、酸化シリコン層30、及び、第2の酸化アルミニウム層32のデンシファイが行われる。
次に、第1の酸化アルミニウム層28、酸化シリコン層30、及び、第2の酸化アルミニウム層32の所定の領域に開口部49を形成し、バリア層16を露出させる(図5)。開口部49の形成は、例えば、リソグラフィー法と反応性イオンエッチング法により行われる。
次に、開口部49にp型層22を形成する(図6)。例えば、p型層22となるp型GaNを、選択エピタキシャル成長により形成する。例えば、MOCVD法により、p型層22を成長させる。
次に、公知の方法により、ソース電極18、ドレイン電極20、及び、ゲート電極24を形成する(図7)。その後、公知の方法により、保護膜34及びソースフィールドプレート26が形成される。
以上の製造方法により、図1に示すHEMTが製造される。
次に、本実施形態の半導体装置の作用及び効果について説明する。
本実施形態のHEMTは、Gaを含むバリア層16とソースフィールドプレート26との間に、第1の酸化アルミニウム層28と第2の酸化アルミニウム層32とに挟まれた酸化シリコン層30を備える。上記構成により、高いドレイン電圧を印加した際に、オン抵抗が増大する電流コラプスを抑制することが可能となる。以下、詳述する。
酸化シリコンは、絶縁体の中でも電子に対する障壁が高く、半導体デバイスの絶縁層への応用に適している。GaN系半導体のHEMTの絶縁層としても、酸化シリコンは有用である。
しかし、Gaを含むGaN系半導体の直上に酸化シリコン層を形成する場合、GaN系半導体からガリウムが酸化シリコン層中に拡散する。酸化シリコン層中のガリウムは、トラップ準位を形成し、電流コラプスの原因となり得る。また、酸化シリコン層中のガリウムは、可動イオンとなり閾値電圧の変動を引き起こす。したがって、HEMTの信頼性が低下する。
本実施形態のHEMTは、ガリウムを含むバリア層16と酸化シリコン層30との間に設けられた第1の酸化アルミニウム層28が、ガリウムの拡散バリアとして機能する。したがって、酸化シリコン層30中のガリウム量を低減することができる。よって、HEMTの電流コラプスを抑制することが可能となる。また、HEMTの信頼性が向上する。
しかし、酸化シリコン層30中のガリウム量を低減することができたとしても、例えば、バリア層16と第1の酸化アルミニウム層28との界面に存在する界面準位に電子がトラップされることに起因する電流コラプスの抑制は十分とはいえない。高いドレイン電圧を印加した際には、ソースフィールドプレート26やゲート電極24からバリア層16に向かう電子が界面準位にトラップされるため問題となる。このため、ソースフィールドプレート26やゲート電極24から注入される電子に対する障壁を高くすることが望まれる。
図8は、本実施形態の半導体装置の作用及び効果の説明図である。第2の酸化アルミニウム層32が無い場合のエネルギーバンド図を示している。すなわち、バリア層16(図8中の“AlGaN”に対応)、第1の酸化アルミニウム層28(図8中の“AlO”に対応)、酸化シリコン層30(図8中の“SiO”に対応)、ソースフィールドプレート26(図8中の“FP”に対応)のエネルギーバンド図を示している。図8では、保護膜34は省略している。また、ソースフィールドプレート26が金属である場合を仮定している。
第1の酸化アルミニウム層28と酸化シリコン層30の積層構造を形成する際、一定量のアルミニウムが第1の酸化アルミニウム層28から酸化シリコン層30中に拡散する。また、一定量のシリコンが酸化シリコン層30から第1の酸化アルミニウム層28中に拡散する。酸化シリコン層30中のアルミニウムと第1の酸化アルミニウム層28中のシリコンとが相互作用し、固定ダイポールを形成する。形成される固定ダイポールは、図8に示すように、第1の酸化アルミニウム層28側が正、酸化シリコン層30側が負となる。
第1の酸化アルミニウム層28と酸化シリコン層30の間に、上記固定ダイポールが形成されることにより、酸化シリコン層30の伝導帯下端とバリア層16の伝導帯下端のエネルギー差(図8中の“Ea”)が、固定ダイポールが無い場合と比較して大きくなる。このため、バリア層16からソースフィールドプレート26に向かう電子に対する障壁は高くなる。一方、ソースフィールドプレート26からバリア層16に向かう電子に対する障壁は、酸化シリコン層30の伝導帯下端とソースフィールドプレート26のフェルミレベル(図8中の“E”)とのエネルギー差(図8中の“Ex”)に依存する。
図9は、本実施形態の半導体装置の作用及び効果の説明図である。第2の酸化アルミニウム層32が存在する本実施形態のHEMTの場合のエネルギーバンド図を示している。すなわち、バリア層16(図9中の“AlGaN”に対応)、第1の酸化アルミニウム層28(図9中の“AlO1”に対応)、酸化シリコン層30(図9中の“SiO”に対応)、第2の酸化アルミニウム層32(図9中の“AlO2”に対応)、ソースフィールドプレート26(図9中の“FP”に対応)のエネルギーバンド図を示している。図9では、保護膜34は省略している。また、ソースフィールドプレート26が金属である場合を仮定している。
本実施形態のHEMTの場合、酸化シリコン層30と第2の酸化アルミニウム層32の積層構造を形成する際、一定量のアルミニウムが第2の酸化アルミニウム層32から酸化シリコン層30中に拡散する。また、一定量のシリコンが酸化シリコン層30から第2の酸化アルミニウム層32中に拡散する。酸化シリコン層30中のアルミニウムと第2の酸化アルミニウム層32中のシリコンとが相互作用し、固定ダイポールを形成する。形成される固定ダイポールは、図9に示すように、第2の酸化アルミニウム層32側が正、酸化シリコン層30側が負となる。
以下、説明を簡便にするために、第1の酸化アルミニウム層28と酸化シリコン層30との間に形成される固定ダイポールを第1の固定ダイポールと称し、酸化シリコン層30と第2の酸化アルミニウム層32との間に形成される固定ダイポールを第2の固定ダイポールと称する。
本実施形態のHEMTでは、酸化シリコン層30と第2の酸化アルミニウム層32との間に、第2の固定ダイポールが形成されることにより、酸化シリコン層30の伝導帯下端とソースフィールドプレート26のフェルミレベル(図9中の“E”)とのエネルギー差(図9中の“Ey”)は、第2の固定ダイポールが無い場合(図9中の“Ex”)と比較して大きくなる。このため、ソースフィールドプレート26からバリア層16に向かう電子に対する障壁は高くなる。したがって、第2の固定ダイポールが無い場合と比較して、HEMTの電流コラプスを抑制することが可能となる。
なお、バリア層16とソースフィールドプレート26との間の電子に対する障壁は、双方向で高くなる。したがって、バリア層16とソースフィールドプレート26との間のリーク電流も抑制される。
また、ゲート電極24から酸化シリコン層30を介してバリア層16に向かう電子に対する障壁も高くなるため、ゲート電極24からの電子注入に起因する電流コラプスも抑制できる。
図10は、本実施形態の半導体装置の作用及び効果の説明図である。第1の酸化アルミニウム層28(図10“AlO1に対応”)、酸化シリコン層30(図10中の“SiO”に対応)、第2の酸化アルミニウム層32(図10中の“AlO2”に対応)中のシリコン及びアルミニウムの分布を示す模式図である。実線がシリコンの濃度分布、点線がアルミニウムの濃度分布を示す。
上述のように、一定量のアルミニウムが第1の酸化アルミニウム層28及び第2の酸化アルミニウム層32から酸化シリコン層30中に拡散する。また、一定量のシリコンが酸化シリコン層30から第1の酸化アルミニウム層28及び第2の酸化アルミニウム層32中に拡散する。なお、第1の酸化アルミニウム層28と酸化シリコン層30との境界、及び、酸化シリコン層30と第2の酸化アルミニウム層32との境界は、シリコンの濃度分布とアルミニウムの濃度分布の交わる位置と定義する。
図10に示すように、酸化シリコン層30の中の第2の酸化アルミニウム層32の側のアルミニウムの量(図10中の“Al2”)が酸化シリコン層30の中の第1の酸化アルミニウム層28の側のアルミニウムの量(図10中の“Al1”)よりも多いことが好ましい。また、第2の酸化アルミニウム層32(図10中の“Si2”)のシリコンの量が、第1の酸化アルミニウム層28中のシリコンの量(図10中の“Si1”)よりも多いことが好ましい。
上記構成により、第2の固定ダイポールの大きさが、第1の固定ダイポールの大きさよりも大きくなる。したがって、ソースフィールドプレート26及びゲート電極24からバリア層16に向かう電子に対する障壁が更に大きくなる。よって、更に電流コラプスが抑制できる。
第1の酸化アルミニウム層28、酸化シリコン層30、第2の酸化アルミニウム層32を形成する際の膜厚の調整、熱処理工程の調整により、図10に示すようなシリコン及びアルミニウムの濃度分布を形成することが可能である。
例えば、第2の酸化アルミニウム層32の厚さが、第1の酸化アルミニウム層28の厚さよりも厚いことが好ましい。第2の酸化アルミニウム層32の厚さを厚くすることで、酸化シリコン層30の中の第2の酸化アルミニウム層32の側のアルミニウムの量(図10中の“Al2”)を酸化シリコン層30の中の第1の酸化アルミニウム層28の側のアルミニウムの量(図10中の“Al1”)よりも多くすることができる。したがって、第2の固定ダイポールの大きさを、第1の固定ダイポールの大きさよりも大きくすることができる。よって、更に電流コラプスが抑制できる。
図10に示すように、酸化シリコン層30の中にアルミニウム濃度が1×1016cm−3以下の領域が存在することが好ましい。酸化シリコン層30の中のアルミニウムの濃度が高すぎると、アルミニウムがトラップ準位を形成し、HEMTの信頼性が低下するおそれがある。
以上、本実施形態のHEMTによれば、電流コラプスを抑制することが可能となる。
(第2の実施形態)
本実施形態の半導体装置は、第1の酸化アルミニウム層が、ボロン(B)、ガリウム(Ga)、スカンジウム(Sc)、イットリウム(Y)、ランタノイド(La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)、マグネシウム(Mg)、カルシウム(Ca)、ストロンチウム(Sr)、バリウム(Ba)、及び、窒素(N)の群の少なくとも一つの第1の元素を含み、第2の酸化アルミニウム層が、ボロン(B)、ガリウム(Ga)、スカンジウム(Sc)、イットリウム(Y)、ランタノイド(La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)、マグネシウム(Mg)、カルシウム(Ca)、ストロンチウム(Sr)、バリウム(Ba)、及び、窒素(N)の群の少なくとも一つの第2の元素を含む点で、第1の実施形態と異なっている。以下、第1の実施形態と重複する内容については記述を省略する。
図11は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、GaN系半導体を用いたHEMTである。
本実施形態のHEMTは、図11に示すように、基板10、バッファ層12、チャネル層14(第1の窒化物半導体層)、バリア層16(第2の窒化物半導体層)、ソース電極18(第1の電極)、ドレイン電極20(第2の電極)、p型層22、ゲート電極24、ソースフィールドプレート26(導電層)、第1の酸化アルミニウム層29、酸化シリコン層30、第2の酸化アルミニウム層33、保護膜34を備える。
第1の酸化アルミニウム層29は、ゲート電極24とドレイン電極20との間に設けられる。第1の酸化アルミニウム層29は、ソース電極18とゲート電極24との間に設けられる。第1の酸化アルミニウム層29は、バリア層16とソースフィールドプレート26との間に設けられる。第1の酸化アルミニウム層29は、バリア層16の上に、バリア層16に接して設けられる。
第1の酸化アルミニウム層29は、酸化アルミニウムを主成分とする。第1の酸化アルミニウム層29は、ボロン(B)、ガリウム(Ga)、スカンジウム(Sc)、イットリウム(Y)、ランタノイド(La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)、マグネシウム(Mg)、カルシウム(Ca)、ストロンチウム(Sr)、バリウム(Ba)、及び、窒素(N)の群の少なくとも一つの第1の元素を含む。第1の酸化アルミニウム層29の中の第1の元素の濃度は、例えば、アルミニウムの濃度の10%以上30%以下である。
第1の酸化アルミニウム層29は、例えば、非晶質である。第1の酸化アルミニウム層29の膜厚は、例えば、1nm以上10nm以下である。
酸化シリコン層30は、ゲート電極24とドレイン電極20との間に設けられる。酸化シリコン層30は、ソース電極18とゲート電極24との間に設けられる。酸化シリコン層30は、第1の酸化アルミニウム層28とソースフィールドプレート26との間に設けられる。酸化シリコン層30は、第1の酸化アルミニウム層29の上に、第1の酸化アルミニウム層29に接して設けられる。
酸化シリコン層30は、酸化シリコンを主成分とする。酸化シリコン層30は、酸化シリコン以外の成分を含んでいても構わない。酸化シリコン層30は、例えば、非晶質である。酸化シリコン層30の膜厚は、例えば、10nm以上30nm以下である。
第2の酸化アルミニウム層33は、ゲート電極24とドレイン電極20との間に設けられる。第2の酸化アルミニウム層33は、ソース電極18とゲート電極24との間に設けられる。第2の酸化アルミニウム層33は、酸化シリコン層30とソースフィールドプレート26との間に設けられる。第2の酸化アルミニウム層33は、酸化シリコン層30の上に、酸化シリコン層30に接して設けられる。
第2の酸化アルミニウム層33は、酸化アルミニウムを主成分とする。第2の酸化アルミニウム層33は、ボロン(B)、ガリウム(Ga)、スカンジウム(Sc)、イットリウム(Y)、ランタノイド(La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)、マグネシウム(Mg)、カルシウム(Ca)、ストロンチウム(Sr)、バリウム(Ba)、及び、窒素(N)の群の少なくとも一つの第2の元素を含む。第2の酸化アルミニウム層33の中の第2の元素の濃度は、例えば、アルミニウムの濃度の10%以上30%以下である。第2の酸化アルミニウム層33に含まれる第2の元素は、第1の酸化アルミニウム層29に含まれる第1の元素と同じであっても、異なっていても構わない。
第2の酸化アルミニウム層33は、例えば、非晶質である。第2の酸化アルミニウム層32の膜厚は、例えば、1nm以上10nm以下である。
なお、各層中の元素の種類及び濃度は、例えば、SIMSにより測定することが可能である。
次に、本実施形態の半導体装置の製造方法の一例について説明する。図12〜図16は、本実施形態の製造途中の半導体装置の模式断面図である。以下、第1の元素及び第2の元素がいずれも窒素である場合を例に説明する。
まず、基板10、例えば、シリコン基板を準備する。次に、例えば、シリコン基板上にエピタキシャル成長により、バッファ層12を成長させる。
次に、バッファ層12上に、チャネル層14、バリア層16を成長させる。
次に、バリア層16上に窒化アルミニウム膜29aと酸化アルミニウム膜29bを形成する(図12)。窒化アルミニウム膜29aと酸化アルミニウム膜29bは、例えば、ALD法により形成する。窒化アルミニウム膜29aの膜厚は、例えば、1nmである。酸化アルミニウム膜29bの膜厚は、例えば、1nmである。
次に、非酸化性雰囲気で第1の熱処理を行う。例えば、窒素雰囲気で第1の熱処理を行う。第1の熱処理の温度は、例えば、700℃以上1100℃以下である。第1の熱処理により、窒素を含む第1の酸化アルミニウム層29が形成される(図13)。また、第1の熱処理により、第1の酸化アルミニウム層29のデンシファイが行われる。
次に、第1の酸化アルミニウム層29上に酸化シリコン層30を形成する(図14)。酸化シリコン層30は、例えば、ALD法により形成する。酸化シリコン層30の膜厚は、例えば、15nmである。
次に、酸化シリコン層30上に、窒化アルミニウム膜33aと酸化アルミニウム膜33bを形成する(図15)。窒化アルミニウム膜33aと酸化アルミニウム膜33bは、例えば、ALD法により形成する。窒化アルミニウム膜33aの膜厚は、例えば、1nmである。酸化アルミニウム膜33bの膜厚は、例えば、1nmである。
次に、非酸化性雰囲気で第2の熱処理を行う。第2の熱処理の温度は、例えば、700℃以上1100℃以下である。第2の熱処理により、窒素を含む第2の酸化アルミニウム層33が形成される(図16)。また、第2の熱処理により、酸化シリコン層30及び第2の酸化アルミニウム層33のデンシファイが行われる。
その後、第1の実施形態の製造方法と同様の方法により、p型層22、ソース電極18、ドレイン電極20、ゲート電極24、保護膜34及びソースフィールドプレート26を形成する。
以上の製造方法により、図11に示すHEMTが製造される。
次に、本実施形態の半導体装置の作用及び効果について説明する。
第1の酸化アルミニウム層29が熱処理により結晶化すると、電荷がトラップされやすく、電流コラプスが生じやすくなる。例えば、酸化アルミニウムは800℃以上の熱処理により結晶化が促進される。第2の酸化アルミニウム層33が結晶化した場合も、同様の問題が生ずる。
本実施形態のHEMTでは、第1の酸化アルミニウム層29に第1の元素を不純物として添加することにより、第1の酸化アルミニウム層29の結晶化を抑制することが可能となる。また、第2の酸化アルミニウム層33に第2の元素を不純物として添加することにより、第2の酸化アルミニウム層33の結晶化の抑制することが可能となる。よって、第1の実施形態よりも更に電流コラプスを抑制することが可能となる。
酸化アルミニウム中の酸素欠陥により、酸化アルミニウムの結晶化が促進されると考えられる。酸化アルミニウム中に不純物を添加することで、酸素欠陥の発生が抑制される、或いは、酸素欠陥の拡散が抑制されることで、酸化アルミニウムの結晶化が抑制できると考えられる。
第1の酸化アルミニウム層29の中の第1の元素の濃度が、アルミニウムの濃度の10%以上であることが、結晶化を抑制する観点から好ましい。第1の酸化アルミニウム層29の中の第1の元素の濃度は、アルミニウムの濃度の15%以上となる場合に更に効果が高いため、15%以上であることが更に好ましい。アルミニウムの濃度の30%を超えると、ΔEcやΔEvに影響が大きく出てくるため、30%を超えないことが好ましい。ΔEcやΔEvを低下させない観点からは、アルミニウムの濃度の25%以下が好ましく、20%以下がより好ましい。なお、ΔEcはバリア層16と第1の酸化アルミニウム層29との伝導帯下端のエネルギー差、ΔEvはバリア層16と第1の酸化アルミニウム層29との価電子帯上端のエネルギー差である。
また、第2の酸化アルミニウム層33の中の第2の元素の濃度が、アルミニウムの濃度の10%以上であることが、結晶化を抑制する観点から好ましい。第2の酸化アルミニウム層33の中の第2の元素の濃度は、アルミニウムの濃度の15%以上となる場合に更に効果が高いため、15%以上であることが更に好ましい。アルミニウムの濃度の30%を超えると、ΔEcやΔEvに影響が大きく出てくるため、30%を超えないことが好ましい。ΔEcやΔEvを低下させない観点からは、アルミニウムの濃度の25%以下が好ましく、20%以下がより好ましい。なお、ΔEcはバリア層16と第2の酸化アルミニウム層33との伝導帯下端のエネルギー差、ΔEvはバリア層16と第2の酸化アルミニウム層33との価電子帯上端のエネルギー差である。
図17は、本実施形態の半導体装置の作用及び効果の説明図である。本実施形態のHEMTのエネルギーバンド図を示している。すなわち、バリア層16(図17中の“AlGaN”に対応)、第1の酸化アルミニウム層29(図17中の“AlON1”に対応)、酸化シリコン層30(図17中の“SiO”に対応)、第2の酸化アルミニウム層33(図17中の“AlON2”に対応)、ソースフィールドプレート26(図17中の“FP”に対応)のエネルギーバンド図を示している。図17では、保護膜34は省略している。また、ソースフィールドプレート26が金属である場合を仮定している。
以下、説明を簡便にするために、第1の酸化アルミニウム層29と酸化シリコン層30との間に形成される固定ダイポールを第1の固定ダイポールと称し、酸化シリコン層30と第2の酸化アルミニウム層33との間に形成される固定ダイポールを第2の固定ダイポールと称する。
第1の実施形態のHEMTと同様に、第2の固定ダイポールが形成されることにより、酸化シリコン層30の伝導帯下端とソースフィールドプレート26のフェルミレベル(図17中の“E”)とのエネルギー差(図17中の“Ey”)は、第2の固定ダイポールが無い場合(図17中の“Ex”)と比較して大きくなる。このため、ソースフィールドプレート26からバリア層16に向かう電子に対する障壁は高くなる。したがって、第2の固定ダイポールが無い場合と比較して、HEMTの電流コラプスを抑制することが可能となる。
なお、バリア層16とソースフィールドプレート26との間の電子に対する障壁は、双方向で高くなる。したがって、バリア層16とソースフィールドプレート26との間のリーク電流も抑制される。
また、ゲート電極24から酸化シリコン層30介してバリア層16に向かう電子に対する障壁も高くなるため、ゲート電極24からの電子注入に起因する電流コラプスも抑制できる。
第1の実施形態同様、電流コラプスを更に抑制する観点から、酸化シリコン層30の中の第2の酸化アルミニウム層33の側のアルミニウムの量が酸化シリコン層30の中の第1の酸化アルミニウム層29の側のアルミニウムの量よりも多いことが好ましい。また、第2の酸化アルミニウム層33のシリコンの量が、第1の酸化アルミニウム層29中のシリコンの量よりも多いことが好ましい。
また、第1の実施形態同様、電流コラプスを更に抑制する観点から、第2の酸化アルミニウム層33の厚さが、第1の酸化アルミニウム層29の厚さよりも厚いことが好ましい。
2価の元素及び5価の元素は、酸化アルミニウム中でのアルミニウムの拡散を促進する。したがって、第2の固定ダイポールの大きさを大きくする観点から、第2の元素として、2価の元素であるマグネシウム(Mg)、カルシウム(Ca)、ストロンチウム(Sr)、バリウム(Ba)、5価の元素である窒素(N)を適用することが好ましい。5価の元素及び2価の元素は酸化アルミニウム中で、酸素欠損を形成することで酸素と3価の元素であるアルミニウムの結合を弱め、アルミニウムの拡散を促進すると考えられる。
5価の元素である窒素(N)を第2の元素として含むことで、酸化アルミニウム中に酸素欠損(Vo)が発生するメカニズムは以下の通りである。酸化アルミニウム中の6価(最外殻電子数が6個)の酸素と5価の(最外殻電子数が5個)窒素が置換すると、電子の数が1個足りなくなる。酸素欠損が発生すると、酸素がアルミニウム等の他の原子と結んでいたボンドが切れ2個の電子が余ることになる。このため、2個の窒素と1個の酸素欠損から成る構造(NVoN構造)を形成することで電子の数の辻褄が合い、系のエネルギーが安定となる。
HEMTの製造を容易にする観点から、第1の元素と第2の元素は同一の元素を適用することが望ましい。第1の元素及び第2の元素に同一の2価の元素又は5価の元素を適用する場合、第2の固定ダイポールの大きさを第1の固定ダイポールの大きさよりも大きくする観点から、第2の酸化アルミニウム層33の第2の元素の濃度が、第1の酸化アルミニウム層29の第1の元素の濃度よりも高いことが好ましい。
例えば、第1の元素及び第2の元素が窒素であり場合、第2の酸化アルミニウム層33の窒素濃度が、第1の酸化アルミニウム層29の窒素濃度よりも高いことが好ましい。第2の酸化アルミニウム層33の窒素濃度が高いことにより、アルミニウムの拡散が促進され、酸化シリコン層30の中の第2の酸化アルミニウム層33の側のアルミニウムの量が酸化シリコン層30の中の第1の酸化アルミニウム層29の側のアルミニウムの量よりも多くなる。したがって、第2の固定ダイポールの大きさが第1の固定ダイポールの大きさよりも大きくなる。
アルミニウムの拡散を抑制し、第1の酸化アルミニウム層29の側の第1の固定ダイポールを小さくする観点から、第1の元素として、3価の元素であるボロン(B)、ガリウム(Ga)、スカンジウム(Sc)、イットリウム(Y)、ランタノイド(La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)を適用することが好ましい。3価の元素は酸化アルミニウム中で、酸素欠損を形成しないためアルミニウムの拡散を抑制すると考えられる。
一方、3価の元素はその元素自身がシリコンとの間で固定ダイポールを形成する。したがって、固定ダイポールの大きさの調整には、3価の元素の量や熱処理の温度、時間の適正化が必要となる。
酸化シリコン層30の第1の元素の濃度が第1の酸化アルミニウム層29の第1の元素の濃度よりも低く、酸化シリコン層30の第2の元素の濃度が第2の酸化アルミニウム層33の少なくとも一つの第2の元素の濃度よりも低いことが好ましい。酸化シリコン層30の中の、第1の元素、又は、第2の元素がトラップ準位を形成し、HEMTの特性変動が生ずるおそれがあるからである。
本実施形態の製造方法では、第1の酸化アルミニウム層29の形成及びデンシファイのための第1の熱処理を、酸化シリコン層30及び第2の酸化アルミニウム層33の形成前に行う。したがって、第1の酸化アルミニウム層29からの酸化シリコン層30へのアルミニウムの拡散が抑制される。また、酸化シリコン層30から第1の酸化アルミニウム層29へのシリコンの拡散も抑制される。
一方、酸化シリコン層30と第2の酸化アルミニウム層33を積層した状態で第2の熱処理を行うため、第2の酸化アルミニウム層33から酸化シリコン層30へのアルミニウムの拡散が促進される。また、酸化シリコン層30から第2の酸化アルミニウム層33へのシリコンの拡散も促進される。
したがって、第1の固定ダイポールの大きさよりも第2の固定ダイポールの大きさを大きくすることができる。
第1の酸化アルミニウム層29が、マグネシウム(Mg)、カルシウム(Ca)、ストロンチウム(Sr)、バリウム(Ba)、及び、窒素(N)の群の少なくとも一つの第1の元素を含み、同時に、第1の酸化アルミニウム層29が、フッ素(F)、水素(H)、及び、重水素(D)の群の少なくとも一つの第3の元素を含むことが好ましい。さらに、第1の酸化アルミニウム層29中の任意の位置(第1の位置)での第1の元素の濃度が、第1の位置での第3の元素の濃度の80%以上120%以下であることが好ましい。
また、第2の酸化アルミニウム層33が、マグネシウム(Mg)、カルシウム(Ca)、ストロンチウム(Sr)、バリウム(Ba)、及び、窒素(N)の群の少なくとも一つの第2の元素を含み、同時に、第2の酸化アルミニウム層33が、フッ素(F)、水素(H)、及び、重水素(D)の群の少なくとも一つの第4の元素を含むことが好ましい。さらに、第2の酸化アルミニウム層33中の任意の位置(第2の位置)での第2の元素の濃度が、任意の位置(第2の位置)での第4の元素の濃度の80%以上120%以下であることが好ましい。
酸化アルミニウム層に、マグネシウム(Mg)、カルシウム(Ca)、ストロンチウム(Sr)、バリウム(Ba)などのII価金属、又は、窒素(N)を導入した場合、同時、もしくは後からフッ素(F)、水素(H)、重水素(D)の少なくとも一つを膜中に導入すると、バンドギャップの大きな絶縁特性の向上した絶縁膜が得られる。特に、フッ素(F)を使ったAlONF膜、BaAlOF膜などは、バンドギャップがフッ素を含まない酸化アルミニウム層よりも大きなものとなる。これは、フッ素の電気陰性度が酸素よりも大きいため、より強固なボンドを形成するためである。
酸化アルミニウム層に、マグネシウム(Mg)、カルシウム(Ca)、ストロンチウム(Sr)、バリウム(Ba)などのII価金属、又は、窒素(N)を添加した場合、酸素欠陥ができ、酸素欠陥が拡散しない状態となる。酸素欠陥が存在するため、ΔEcやΔEvが低下すると考えられる。そのため、絶縁膜の絶縁特性は低下する傾向となる。
ここで、フッ素、水素、重水素、の少なくとも一つを導入すると、酸素欠陥を埋めることができ、窒素量+II価金属量の合計量とフッ素+水素+重水素の合計量とが、実質的に一致するようにすることが可能である。例えば、AlON膜を長時間低温プラズマフッ素処理、長時間低温プラズマ水素(又は重水素)処理することで可能となる。AlON膜の膜厚は10nm以下が好ましく、5nm以下が更に好ましい。プラズマ処理時にフッ素や水素(又は重水素)が活性な状態で届く距離が限られるためであり、5nm程度であれば効率良く酸素欠陥を埋めることができるからである。
酸素欠陥がフッ素、水素、重水素により埋められたことにより、ΔEc、ΔEvが向上する。酸素欠陥が殆どなくなるので、更に高温まで結晶化が起こらない。したがって、高温アニールをすることでより緻密な膜へと変換させ、絶縁特性に優れた膜を形成することができる。特に、Fを用いた場合には、ΔEc,ΔEvがフッ素を含まない酸化アルミニウム層よりも向上するため、絶縁特性に特に優れた絶縁膜となる。
以上、本実施形態のHEMTによれば、第1の実施形態より、更に電流コラプスを抑制することが可能となる。
(第3の実施形態)
本実施形態の半導体装置は、第1の酸化アルミニウム層、酸化シリコン層、及び、第2の酸化アルミニウム層が、第1の窒化物半導体層とゲート電極との間に設けられた点以外は、第1の実施形態と同様である。以下、第1の実施形態と重複する内容については、記述を省略する。
図18は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、GaN系半導体を用いたHEMTである。
本実施形態のHEMTは、図18に示すように、基板10、バッファ層12、チャネル層14(第1の窒化物半導体層)、バリア層16(第2の窒化物半導体層)、ソース電極18(第1の電極)、ドレイン電極20(第2の電極)、p型層22、ゲート電極24、ソースフィールドプレート26(導電層)、第1の酸化アルミニウム層28、酸化シリコン層30、第2の酸化アルミニウム層32、保護膜34を備える。
第1の酸化アルミニウム層28、酸化シリコン層30、及び、第2の酸化アルミニウム層32は、バリア層16とゲート電極24との間に設けられる。第1の酸化アルミニウム層28、酸化シリコン層30、及び、第2の酸化アルミニウム層32は、バリア層16とp型層22との間に設けられる。
p型層22は、HEMTの閾値電圧を高くする機能を備える。p型層22は、例えば、多結晶のp型のGaNである。
次に、本実施形態の半導体装置の作用及び効果について説明する。
本実施形態のHEMTは、第1の実施形態同様、高いドレイン電圧を印加した際に、オン抵抗が増大する電流コラプスを抑制することが可能となる。さらに、ガリウムの拡散バリアとなる第1の酸化アルミニウム層28を設けることに伴うHEMTの閾値電圧の低下を抑制すること、更には閾値電圧を反転上昇させることが可能となる。以下、詳述する。
図19は、本実施形態の半導体装置の作用及び効果の説明図である。図19は、第1の酸化アルミニウム層28、第2の酸化アルミニウム層32が無い場合のエネルギーバンド図を示している。すなわち、バリア層16(図19中の“AlGaN”に対応)、酸化シリコン層30(図19中の“SiO”に対応)、ゲート電極24(図19中の“GATE”に対応)のエネルギーバンド図を示している。図19では、p型層22は省略している。また、ゲート電極24が金属である場合を仮定している。
図20は、本実施形態の半導体装置の作用及び効果の説明図である。図20は、第1の酸化アルミニウム層28を備えた場合のエネルギーバンド図を示している。すなわち、バリア層16(図20中の“AlGaN”に対応)、第1の酸化アルミニウム層28(図20中の“AlO”に対応)、酸化シリコン層30(図20中の“SiO”に対応)、ゲート電極24(図20中の“GATE”に対応)のエネルギーバンド図を示している。図20では、p型層22は省略している。また、ゲート電極24が金属である場合を仮定している。
第1の実施形態の場合と同様、第1の酸化アルミニウム層28を備えることにより、酸化シリコン層30のバリア層16側に第1の固定ダイポールが形成される。このため、ゲート電極24のフェルミレベル(図19、図20中の“E”)が、第1の酸化アルミニウム層28が無い場合と比較してΔE1だけシフトし、ゲート電極24の実効仕事関数が低下する。したがって、第1の酸化アルミニウム層28が無い場合と比較して、HEMTの閾値電圧が低下する。なお、ΔE1は第1の固定ダイポールの大きさに依存する。
図21は、本実施形態の半導体装置の作用及び効果の説明図である。図21は、第2の酸化アルミニウム層32が存在する本実施形態のHEMTの場合のエネルギーバンド図を示している。すなわち、バリア層16(図21中の“AlGaN”に対応)、第1の酸化アルミニウム層28(図21中の“AlO1”に対応)、酸化シリコン層30(図21中の“SiO”に対応)、第2の酸化アルミニウム層32(図21中の“AlO2”に対応)、ゲート電極24(図21中の“GATE”に対応)のエネルギーバンド図を示している。図21では、p型層22は省略している。また、ゲート電極24が金属である場合を仮定している。
第1の実施形態の場合と同様、第2の酸化アルミニウム層32を備えることにより、酸化シリコン層30のゲート電極24側に、バリア層16側の第1の固定ダイポールとは正負の向きが逆の第2の固定ダイポールが形成される。このため、ゲート電極24のフェルミレベル(図21中の“E”)が、第2の酸化アルミニウム層32が無い場合と比較して−ΔE2だけシフトし、ゲート電極24の実効仕事関数が上昇する。したがって、第2の酸化アルミニウム層32が無い場合と比較して、HEMTの閾値電圧が上昇する。よって、第1の酸化アルミニウム層28を設けることに伴うHEMTの閾値電圧の低下を抑制すること、更には閾値電圧を反転上昇させることが可能となる。なお、ΔE2は第2の固定ダイポールの大きさに依存する。
酸化シリコン層30の中の第2の酸化アルミニウム層32の側のアルミニウムの量が酸化シリコン層30の中の第1の酸化アルミニウム層28の側のアルミニウムの量よりも多いことが好ましい。また、第2の酸化アルミニウム層32の中のシリコンの量が、第1の酸化アルミニウム層28の中のシリコンの量よりも多いことが好ましい。
上記構成により、第2の固定ダイポールの大きさが、第1の固定ダイポールの大きさよりも大きくなる。したがって、HEMTの閾値電圧の上昇が大きくなり、第1の酸化アルミニウム層28を設けることに伴うHEMTの閾値電圧の低下を上昇に転じさせることが可能となる。
また、第2の酸化アルミニウム層32の厚さが、第1の酸化アルミニウム層28の厚さよりも厚いことが好ましい。第2の酸化アルミニウム層32の厚さを厚くすることで、酸化シリコン層30の中の第2の酸化アルミニウム層32の側のアルミニウムの量を酸化シリコン層30の中の第1の酸化アルミニウム層28の側のアルミニウムの量よりも多くすることができる。したがって、第2の固定ダイポールの大きさを、第1の固定ダイポールの大きさよりも大きくすることができる。よって、第1の酸化アルミニウム層28を設けることに伴うHEMTの閾値電圧の低下を上昇に転じさせることが可能となる。
また、酸化シリコン層30の中にアルミニウム濃度が1×1016cm−3以下の領域が存在することが好ましい。酸化シリコン層30の中のアルミニウムの濃度が高すぎると、HEMTの信頼性が低下するおそれがある。
また、本実施形態のHEMTでは、第1の酸化アルミニウム層28及び第2の酸化アルミニウム層32の価電子帯上端のエネルギーが、酸化シリコン層30の価電子帯上端のエネルギーよりも大きくなる。したがって、ゲート電極24からバリア層16に向かう正孔に対する障壁も大きくなる。よって、HEMTのオン動作時にバリア層16に正孔が注入され、HEMTがバイポーラ動作をすることを抑制できる。
以上、本実施形態のHEMTによれば、第1の実施形態同様、電流コラプスを抑制することが可能となる。さらに、第1の酸化アルミニウム層28を設けることに伴うHEMTの閾値電圧の低下を抑制し、ノーマリー・オフ動作の実現が容易になる。また、ゲート電極24とバリア層16との間のゲートリーク電流が低減される。
(第4の実施形態)
本実施形態の半導体装置は、第1の酸化アルミニウム層、酸化シリコン層、及び、第2の酸化アルミニウム層が、第1の窒化物半導体層とゲート電極との間に設けられた点以外は、第2の実施形態と同様である。また、第1の酸化アルミニウム層が、ボロン(B)、ガリウム(Ga)、スカンジウム(Sc)、イットリウム(Y)、ランタノイド(La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)、マグネシウム(Mg)、カルシウム(Ca)、ストロンチウム(Sr)、バリウム(Ba)、及び、窒素(N)の群の少なくとも一つの第1の元素を含み、第2の酸化アルミニウム層が、ボロン(B)、ガリウム(Ga)、スカンジウム(Sc)、イットリウム(Y)、ランタノイド(La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)、マグネシウム(Mg)、カルシウム(Ca)、ストロンチウム(Sr)、バリウム(Ba)、及び、窒素(N)の群の少なくとも一つの第2の元素を含む点で、第3の実施形態と異なっている。以下、第2の実施形態及び第3の実施形態と重複する内容については、記述を省略する。
図22は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、GaN系半導体を用いたHEMTである。
本実施形態のHEMTは、図22に示すように、基板10、バッファ層12、チャネル層14(第1の窒化物半導体層)、バリア層16(第2の窒化物半導体層)、ソース電極18(第1の電極)、ドレイン電極20(第2の電極)、p型層22、ゲート電極24、ソースフィールドプレート26(導電層)、第1の酸化アルミニウム層29、酸化シリコン層30、第2の酸化アルミニウム層33、保護膜34を備える。
第1の酸化アルミニウム層29、酸化シリコン層30、及び、第2の酸化アルミニウム層33は、バリア層16とゲート電極24との間に設けられる。第1の酸化アルミニウム層29、酸化シリコン層30、及び、第2の酸化アルミニウム層33は、バリア層16とp型層22との間に設けられる。
p型層22は、HEMTの閾値電圧を高くする機能を備える。p型層22は、例えば、多結晶のp型のGaNである。
次に、本実施形態の半導体装置の作用及び効果について説明する。
本実施形態のHEMTは、第2の実施形態同様、高いドレイン電圧を印加した際に、オン抵抗が増大する電流コラプスを抑制することが可能となる。さらに、第3の実施形態同様、ガリウムの拡散バリアとなる第1の酸化アルミニウム層29を設けることに伴うHEMTの閾値電圧の低下を抑制すること、更には反転上昇させることが可能となる。
本実施形態のHEMTでは、第1の酸化アルミニウム層29に第1の元素を不純物として添加することにより、第1の酸化アルミニウム層29の結晶化を抑制することが可能となる。また、第2の酸化アルミニウム層33に第2の元素を不純物として添加することにより、第2の酸化アルミニウム層33の結晶化の抑制することが可能となる。よって、第3の実施形態よりも更に電流コラプスを抑制することが可能となる。
図23は、本実施形態の半導体装置の作用及び効果の説明図である。図23は、本実施形態のHEMTの場合のエネルギーバンド図を示している。すなわち、バリア層16(図23中の“AlGaN”に対応)、第1の酸化アルミニウム層29(図23中の“AlON1”に対応)、酸化シリコン層30(図23中の“SiO”に対応)、第2の酸化アルミニウム層33(図23中の“AlON2”に対応)、ゲート電極24(図23中の“GATE”に対応)のエネルギーバンド図を示している。図23では、p型層22は省略している。また、ゲート電極24が金属である場合を仮定している。
第1の酸化アルミニウム層29と酸化シリコン層30との間に第1の固定ダイポール、酸化シリコン層30と第2の酸化アルミニウム層33との間に第2の固定ダイポールが形成される。第2の固定ダイポールを備えることにより、ゲート電極24のフェルミレベル(図23中の“E”)が、第2の酸化アルミニウム層33が無い場合と比較して−ΔE2だけシフトし、ゲート電極24の実効仕事関数が上昇する。したがって、第2の酸化アルミニウム層33が無い場合と比較して、HEMTの閾値電圧が上昇する。よって、第1の酸化アルミニウム層29を設けることに伴うHEMTの閾値電圧の低下を抑制すること、更には反転上昇させることが可能となる。
2価の元素及び5価の元素は、酸化アルミニウム中でのアルミニウムの拡散を促進する。したがって、第2の固定ダイポールの大きさを大きくする観点から、第2の元素として、2価の元素であるマグネシウム(Mg)、カルシウム(Ca)、ストロンチウム(Sr)、バリウム(Ba)、5価の元素である窒素(N)を適用することが好ましい。5価の元素及び2価の元素は酸化アルミニウム中で、酸素欠損を形成することで酸素と3価の元素であるアルミニウムの結合を弱め、アルミニウムの拡散を促進すると考えられる。
HEMTの製造を容易にする観点から、第1の元素と第2の元素は同一の元素を適用することが望ましい。第1の元素及び第2の元素に同一の2価の元素又は5価の元素を適用する場合、第2の固定ダイポールの大きさを第1の固定ダイポールの大きさよりも大きくする観点から、第2の酸化アルミニウム層33の第2の元素の濃度が、第1の酸化アルミニウム層29の第1の元素の濃度よりも高いことが好ましい。
例えば、第1の元素及び第2の元素が窒素であり場合、第2の酸化アルミニウム層33の窒素濃度が、第1の酸化アルミニウム層29の窒素濃度よりも高いことが好ましい。第2の酸化アルミニウム層33の窒素濃度が高いことにより、アルミニウムの拡散が促進され、酸化シリコン層30の中の第2の酸化アルミニウム層33の側のアルミニウムの量が酸化シリコン層30の中の第1の酸化アルミニウム層29の側のアルミニウムの量よりも多くなる。したがって、第2の固定ダイポールの大きさが第1の固定ダイポールの大きさよりも大きくなる。よって、HEMTの閾値電圧が更に上昇する。
アルミニウムの拡散を抑制し、第1の酸化アルミニウム層29の側の第1の固定ダイポールを小さくする観点から、第1の元素として、3価の元素であるボロン(B)、ガリウム(Ga)、スカンジウム(Sc)、イットリウム(Y)、ランタノイド(La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)を適用することが好ましい。3価の元素は酸化アルミニウム中で、酸素欠損を形成しないためアルミニウムの拡散を抑制すると考えられる。
一方、3価の元素はその元素自身がシリコンとの間で固定ダイポールを形成する。したがって、固定ダイポールの大きさの調整には、3価の元素の量や熱処理の温度、時間の適正化が必要となる。
以上、本実施形態のHEMTによれば、第3の実施形態より、更に電流コラプスを抑制することが可能となる。さらに、第1の酸化アルミニウム層28を設けることに伴うHEMTの閾値電圧の低下を抑制し、ノーマリー・オフ動作の実現が容易になる。
(第5の実施形態)
本実施形態の半導体装置は、第2の酸化アルミニウム層とゲート電極との間に、窒化アルミニウム層を更に備える点以外は、第4の実施形態と同様である。以下、第4の実施形態と重複する内容については、記述を省略する。
図24は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、GaN系半導体を用いたHEMTである。
本実施形態のHEMTは、図24に示すように、基板10、バッファ層12、チャネル層14(第1の窒化物半導体層)、バリア層16(第2の窒化物半導体層)、ソース電極18(第1の電極)、ドレイン電極20(第2の電極)、p型層22、ゲート電極24、ソースフィールドプレート26(導電層)、第1の酸化アルミニウム層28、酸化シリコン層30、第2の酸化アルミニウム層32、保護膜34、窒化アルミニウム層50を備える。
窒化アルミニウム層50は、第2の酸化アルミニウム層33とゲート電極24との間に設けられる。窒化アルミニウム層50は、第2の酸化アルミニウム層33とp型層22との間に設けられる。
窒化アルミニウム層50の膜厚は、例えば、1nm以上5nm以下である。
本実施形態のHEMTは、窒化アルミニウム層50を備えることで、p型層22やゲート電極24の酸化を防止することが可能となる。したがって、p型層22やゲート電極24の酸化によるHEMTの特性変動を抑制することが可能となる。
なお、第2の酸化アルミニウム層32に含まれる第2の元素を窒素とし、第2の酸化アルミニウム層33のゲート電極24の側の端部の窒素濃度が、第2の酸化アルミニウム層33の中央部の窒素濃度よりも高くすることでも、同様の効果を得ることが可能である。
以上、本実施形態のHEMTによれば、第4の実施形態同様、電流コラプスを抑制することが可能となる。さらに、p型層22やゲート電極24の酸化によるHEMTの特性変動を抑制することが可能となる。
(第6の実施形態)
本実施形態の半導体装置は、ゲートフィールドプレートを更に備える点以外は、第1の実施形態と同様である。以下、第1の実施形態と重複する内容については、記述を省略する。
図25は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、GaN系半導体を用いたHEMTである。
本実施形態のHEMTは、図25に示すように、基板10、バッファ層12、チャネル層14(第1の窒化物半導体層)、バリア層16(第2の窒化物半導体層)、ソース電極18(第1の電極)、ドレイン電極20(第2の電極)、p型層22、ゲート電極24、ソースフィールドプレート26(導電層)、第1の酸化アルミニウム層28、酸化シリコン層30、第2の酸化アルミニウム層32、保護膜34、ゲートフィールドプレート52(導電層)を備える。
ゲートフィールドプレート52は、バリア層16の上に設けられる。ドレイン電極20とゲートフィールドプレート52との間の水平方向の第1の距離(図25中の“d1”)は、ドレイン電極20とゲート電極24との間の水平方向の第2の距離(図25中の“d2”)よりも小さい。言い換えれば、ゲートフィールドプレート52とのドレイン電極20側の端部は、ゲート電極24とドレイン電極20との間に位置する。
ゲートフィールドプレート52は、ゲート電極24に物理的及び電気的に接続される。ゲートフィールドプレート52は、高いドレイン電圧を印加した際の電界を緩和し、電流コラプスを抑制する機能を備える。
ゲートフィールドプレート52は、例えば、金属電極であり、ゲートフィールドプレート52は、例えば、窒化チタン(TiN)である。
本実施形態のHEMTは、ソースフィールドプレート26に加え、ゲートフィールドプレート52を備えることで、高いドレイン電圧を印加した際の電界が更に緩和される。したがって、第1の実施形態より、更に電流コラプスを抑制することが可能となる。
(第7の実施形態)
本実施形態の半導体装置は、チャネル層14及びバリア層16に形成された溝(リセス)内にゲート電極が埋め込まれる、いわゆるゲート・リセス構造を備える点、及び、p型層を備えない点で、第3の実施形態と異なっている。したがって、第3の実施形態と重複する内容については記述を省略する。
図26は、本実施形態の半導体装置の模式断面図である。
本実施形態のHEMTは、図26に示すように、ソース電極18とドレイン電極20の間のチャネル層14及びバリア層16に設けられた溝54(リセス)の内面に、第1の酸化アルミニウム層28、酸化シリコン層30、第2の酸化アルミニウム層32が形成される。溝54の底部はチャネル層14内に位置する。ゲート電極24も溝54内に設けられる。ゲート電極24は、第2の酸化アルミニウム層32に接する。
本実施形態の半導体装置によれば、第3の実施形態同様、電流コラプスの抑制と閾値電圧の上昇が実現できる。また、ゲート・リセス構造を備えることにより、更に閾値電圧が上昇し、ノーマリー・オフ動作の実現が容易になる。
(第8の実施形態)
本実施形態の半導体装置は、p型層22を備える点以外は第7の実施形態と同様である。したがって、第7の実施形態と重複する内容については記述を省略する。
図27は、本実施形態の半導体装置の模式断面図である。
本実施形態のHEMTは、図27に示すように、ソース電極18とドレイン電極20の間のチャネル層14及びバリア層16に設けられた溝54(リセス)の内面に、第1の酸化アルミニウム層28、酸化シリコン層30、第2の酸化アルミニウム層32が形成される。溝54の底部はチャネル層14内に位置する。ゲート電極24も溝54内に設けられる。ゲート電極24と、第2の酸化アルミニウム層32との間にp型層22が設けられる。
本実施形態の半導体装置によれば、第7の実施形態同様、電流コラプスの抑制と閾値電圧の上昇が実現できる。また、p型層22を備えることにより、更に閾値電圧が上昇し、ノーマリー・オフ動作の実現が容易になる。
(第9の実施形態)
本実施形態の半導体装置は、バリア層16に形成された溝(リセス)内にp型層が埋め込まれる、いわゆるゲート・リセス構造を備える点で、第1の実施形態と異なっている。したがって、第1の実施形態と重複する内容については記述を省略する。
図28は、本実施形態の半導体装置の模式断面図である。
本実施形態のHEMTは、図28に示すように、ソース電極18とドレイン電極20の間のバリア層16に設けられた溝56(リセス)の内面に、p型層22が設けられる。
本実施形態の半導体装置によれば、第1の実施形態同様、電流コラプスの抑制が実現できる。また、ゲート・リセス構造を備えることにより、閾値電圧が上昇し、ノーマリー・オフ動作の実現が容易になる。
(第10の実施形態)
本実施形態の半導体装置は、バリア層16とp型層22との間に、第1の酸化アルミニウム層28、酸化シリコン層30、第2の酸化アルミニウム層32が設けられる以外は第9の実施形態と同様である。したがって、第9の実施形態と重複する内容については記述を省略する。
図29は、本実施形態の半導体装置の模式断面図である。
本実施形態のHEMTは、図29に示すように、ソース電極18とドレイン電極20の間のバリア層16に設けられた溝56(リセス)の内面に、p型層22が設けられる。バリア層16とp型層22との間に、第1の酸化アルミニウム層28、酸化シリコン層30、第2の酸化アルミニウム層32が設けられる。
本実施形態の半導体装置によれば、第9の実施形態同様、電流コラプスの抑制が実現できる。また、ゲート・リセス構造を備えることにより、閾値電圧が上昇し、ノーマリー・オフ動作の実現が容易になる。また、第1の酸化アルミニウム層28、酸化シリコン層30、第2の酸化アルミニウム層32を備えることにより、ゲート電極24とバリア層16との間のゲートリーク電流が低減される。
(第11の実施形態)
本実施形態の半導体装置は、チャネル層に埋め込みp型層が設けられる点、及び、バリア層とゲート電極との間にp型層を備えない点で、第3の実施形態と異なっている。したがって、第3の実施形態と重複する内容については記述を省略する。
図30は、本実施形態の半導体装置の模式断面図である。
本実施形態のHEMTは、図30に示すように、チャネル層14内に埋め込みp型層が設けられる。埋め込みp型層は、例えば、マグネシウム(Mg)をイオン注入することにより形成される。
本実施形態の半導体装置によれば、第3の実施形態同様、電流コラプスの抑制と閾値電圧の上昇が実現できる。また、埋め込みp型層を備えることにより、閾値電圧を上昇させることが可能となる。
(第12の実施形態)
本実施形態の半導体装置は、縦型のHEMTである点で、第3の実施形態と異なっている。第1の酸化アルミニウム層28、酸化シリコン層30、第2の酸化アルミニウム層32については、第1の実施形態及び第3の実施形態と同様である。以下、第1の実施形態及び第3の実施形態と重複する内容については記述を省略する。
図31は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、GaN系半導体を用いた縦型のHEMTである。
本実施形態のHEMTは、図31に示すように、基板110、チャネル層114、バリア層116、ソース領域117、p型ブロッキング領域119、p型コンタクト領域121、ソース電極118、ドレイン電極120、p型層122、ゲート電極124、第1の酸化アルミニウム層28、酸化シリコン層30、第2の酸化アルミニウム層32、保護膜134を備える。
基板110は、例えば、n型のGaNである。チャネル層114は、例えば、基板110より低濃度のn型のAlGa1−XN(0≦X<1)である。バリア層116は、例えば、アンドープのAlGa1−YN(0<Y≦1、X<Y)である。ソース領域117は、例えば、n型のAlGa1−YN(0<Y≦1、X<Y)である。p型ブロッキング領域119は、例えば、p型のGaNである。p型コンタクト領域121は、例えば、p型のAlGa1−ZN(0≦Z<1)である。
本実施形態のHEMTは、ソース電極118からドレイン電極120に流れる電流のオン状態とオフ状態を、ゲート電極124に印加するゲート電圧により制御する。
p型ブロッキング領域119は、オフ状態において2つのp型ブロッキング領域119の間を空乏化することにより、電流を遮断する機能を備える。p型ブロッキング領域119は、例えば、エピタキシャル成長により形成したp型のGaNの一部をエッチングで除去することにより形成できる。
p型コンタクト領域121は、ソース電極118とp型ブロッキング領域119とを電気的に導通させる機能を有する。p型コンタクト領域121は、例えば、マグネシウム(Mg)と水素(H)をイオン注入することで形成できる。
例えば、図示しないソースフィールドプレートを、バリア層116、ソース領域117の上に設けても構わない。また、図示しないゲートフィールドプレートを、ソース領域117の上に設けても構わない。また、ソース領域117はゲート電極124にオーバーラップしても構わない。
本実施形態の半導体装置によれば、第3の実施形態同様、電流コラプスの抑制と閾値電圧の上昇が実現できる。また、縦型のHEMTであることで単位面積当たりのオン電流を増大させることが可能である。
(第13の実施形態)
本実施形態の電源回路及びコンピュータは、第1乃至第11の実施形態のHEMTを有する。
図32は、本実施形態のコンピュータの模式図である。本実施形態のコンピュータは、例えば、サーバ200である。
サーバ200は筐体60内に電源回路62を有する。サーバ200は、サーバソフトウェアを稼働させるコンピュータである。電源回路62は、第1乃至第9の実施形態のHEMT100を有する。
電源回路62は、電流コラプスが抑制されたHEMT100を有することにより、高い信頼性を備える。また、サーバ200は、電源回路62を有することにより、高い信頼性を備える。
本実施形態によれば、高い信頼性を備える電源回路及びコンピュータが実現できる。
実施形態では、GaN系半導体層の材料としてGaNやAlGaNを例に説明したが、例えば、インジウム(In)を含有するInGaN、InAlN、InAlGaNを適用することも可能である。また、GaN系半導体層の材料としてAlNを適用することも可能である。
また、実施形態では、バリア層16として、アンドープのAlGaNを例に説明したが、n型のAlGaNを適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
14 チャネル層(第1の窒化物半導体層)
16 バリア層(第2の窒化物半導体層)
18 ソース電極(第1の電極)
20 ドレイン電極(第2の電極)
24 ゲート電極
26 ソースフィールドプレート(導電層)
28 第1の酸化アルミニウム層
29 第1の酸化アルミニウム層
30 酸化シリコン層
32 第2の酸化アルミニウム層
33 第2の酸化アルミニウム層
50 窒化アルミニウム層
52 ソースフィールドプレート(導電層)
62 電源回路
100 HEMT(半導体装置)
200 サーバ(コンピュータ)

Claims (18)

  1. ガリウム(Ga)を含む第1の窒化物半導体層と、
    前記第1の窒化物半導体層の上に設けられ、前記第1の窒化物半導体層よりもバンドギャップが大きく、ガリウム(Ga)を含む第2の窒化物半導体層と、
    前記第1の窒化物半導体層の上に設けられ、前記第1の窒化物半導体層に電気的に接続された第1の電極と、
    前記第1の窒化物半導体層の上に設けられ、前記第1の窒化物半導体層に電気的に接続された第2の電極と、
    前記第1の窒化物半導体層の上に、前記第1の電極と前記第2の電極との間に設けられたゲート電極と、
    前記第2の窒化物半導体層の上に設けられ、前記第2の電極との間の第1の距離が、前記第2の電極と前記ゲート電極との間の第2の距離よりも小さく、前記第1の電極又は前記ゲート電極に電気的に接続された導電層と、
    少なくとも一部が前記ゲート電極と前記第2の電極との間に設けられ、前記第2の窒化物半導体層と前記導電層との間に設けられた第1の酸化アルミニウム層と、
    少なくとも一部が前記第1の酸化アルミニウム層と前記導電層との間に設けられた酸化シリコン層と、
    少なくとも一部が前記酸化シリコン層と前記導電層との間に設けられた第2の酸化アルミニウム層と、
    を備え
    前記第1の酸化アルミニウム層が、ボロン(B)、ガリウム(Ga)、スカンジウム(Sc)、イットリウム(Y)、ランタノイド(La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)、マグネシウム(Mg)、カルシウム(Ca)、ストロンチウム(Sr)、バリウム(Ba)、及び、窒素(N)の群の少なくとも一つの第1の元素を含み、
    前記第2の酸化アルミニウム層が、ボロン(B)、ガリウム(Ga)、スカンジウム(Sc)、イットリウム(Y)、ランタノイド(La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)、マグネシウム(Mg)、カルシウム(Ca)、ストロンチウム(Sr)、バリウム(Ba)、及び、窒素(N)の群の少なくとも一つの第2の元素を含む、半導体装置。
  2. 前記少なくとも一つの第1の元素及び前記少なくとも一つの第2の元素が窒素であり、前記第2の酸化アルミニウム層の窒素濃度が、前記第1の酸化アルミニウム層の窒素濃度よりも高い請求項記載の半導体装置。
  3. 前記第1の酸化アルミニウム層の中の前記少なくとも一つの第1の元素の濃度が、アルミニウムの濃度の10%以上であり、
    前記第2の酸化アルミニウム層の中の前記少なくとも一つの第2の元素の濃度が、アルミニウムの濃度の10%以上である請求項又は請求項記載の半導体装置。
  4. 前記酸化シリコン層の前記少なくとも一つの第1の元素の濃度が前記第1の酸化アルミニウム層の前記少なくとも一つの第1の元素の濃度よりも低く、
    前記酸化シリコン層の前記少なくとも一つの第2の元素の濃度が前記第2の酸化アルミニウム層の前記少なくとも一つの第2の元素の濃度よりも低い請求項ないし請求項いずれか一項記載の半導体装置。
  5. ガリウム(Ga)を含む第1の窒化物半導体層と、
    前記第1の窒化物半導体層の上に設けられ、前記第1の窒化物半導体層よりもバンドギャップが大きく、ガリウム(Ga)を含む第2の窒化物半導体層と、
    前記第1の窒化物半導体層の上に設けられ、前記第1の窒化物半導体層に電気的に接続された第1の電極と、
    前記第1の窒化物半導体層の上に設けられ、前記第1の窒化物半導体層に電気的に接続された第2の電極と、
    前記第1の窒化物半導体層の上に、前記第1の電極と前記第2の電極との間に設けられたゲート電極と、
    前記第2の窒化物半導体層の上に設けられ、前記第2の電極との間の第1の距離が、前記第2の電極と前記ゲート電極との間の第2の距離よりも小さく、前記第1の電極又は前記ゲート電極に電気的に接続された導電層と、
    少なくとも一部が前記ゲート電極と前記第2の電極との間に設けられ、前記第2の窒化物半導体層と前記導電層との間に設けられた第1の酸化アルミニウム層と、
    少なくとも一部が前記第1の酸化アルミニウム層と前記導電層との間に設けられた酸化シリコン層と、
    少なくとも一部が前記酸化シリコン層と前記導電層との間に設けられた第2の酸化アルミニウム層と、
    を備え、
    前記第2の酸化アルミニウム層が、マグネシウム(Mg)、カルシウム(Ca)、ストロンチウム(Sr)、バリウム(Ba)、及び、窒素(N)の群の少なくとも一つの第2の元素を含み、
    前記第2の酸化アルミニウム層が、フッ素(F)、水素(H)、及び、重水素(D)の群の少なくとも一つの第4の元素を含む、半導体装置。
  6. 前記第2の酸化アルミニウム層中の第2の位置での前記少なくとも一つの第2の元素の濃度が、前記第2の位置での前記少なくとも一つの第4の元素の濃度の80%以上120%以下である請求項記載の半導体装置。
  7. 前記第1の酸化アルミニウム層、前記酸化シリコン層、及び、前記第2の酸化アルミニウム層が、前記第1の窒化物半導体層と前記ゲート電極との間に設けられた請求項1ないし請求項いずれか一項記載の半導体装置。
  8. 前記第2の酸化アルミニウム層と前記ゲート電極との間に、窒化アルミニウム層を更に備える請求項記載の半導体装置。
  9. ガリウム(Ga)を含む第1の窒化物半導体層と、
    前記第1の窒化物半導体層の上に設けられ、前記第1の窒化物半導体層よりもバンドギャップが大きく、ガリウム(Ga)を含む第2の窒化物半導体層と、
    前記第1の窒化物半導体層の上に設けられ、前記第1の窒化物半導体層に電気的に接続された第1の電極と、
    前記第1の窒化物半導体層の上に設けられ、前記第1の窒化物半導体層に電気的に接続された第2の電極と、
    前記第1の窒化物半導体層の上に、前記第1の電極と前記第2の電極との間に設けられたゲート電極と、
    前記第2の窒化物半導体層の上に設けられ、前記第2の電極との間の第1の距離が、前記第2の電極と前記ゲート電極との間の第2の距離よりも小さく、前記第1の電極又は前記ゲート電極に電気的に接続された導電層と、
    少なくとも一部が前記ゲート電極と前記第2の電極との間に設けられ、前記第2の窒化物半導体層と前記導電層との間に設けられた第1の酸化アルミニウム層と、
    少なくとも一部が前記第1の酸化アルミニウム層と前記導電層との間に設けられた酸化シリコン層と、
    少なくとも一部が前記酸化シリコン層と前記導電層との間に設けられた第2の酸化アルミニウム層と、
    を備え、
    前記酸化シリコン層の中の前記第2の酸化アルミニウム層の側のアルミニウムの量が、前記酸化シリコン層の中の前記第1の酸化アルミニウム層の側のアルミニウムの量よりも多い、半導体装置。
  10. ガリウム(Ga)を含む第1の窒化物半導体層と、
    前記第1の窒化物半導体層の上に設けられ、前記第1の窒化物半導体層よりもバンドギャップが大きく、ガリウム(Ga)を含む第2の窒化物半導体層と、
    前記第1の窒化物半導体層の上に設けられ、前記第1の窒化物半導体層に電気的に接続された第1の電極と、
    前記第1の窒化物半導体層の上に設けられ、前記第1の窒化物半導体層に電気的に接続された第2の電極と、
    前記第1の窒化物半導体層の上に、前記第1の電極と前記第2の電極との間に設けられたゲート電極と、
    前記第2の窒化物半導体層の上に設けられ、前記第2の電極との間の第1の距離が、前記第2の電極と前記ゲート電極との間の第2の距離よりも小さく、前記第1の電極又は前記ゲート電極に電気的に接続された導電層と、
    少なくとも一部が前記ゲート電極と前記第2の電極との間に設けられ、前記第2の窒化物半導体層と前記導電層との間に設けられた第1の酸化アルミニウム層と、
    少なくとも一部が前記第1の酸化アルミニウム層と前記導電層との間に設けられた酸化シリコン層と、
    少なくとも一部が前記酸化シリコン層と前記導電層との間に設けられた第2の酸化アルミニウム層と、
    を備え、
    前記第2の酸化アルミニウム層のシリコンの量が、前記第1の酸化アルミニウム層中のシリコンの量よりも多い、半導体装置。
  11. ガリウム(Ga)を含む第1の窒化物半導体層と、
    前記第1の窒化物半導体層の上に設けられ、前記第1の窒化物半導体層よりもバンドギャップが大きく、ガリウム(Ga)を含む第2の窒化物半導体層と、
    前記第1の窒化物半導体層の上に設けられ、前記第1の窒化物半導体層に電気的に接続された第1の電極と、
    前記第1の窒化物半導体層の上に設けられ、前記第1の窒化物半導体層に電気的に接続された第2の電極と、
    前記第1の窒化物半導体層の上に、前記第1の電極と前記第2の電極との間に設けられたゲート電極と、
    前記第2の窒化物半導体層の上に設けられ、前記第2の電極との間の第1の距離が、前記第2の電極と前記ゲート電極との間の第2の距離よりも小さく、前記第1の電極又は前記ゲート電極に電気的に接続された導電層と、
    少なくとも一部が前記ゲート電極と前記第2の電極との間に設けられ、前記第2の窒化物半導体層と前記導電層との間に設けられた第1の酸化アルミニウム層と、
    少なくとも一部が前記第1の酸化アルミニウム層と前記導電層との間に設けられた酸化シリコン層と、
    少なくとも一部が前記酸化シリコン層と前記導電層との間に設けられた第2の酸化アルミニウム層と、
    を備え、
    前記第2の酸化アルミニウム層の厚さが、前記第1の酸化アルミニウム層の厚さよりも厚い、半導体装置。
  12. 前記酸化シリコン層の中にアルミニウム濃度が1×1016cm−3以下の領域が存在する請求項1ないし請求項11いずれか一項記載の半導体装置。
  13. 請求項1ないし請求項12いずれか一項記載の半導体装置を備える電源回路。
  14. 請求項1ないし請求項12いずれか一項記載の半導体装置を備えるコンピュータ。
  15. ガリウム(Ga)を含む窒化物半導体層上に、
    第1の酸化アルミニウム層を形成し、
    前記第1の酸化アルミニウム層の上に酸化シリコン層を形成し、
    前記酸化シリコン層の上に第2の酸化アルミニウム層を形成し、
    前記第2の酸化アルミニウム層の上に導電層を形成し、
    前記第1の酸化アルミニウム層の形成の後、前記酸化シリコン層の形成の前に、700℃以上の熱処理を行う半導体装置の製造方法。
  16. ガリウム(Ga)を含む窒化物半導体層上に、
    第1の酸化アルミニウム層を形成し、
    前記第1の酸化アルミニウム層の上に酸化シリコン層を形成し、
    前記酸化シリコン層の上に第2の酸化アルミニウム層を形成し、
    前記第2の酸化アルミニウム層の上に導電層を形成し、
    前記第1の酸化アルミニウム層が、ボロン(B)、ガリウム(Ga)、スカンジウム(Sc)、イットリウム(Y)、ランタノイド(La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)、マグネシウム(Mg)、カルシウム(Ca)、ストロンチウム(Sr)、バリウム(Ba)、及び、窒素(N)の群の少なくとも一つの第1の元素を含み、
    前記第2の酸化アルミニウム層が、ボロン(B)、ガリウム(Ga)、スカンジウム(Sc)、イットリウム(Y)、ランタノイド(La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)、マグネシウム(Mg)、カルシウム(Ca)、ストロンチウム(Sr)、バリウム(Ba)、及び、窒素(N)の群の少なくとも一つの第2の元素を含む半導体装置の製造方法。
  17. 前記少なくとも一つの第1の元素及び前記少なくとも一つの第2の元素が窒素である請求項16記載の半導体装置の製造方法。
  18. 前記第2の酸化アルミニウム層の上にゲート電極を形成する請求項15ないし請求項17いずれか一項記載の半導体装置の製造方法。
JP2017214619A 2017-01-17 2017-11-07 半導体装置、電源回路、コンピュータ、及び、半導体装置の製造方法 Active JP6813466B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017005807 2017-01-17
JP2017005807 2017-01-17

Publications (2)

Publication Number Publication Date
JP2018117114A JP2018117114A (ja) 2018-07-26
JP6813466B2 true JP6813466B2 (ja) 2021-01-13

Family

ID=62841085

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017214619A Active JP6813466B2 (ja) 2017-01-17 2017-11-07 半導体装置、電源回路、コンピュータ、及び、半導体装置の製造方法

Country Status (3)

Country Link
US (1) US10153347B2 (ja)
JP (1) JP6813466B2 (ja)
CN (1) CN108321198B (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7170433B2 (ja) 2018-06-19 2022-11-14 株式会社東芝 半導体装置及びその製造方法
US10797153B2 (en) * 2018-07-02 2020-10-06 Semiconductor Components Industries, Llc Process of forming an electronic device including an access region
US10304835B1 (en) * 2018-08-15 2019-05-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
JP7021034B2 (ja) * 2018-09-18 2022-02-16 株式会社東芝 半導体装置
JP7065329B2 (ja) * 2018-09-27 2022-05-12 パナソニックIpマネジメント株式会社 窒化物半導体装置及びその製造方法
JP7228984B2 (ja) * 2018-10-11 2023-02-27 新電元工業株式会社 突入電流防止回路
US20220037518A1 (en) * 2020-07-31 2022-02-03 Taiwan Semiconductor Manufacturing Co., Ltd. Gallium Nitride-Based Device with Step-Wise Field Plate and Method Making the Same
CN111952355B (zh) * 2020-08-21 2021-03-12 浙江大学 基于多漏指结构的GaN HEMT器件及其制备方法
CN112420813B (zh) * 2020-11-19 2022-08-02 厦门市三安集成电路有限公司 用于ⅲ-ⅴ族氮化物器件的表面钝化结构及其器件
US12068391B2 (en) * 2020-12-14 2024-08-20 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device structures and methods of manufacturing the same
JP7564753B2 (ja) 2021-04-15 2024-10-09 株式会社東芝 半導体装置
US20240266429A1 (en) * 2021-06-14 2024-08-08 Mitsubishi Electric Corporation Semiconductor device and method of manufacturing semiconductor device
CN114080691B (zh) * 2021-09-28 2024-06-21 英诺赛科(苏州)科技有限公司 氮化物基半导体装置及其制造方法
US20230307322A1 (en) * 2022-03-24 2023-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Backside leakage prevention
CN117690962B (zh) * 2024-02-02 2024-05-07 深圳天狼芯半导体有限公司 氮化镓功率器件的结构、制造方法及电子设备

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100400246B1 (ko) * 2000-12-29 2003-10-01 주식회사 하이닉스반도체 고집적 디램용 셀 커패시터의 제조방법
WO2009073866A1 (en) * 2007-12-07 2009-06-11 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Gate after diamond transistor
JP5301208B2 (ja) 2008-06-17 2013-09-25 日本電信電話株式会社 半導体装置
CN102449743A (zh) * 2009-04-24 2012-05-09 应用材料公司 用于后续高温第三族沉积的基材预处理
JP2011198837A (ja) 2010-03-17 2011-10-06 Renesas Electronics Corp 半導体装置およびその製造方法
JP2013183060A (ja) * 2012-03-02 2013-09-12 Toshiba Corp 半導体装置
JP5990976B2 (ja) * 2012-03-29 2016-09-14 富士通株式会社 半導体装置及び半導体装置の製造方法
JP6085442B2 (ja) * 2012-09-28 2017-02-22 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
DE102012111512B4 (de) * 2012-11-28 2021-11-04 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Halbleiterstreifenlaser
JP2014183125A (ja) * 2013-03-18 2014-09-29 Fujitsu Ltd 半導体装置
US9564330B2 (en) * 2013-08-01 2017-02-07 Taiwan Semiconductor Manufacturing Co., Ltd. Normally-off enhancement-mode MISFET
CN103367403B (zh) * 2013-08-01 2019-10-08 苏州能讯高能半导体有限公司 半导体器件及其制造方法
JP2016058681A (ja) * 2014-09-12 2016-04-21 株式会社東芝 半導体装置
JP6565223B2 (ja) * 2015-03-05 2019-08-28 富士通株式会社 半導体装置及びその製造方法、電源装置、高周波増幅器
JP2016171265A (ja) * 2015-03-13 2016-09-23 株式会社東芝 半導体装置およびその製造方法
JP6478752B2 (ja) 2015-03-24 2019-03-06 株式会社東芝 半導体装置及びその製造方法
JP6627441B2 (ja) * 2015-11-11 2020-01-08 住友電気工業株式会社 半導体装置

Also Published As

Publication number Publication date
JP2018117114A (ja) 2018-07-26
US20180204916A1 (en) 2018-07-19
US10153347B2 (en) 2018-12-11
CN108321198A (zh) 2018-07-24
CN108321198B (zh) 2021-06-08

Similar Documents

Publication Publication Date Title
JP6813466B2 (ja) 半導体装置、電源回路、コンピュータ、及び、半導体装置の製造方法
US9466705B2 (en) Semiconductor device and method of manufacturing the same
US10043883B2 (en) Semiconductor device, and method of manufacturing semiconductor device
US10236353B2 (en) Semiconductor device, power supply circuit, and computer
US10672882B2 (en) Semiconductor device
US9711362B2 (en) Semiconductor device and method of manufacturing the same
US10211301B1 (en) Semiconductor device, inverter circuit, driving device, vehicle, elevator, power supply circuit, and computer
JP6444789B2 (ja) 半導体装置及びその製造方法
TWI295085B (en) Field effect transistor with enhanced insulator structure
JP6848020B2 (ja) 半導体装置、電源回路、及び、コンピュータ
JP2012227456A (ja) 半導体装置
JP2021145113A (ja) 半導体装置、電源回路、及び、コンピュータ
JP2018186127A (ja) 半導体装置、電源回路、及び、コンピュータ
US10497572B2 (en) Method for manufacturing semiconductor device
JP2018014457A (ja) 半導体装置、電源回路、及び、コンピュータ
JP2017005236A (ja) 半導体装置およびその製造方法ならびに電力変換装置
US10535744B2 (en) Semiconductor device, power supply circuit, and computer
TW201608721A (zh) 金氧半高電子遷移率電晶體
SK289027B6 (sk) Vertikálny GaN tranzistor s izolačným kanálom a spôsob jeho prípravy
JP7023438B1 (ja) 半導体装置および半導体装置の製造方法
Chen et al. Recent Progress in GaN-on-Si HEMT

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190808

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200519

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200602

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200701

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20201117

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20201217

R151 Written notification of patent or utility model registration

Ref document number: 6813466

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151