CN108321198A - 半导体装置、电源电路、计算机和半导体装置的制造方法 - Google Patents

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Abstract

本发明涉及半导体装置、电源电路、计算机和半导体装置的制造方法，提供能够抑制电流崩塌的半导体装置。实施方式的半导体装置具备：第一氮化物半导体层，包含Ga；第二氮化物半导体层，设置于第一氮化物半导体层上，带隙比第一氮化物半导体层大，包含Ga；第一电极及第二电极，设置于第一氮化物半导体层上且与第一氮化物半导体层电连接；栅电极，设置于第一电极与第二电极之间；导电层，设置于第二氮化物半导体层上，与第二电极之间的第一距离小于第二电极与栅电极之间的第二距离，与第一电极或者栅电极电连接；第一氧化铝层，设置于栅电极与第二电极之间，设置于第二氮化物半导体层与导电层之间；氧化硅层；以及第二氧化铝层。

Description

半导体装置、电源电路、计算机和半导体装置的制造方法
关联申请的引用
本申请以日本专利申请2017-005807(申请日：2017年1月17日)为基础，基于该申请享受优先权。本申请通过参照该申请，包括该申请的全部内容。
技术领域
本发明的实施方式涉及半导体装置、电源电路、计算机和半导体装置的制造方法。
背景技术
在开关电源电路、逆变器电路等电路中，使用开关元件、二极管等半导体元件。在这些半导体元件中，要求高耐压/低导通电阻。另外，在耐压和导通电阻的关系中，存在由元件材料决定的折衷选择关系。
随着技术开发的进步，关于半导体元件，以直至接近作为主要的元件材料的硅的界限的程度实现低导通电阻。为了进一步提高耐压、或者进一步降低导通电阻，需要变更元件材料。通过将GaN、AlGaN等GaN系半导体用作开关元件材料，能够改善由材料决定的折衷选择关系，能够实现飞跃性的高耐压化、低导通电阻化。
但是，例如，在使用GaN系半导体的开关元件中，存在在施加高的漏极电压时，导通电阻增大的“电流崩塌”这样的问题。
发明内容
本发明想要解决的课题在于提供一种能够抑制电流崩塌的半导体装置。
实施方式提供一种半导体装置，具备：第一氮化物半导体层，含有镓(Ga)；第二氮化物半导体层，设置于所述第一氮化物半导体层上，带隙比所述第一氮化物半导体层大，并且含有镓(Ga)；第一电极，设置于所述第一氮化物半导体层上，与所述第一氮化物半导体层电连接；第二电极，设置于所述第一氮化物半导体层上，与所述第一氮化物半导体层电连接；栅电极，在所述第一氮化物半导体层上，设置于所述第一电极与所述第二电极之间；导电层，设置于所述第二氮化物半导体层上，与所述第二电极之间的第一距离小于所述第二电极与所述栅电极之间的第二距离，与所述第一电极或者所述栅电极电连接；第一氧化铝层，至少一部分设置于所述栅电极与所述第二电极之间，设置于所述第二氮化物半导体层与所述导电层之间；氧化硅层，至少一部分设置于所述第一氧化铝层与所述导电层之间；以及第二氧化铝层，至少一部分设置于所述氧化硅层与所述导电层之间。
根据上述结构，提供能够抑制电流崩塌的半导体装置。
附图说明
图1是第一实施方式的半导体装置的示意剖面图。
图2是第一实施方式的制造途中的半导体装置的示意剖面图。
图3是第一实施方式的制造途中的半导体装置的示意剖面图。
图4是第一实施方式的制造途中的半导体装置的示意剖面图。
图5是第一实施方式的制造途中的半导体装置的示意剖面图。
图6是第一实施方式的制造途中的半导体装置的示意剖面图。
图7是第一实施方式的制造途中的半导体装置的示意剖面图。
图8是第一实施方式的半导体装置的作用以及效果的说明图。
图9是第一实施方式的半导体装置的作用以及效果的说明图。
图10是第一实施方式的半导体装置的作用以及效果的说明图。
图11是第二实施方式的半导体装置的示意剖面图。
图12是第二实施方式的制造途中的半导体装置的示意剖面图。
图13是第二实施方式的制造途中的半导体装置的示意剖面图。
图14是第二实施方式的制造途中的半导体装置的示意剖面图。
图15是第二实施方式的制造途中的半导体装置的示意剖面图。
图16是第二实施方式的制造途中的半导体装置的示意剖面图。
图17是第二实施方式的半导体装置的作用以及效果的说明图。
图18是第三实施方式的半导体装置的示意剖面图。
图19是第三实施方式的半导体装置的作用以及效果的说明图。
图20是第三实施方式的半导体装置的作用以及效果的说明图。
图21是第三实施方式的半导体装置的作用以及效果的说明图。
图22是第四实施方式的半导体装置的示意剖面图。
图23是第四实施方式的半导体装置的作用以及效果的说明图。
图24是第五实施方式的半导体装置的示意剖面图。
图25是第六实施方式的半导体装置的示意剖面图。
图26是第七实施方式的半导体装置的示意剖面图。
图27是第八实施方式的半导体装置的示意剖面图。
图28是第九实施方式的半导体装置的示意剖面图。
图29是第十实施方式的半导体装置的示意剖面图。
图30是第十一实施方式的半导体装置的示意剖面图。
图31是第十二实施方式的半导体装置的示意剖面图。
图32是第十三实施方式的计算机的示意图。
(符号说明)
14：沟道层(第一氮化物半导体层)；16：势垒层(第二氮化物半导体层)；18：源电极(第一电极)；20：漏电极(第二电极)；24：栅电极；26：源极场板(导电层)；28：第一氧化铝层；29：第一氧化铝层；30：氧化硅层；32：第二氧化铝层；33：第二氧化铝层；50：氮化铝层；52：源极场板(导电层)；62：电源电路；100：HEMT(半导体装置)；200：服务器(计算机)。
具体实施方式
在本说明书中，有对相同或者类似的部件，附加相同符号，省略重复的说明的情况。
在本说明书中，“GaN系半导体”是指，具备氮化镓(GaN)、氮化铝(AlN)、氮化铟(InN)以及它们的中间组成的半导体的总称。
在本说明书中，“未掺杂”意味着杂质浓度是1×1015cm-3以下。
在本说明书中，为了表示构件等的位置关系，将附图的上方向记载为“上”、将附图的下方向记载为“下”。在本说明书中，“上”、“下”的概念未必是表示与重力的朝向的关系的用语。
(第一实施方式)
本实施方式的半导体装置具备：第一氮化物半导体层，含有镓(Ga)；第二氮化物半导体层，设置于第一氮化物半导体层上，带隙比第一氮化物半导体层大，含有镓(Ga)；第一电极，设置于第一氮化物半导体层上，与第一氮化物半导体层电连接；第二电极，设置于第一氮化物半导体层上，与第一氮化物半导体层电连接；栅电极，在第一氮化物半导体层上，设置于第一电极与第二电极之间；导电层，设置于第二氮化物半导体层上，与第二电极之间的第一距离小于第二电极与栅电极之间的第二距离；第一氧化铝层，至少一部分设置于栅电极与第二电极之间，设置于第二氮化物半导体层与导电层之间；氧化硅层，至少一部分设置于第一氧化铝层与导电层之间；以及第二氧化铝层，至少一部分设置于氧化硅层与导电层之间。
图1是本实施方式的半导体装置的示意剖面图。本实施方式的半导体装置是使用GaN系半导体的HEMT(High Electron Mobility Transistor，高电子迁移率晶体管)。
本实施方式的HEMT如图1所示，具备基板10、缓冲层12、沟道层14(第一氮化物半导体层)、势垒层16(第二氮化物半导体层)、源电极18(第一电极)、漏电极20(第二电极)、p型层22、栅电极24、源极场板26(导电层)、第一氧化铝层28、氧化硅层30、第二氧化铝层32、保护膜34。
基板10例如由硅(Si)形成。除了硅以外，例如，还能够应用蓝宝石(Al2O3)、碳化硅(SiC)。
在基板10上，设置缓冲层12。缓冲层12具备缓和基板10与沟道层14之间的栅格不匹配的功能。缓冲层12例如由氮化铝镓(AlWGa1-WN(0<W<1))的多层构造形成。
通过使缓冲层12的膜厚变厚，不仅是纵向，而且还能够提高横向的耐压。例如，作为缓冲层12，考虑应用AlN(0.2μm)/Al0.7Ga0.3N(0.5μm)/Al0.5Ga0.5N(0.5μm)/Al0.3Ga0.7N(1.0μm)/Al0.1Ga0.9N(1.0μm)这样的层叠构造。缓冲层12构成为在缓和变形的同时、使带隙尽可能变大。
沟道层14设置于缓冲层12上。沟道层14还被称为电子转移层。沟道层14含有镓(Ga)。沟道层14例如是未掺杂的AlXGa1-XN(0≤X<1)。更具体而言，例如，是未掺杂的GaN。沟道层14的膜厚例如是0.1μm以上且10μm以下。
例如，一般认为作为沟道层14，应用碳浓度具有特征性的分布的层叠构造。例如，是在基板10侧有碳浓度高的薄膜、在其上有碳浓度低的薄膜的构造。具体而言，GaN(0.6μm：碳浓度1×1018cm-3以上且5×1019cm-3以下、典型而言1×1019cm-3)/GaN(0.6μm：碳浓度1×1016cm-3以上且5×1017cm-3以下、典型而言4×1016cm-3)/GaN(0.5μm：碳浓度1×1015cm-3以上且5×1016cm-3以下、典型而言5×1015cm-3)等是例子。在该构造中，通过良好地使用使用碳的电荷陷阱，泄漏特性提高。进而，在碳浓度低的层与碳浓度高的层之间，形成n型和p型的接合，泄漏特性提高。
势垒层16设置于沟道层14上。势垒层16还被称为电子供给层。势垒层16的带隙大于沟道层14的带隙。势垒层16含有镓(Ga)。势垒层16例如是未掺杂的AlYGa1-YN(0<Y≤1、X<Y)。更具体而言，例如，是未掺杂的Al0.25Ga0.75N。势垒层16的膜厚例如是10nm以上且100nm以下。
沟道层14与势垒层16之间成为异质结界面。在异质结界面，形成二维电子气体(2DEG)而成为HEMT的载流子。
源电极18设置于沟道层14以及势垒层16上。源电极18与沟道层14以及势垒层16电连接。
源电极18例如是金属电极。源电极18例如是钛(Ti)和铝(Al)的层叠构造。源电极18与势垒层16之间最好为欧姆接触。
漏电极20设置于沟道层14以及势垒层16上。漏电极20与沟道层14以及势垒层16电连接。
漏电极20例如是金属电极。漏电极20例如是钛(Ti)和铝(Al)的层叠构造。漏电极20与势垒层16之间最好为欧姆接触。
源电极18和漏电极20的距离例如是5μm以上且30μm以下。
p型层22设置于沟道层14以及势垒层16上。p型层22与势垒层16相接。p型层22设置于源电极18与漏电极20之间。p型层22例如是单晶的p型的GaN。
p型层22具备提高HEMT的阈值电压的功能。
栅电极24设置于沟道层14以及势垒层16上。栅电极24设置于源电极18与漏电极20之间。栅电极24设置于p型层22上。栅电极24与p型层22相接。
栅电极24例如是金属电极。栅电极24例如是氮化钛(TiN)。
源极场板26设置于势垒层16上。漏电极20与源极场板26之间的水平方向的第一距离(图1中的“d1”)小于漏电极20与栅电极24之间的水平方向的第二距离(图1中的“d2”)。换言之，源极场板26的漏电极20侧的端部位于栅电极24与漏电极20之间。
源极场板26与源电极18物理连接并电连接。源极场板26具备缓和施加高的漏极电压时的电场并抑制电流崩塌的功能。
源极场板26例如是金属电极。源极场板26例如是氮化钛(TiN)。
第一氧化铝层28设置于栅电极24与漏电极20之间。第一氧化铝层28设置于源电极18与栅电极24之间。第一氧化铝层28设置于势垒层16与源极场板26之间。第一氧化铝层28在势垒层16上，与势垒层16相接地设置。
第一氧化铝层28以氧化铝为主成分。第一氧化铝层28也可以包含氧化铝以外的成分。第一氧化铝层28例如是非晶质。第一氧化铝层28的膜厚例如是1nm以上且10nm以下。
氧化硅层30设置于栅电极24与漏电极20之间。氧化硅层30设置于源电极18与栅电极24之间。氧化硅层30设置于第一氧化铝层28与源极场板26之间。氧化硅层30在第一氧化铝层28上，与第一氧化铝层28相接地设置。
氧化硅层30以氧化硅为主成分。氧化硅层30也可以包含氧化硅以外的成分。氧化硅层30例如是非晶质。氧化硅层30的膜厚例如是10nm以上且30nm以下。
第二氧化铝层32设置于栅电极24与漏电极20之间。第二氧化铝层32设置于源电极18与栅电极24之间。第二氧化铝层32设置于氧化硅层30与源极场板26之间。第二氧化铝层32在氧化硅层30上与氧化硅层30相接地设置。
第二氧化铝层32以氧化铝为主成分。第二氧化铝层32也可以包含氧化铝以外的成分。第二氧化铝层32例如是非晶质。第二氧化铝层32的膜厚例如是1nm以上且10nm以下。
保护膜34设置于栅电极24与源极场板26之间以及第二氧化铝层32与源极场板26之间。保护膜34是绝缘膜。保护膜34例如是氧化硅、氧氮化硅、或者、氮化硅。
此外，各层中的元素的种类以及浓度例如能够通过SIMS(Secondary Ion MassSpectrometry，二次离子质谱法)测定。
接下来，说明本实施方式的半导体装置的制造方法的一个例子。图2～图7是本实施方式的制造途中的半导体装置的示意剖面图。
在本实施方式的半导体装置的制造方法中，在含有镓(Ga)的氮化物半导体层上，形成第一氧化铝层，在第一氧化铝层上形成氧化硅层，在氧化硅层上形成第二氧化铝层，在第二氧化铝层上形成导电层。
首先，准备基板10、例如硅基板。接下来，例如，在硅基板上，通过外延生长，形成成为缓冲层12的氮化铝镓的多层构造。例如，通过有机金属气相生长(MOCVD)法使缓冲层12生长。
接下来，在缓冲层12上，通过外延生长，形成成为沟道层14的未掺杂的GaN、成为势垒层16的未掺杂的Al0.25Ga0.75N。例如，通过MOCVD法，使沟道层14、势垒层16生长。
接下来，在势垒层16上，形成第一氧化铝层28(图2)。第一氧化铝层28通过例如ALD(Atomic Layer Deposition，原子层沉积)法形成。第一氧化铝层28的膜厚例如是2nm。
接下来，在第一氧化铝层28上形成氧化硅层30(图3)。氧化硅层30通过例如ALD法形成。氧化硅层30的膜厚例如是15nm。
接下来，在氧化硅层30上，形成第二氧化铝层32(图4)。第二氧化铝层32通过例如ALD法形成。第二氧化铝层32的膜厚例如是2nm。
之后，在非氧化性气氛下进行热处理。例如，在氮气氛下进行热处理。热处理的温度例如是700℃以上且1100℃以下。通过热处理，进行第一氧化铝层28、氧化硅层30以及第二氧化铝层32的增密。
接下来，在第一氧化铝层28、氧化硅层30以及第二氧化铝层32的预定的区域中形成开口部49，使势垒层16露出(图5)。例如，通过光刻法和反应性离子蚀刻法，进行开口部49的形成。
接下来，在开口部49中形成p型层22(图6)。例如，通过选择外延生长，形成成为p型层22的p型GaN。例如，通过MOCVD法，使p型层22生长。
接下来，通过公知的方法，形成源电极18、漏电极20以及栅电极24(图7)。之后，通过公知的方法，形成保护膜34以及源极场板26。
通过以上的制造方法，制造图1所示的HEMT。
接下来，说明本实施方式的半导体装置的作用以及效果。
本实施方式的HEMT在包含Ga的势垒层16与源极场板26之间，具备被第一氧化铝层28和第二氧化铝层32夹住的氧化硅层30。通过上述结构，能够抑制在施加高的漏极电压时，导通电阻增大的电流崩塌。以下详述。
氧化硅即使在绝缘体中针对电子的势垒也高，适合应用于半导体设备的绝缘层。作为GaN系半导体的HEMT的绝缘层，氧化硅也有用。
但是，当在包含Ga的GaN系半导体的正上方形成氧化硅层的情况下，镓从GaN系半导体向氧化硅层中扩散。氧化硅层中的镓形成陷阱能级，可能成为电流崩塌的原因。另外，氧化硅层中的镓成为可动离子而引起阈值电压的变动。因此，HEMT的可靠性降低。
在本实施方式的HEMT中，设置于含有镓的势垒层16与氧化硅层30之间的第一氧化铝层28作为镓的扩散阻挡部发挥功能。因此，能够降低氧化硅层30中的镓量。因此，能够抑制HEMT的电流崩塌。另外，HEMT的可靠性提高。
但是，即便能够降低氧化硅层30中的镓量，例如电子被在势垒层16与第一氧化铝层28的界面存在的界面能级捕获所引起的电流崩塌的抑制无法说是充分的。在施加高的漏极电压时，从源极场板26、栅电极24向势垒层16的电子被界面能级捕获而成为问题。因此，最好提高针对从源极场板26、栅电极24注入的电子的势垒。
图8是本实施方式的半导体装置的作用以及效果的说明图。示出无第二氧化铝层32的情况的能带图。即，示出势垒层16(与图8中的“AlGaN”对应)、第一氧化铝层28(与图8中的“AlO”对应)、氧化硅层30(与图8中的“SiO2”对应)、源极场板26(与图8中的“FP”对应)的能带图。在图8中，保护膜34省略。另外，假设源极场板26是金属的情况。
在形成第一氧化铝层28和氧化硅层30的层叠构造时，一定量的铝从第一氧化铝层28向氧化硅层30中扩散。另外，一定量的硅从氧化硅层30向第一氧化铝层28中扩散。氧化硅层30中的铝和第一氧化铝层28中的硅相互作用，形成固定偶极子。形成的固定偶极子如图8所示，第一氧化铝层28侧成为正、氧化硅层30侧成为负。
在第一氧化铝层28与氧化硅层30之间，形成上述固定偶极子，从而氧化硅层30的传导带下端和势垒层16的传导带下端的能量差(图8中的“Ea”)比无固定偶极子的情况大。因此，针对从势垒层16向源极场板26的电子的势垒变高。另一方面，针对从源极场板26向势垒层16的电子的势垒依赖于氧化硅层30的传导带下端和源极场板26的费米能级(图8中的“EF”)的能量差(图8中的“Ex”)。
图9是本实施方式的半导体装置的作用以及效果的说明图。示出存在第二氧化铝层32的本实施方式的HEMT的情况的能带图。即，示出势垒层16(与图9中的“AlGaN”对应)、第一氧化铝层28(与图9中的“AlO1”对应)、氧化硅层30(与图9中的“SiO2”对应)、第二氧化铝层32(与图9中的“AlO2”对应)、源极场板26(与图9中的“FP”对应)的能带图。在图9中，保护膜34省略。另外，假设源极场板26是金属的情况。
在本实施方式的HEMT的情况下，在形成氧化硅层30和第二氧化铝层32的层叠构造时，一定量的铝从第二氧化铝层32向氧化硅层30中扩散。另外，一定量的硅从氧化硅层30向第二氧化铝层32中扩散。氧化硅层30中的铝和第二氧化铝层32中的硅相互作用，形成固定偶极子。形成的固定偶极子如图9所示，第二氧化铝层32侧成为正、氧化硅层30侧成为负。
以下，为了简便地说明，将形成于第一氧化铝层28与氧化硅层30之间的固定偶极子称为第一固定偶极子，将形成于氧化硅层30与第二氧化铝层32之间的固定偶极子称为第二固定偶极子。
在本实施方式的HEMT中，在氧化硅层30与第二氧化铝层32之间，形成第二固定偶极子，从而氧化硅层30的传导带下端和源极场板26的费米能级(图9中的“EF”)的能量差(图9中的“Ey”)比无第二固定偶极子的情况(图9中的“Ex”)大。因此，针对从源极场板26向势垒层16的电子的势垒变高。因此，与无第二固定偶极子的情况相比，能够抑制HEMT的电流崩塌。
此外，针对势垒层16与源极场板26之间的电子的势垒在双向上变高。因此，势垒层16与源极场板26之间的泄漏电流也被抑制。
另外，针对从栅电极24经由氧化硅层30向势垒层16的电子的势垒也变高，所以从栅电极24的电子注入所引起的电流崩塌也能够抑制。
图10是示出本实施方式的半导体装置的作用以及效果的说明图。是示出第一氧化铝层28(与图10“AlO1对应”)、氧化硅层30(与图10中的“SiO2”对应)、第二氧化铝层32(与图10中的“AlO2”对应)中的硅以及铝的分布的示意图。实线表示硅的浓度分布，虚线表示铝的浓度分布。
如上所述，一定量的铝从第一氧化铝层28以及第二氧化铝层32向氧化硅层30中扩散。另外，一定量的硅从氧化硅层30向第一氧化铝层28以及第二氧化铝层32中扩散。此外，第一氧化铝层28与氧化硅层30的边界以及氧化硅层30与第二氧化铝层32的边界定义为硅的浓度分布和铝的浓度分布交叉的位置。
如图10所示，优选氧化硅层30中的第二氧化铝层32的一侧的铝的量(图10中的“Al2”)比氧化硅层30中的第一氧化铝层28的一侧的铝的量(图10中的“Al1”)多。另外，优选第二氧化铝层32(图10中的“Si2”)的硅的量比第一氧化铝层28中的硅的量(图10中的“Si1”)多。
通过上述结构，第二固定偶极子的大小大于第一固定偶极子的大小。因此，针对从源极场板26以及栅电极24向势垒层16的电子的势垒进一步变大。因此，能够进一步抑制电流崩塌。
通过形成第一氧化铝层28、氧化硅层30、第二氧化铝层32时的膜厚的调整、热处理工序的调整，能够形成如图10所示的硅以及铝的浓度分布。
例如，优选第二氧化铝层32的厚度比第一氧化铝层28的厚度厚。通过增大第二氧化铝层32的厚度，能够使氧化硅层30中的第二氧化铝层32的一侧的铝的量(图10中的“Al2”)比氧化硅层30中的第一氧化铝层28的一侧的铝的量(图10中的“Al1”)多。因此，能够使第二固定偶极子的大小大于第一固定偶极子的大小。因此，能够进一步抑制电流崩塌。
如图10所示，优选在氧化硅层30中存在铝浓度是1×1016cm-3以下的区域。在氧化硅层30中的铝的浓度过高时，存在铝形成陷阱能级，HEMT的可靠性降低的担心。
以上，根据本实施方式的HEMT，能够抑制电流崩塌。
(第二实施方式)
本实施方式的半导体装置在第一氧化铝层含有硼(B)、镓(Ga)、钪(Sc)、钇(Y)、镧系元素(La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)、镁(Mg)、钙(Ca)、锶(Sr)、钡(Ba)以及氮(N)的群中的至少一个第一元素，第二氧化铝层含有硼(B)、镓(Ga)、钪(Sc)、钇(Y)、镧系元素(La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)、镁(Mg)、钙(Ca)、锶(Sr)、钡(Ba)以及氮(N)的群中的至少一个第二元素这点上，与第一实施方式不同。以下，与第一实施方式重复的内容省略叙述。
图11是本实施方式的半导体装置的示意剖面图。本实施方式的半导体装置是使用GaN系半导体的HEMT。
本实施方式的HEMT如图11所示，具备基板10、缓冲层12、沟道层14(第一氮化物半导体层)、势垒层16(第二氮化物半导体层)、源电极18(第一电极)、漏电极20(第二电极)、p型层22、栅电极24、源极场板26(导电层)、第一氧化铝层29、氧化硅层30、第二氧化铝层33、保护膜34。
第一氧化铝层29设置于栅电极24与漏电极20之间。第一氧化铝层29设置于源电极18与栅电极24之间。第一氧化铝层29设置于势垒层16与源极场板26之间。第一氧化铝层29在势垒层16上，与势垒层16相接地设置。
第一氧化铝层29以氧化铝为主成分。第一氧化铝层29含有硼(B)、镓(Ga)、钪(Sc)、钇(Y)、镧系元素(La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)、镁(Mg)、钙(Ca)、锶(Sr)、钡(Ba)以及氮(N)的群中的至少一个第一元素。第一氧化铝层29中的第一元素的浓度例如是铝的浓度的10％以上且30％以下。
第一氧化铝层29例如是非晶质。第一氧化铝层29的膜厚例如是1nm以上且10nm以下。
氧化硅层30设置于栅电极24与漏电极20之间。氧化硅层30设置于源电极18与栅电极24之间。氧化硅层30设置于第一氧化铝层28与源极场板26之间。氧化硅层30在第一氧化铝层29上，与第一氧化铝层29相接地设置。
氧化硅层30以氧化硅为主成分。氧化硅层30也可以包含氧化硅以外的成分。氧化硅层30例如是非晶质。氧化硅层30的膜厚例如是10nm以上且30nm以下。
第二氧化铝层33设置于栅电极24与漏电极20之间。第二氧化铝层33设置于源电极18与栅电极24之间。第二氧化铝层33设置于氧化硅层30与源极场板26之间。第二氧化铝层33在氧化硅层30上与氧化硅层30相接地设置。
第二氧化铝层33以氧化铝为主成分。第二氧化铝层33含有硼(B)、镓(Ga)、钪(Sc)、钇(Y)、镧系元素(La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)、镁(Mg)、钙(Ca)、锶(Sr)、钡(Ba)以及氮(N)的群中的至少一个第二元素。第二氧化铝层33中的第二元素的浓度例如是铝的浓度的10％以上且30％以下。在第二氧化铝层33中包含的第二元素既可以与在第一氧化铝层29中包含的第一元素相同，也可以不同。
第二氧化铝层33例如是非晶质。第二氧化铝层32的膜厚例如是1nm以上且10nm以下。
此外，各层中的元素的种类以及浓度能够通过例如SIMS测定。
接下来，说明本实施方式的半导体装置的制造方法的一个例子。图12～图16是本实施方式的制造途中的半导体装置的示意剖面图。以下，以第一元素以及第二元素都是氮的情况为例子进行说明。
首先，准备基板10、例如硅基板。接下来，例如，在硅基板上通过外延生长，使缓冲层12生长。
接下来，在缓冲层12上，使沟道层14、势垒层16生长。
接下来，在势垒层16上形成氮化铝膜29a和氧化铝膜29b(图12)。氮化铝膜29a和氧化铝膜29b通过例如ALD法形成。氮化铝膜29a的膜厚例如是1nm。氧化铝膜29b的膜厚例如是1nm。
接下来，在非氧化性气氛下进行第一热处理。例如，在氮气氛下进行第一热处理。第一热处理的温度例如是700℃以上且1100℃以下。通过第一热处理，形成包含氮的第一氧化铝层29(图13)。另外，通过第一热处理，进行第一氧化铝层29的增密。
接下来，在第一氧化铝层29上形成氧化硅层30(图14)。氧化硅层30通过例如ALD法形成。氧化硅层30的膜厚例如是15nm。
接下来，在氧化硅层30上，形成氮化铝膜33a和氧化铝膜33b(图15)。氮化铝膜33a和氧化铝膜33b通过例如ALD法形成。氮化铝膜33a的膜厚例如是1nm。氧化铝膜33b的膜厚例如是1nm。
接下来，在非氧化性气氛下进行第二热处理。第二热处理的温度例如是700℃以上且1100℃以下。通过第二热处理，形成包含氮的第二氧化铝层33(图16)。另外，通过第二热处理，进行氧化硅层30以及第二氧化铝层33的增密。
之后，通过与第一实施方式的制造方法同样的方法，形成p型层22、源电极18、漏电极20、栅电极24、保护膜34以及源极场板26。
通过以上的制造方法，制造图11所示的HEMT。
接下来，说明本实施方式的半导体装置的作用以及效果。
在第一氧化铝层29通过热处理而晶体化时，电荷容易被捕获，容易产生电流崩塌。例如，氧化铝通过800℃以上的热处理而促进晶体化。即使在第二氧化铝层33晶体化的情况下，也产生同样的问题。
在本实施方式的HEMT中，通过在第一氧化铝层29中作为杂质添加第一元素，能够抑制第一氧化铝层29的晶体化。另外，通过在第二氧化铝层33中作为杂质添加第二元素，能够抑制第二氧化铝层33的晶体化。因此，能够比第一实施方式抑制电流崩塌。
一般认为由于氧化铝中的氧缺陷，氧化铝的晶体化被促进。一般认为通过在氧化铝中添加杂质，能够抑制发生氧缺陷，或者，通过抑制氧缺陷的扩散，能够抑制氧化铝的晶体化。
根据抑制晶体化的观点，优选第一氧化铝层29中的第一元素的浓度是铝的浓度的10％以上。第一氧化铝层29中的第一元素的浓度在成为铝的浓度的15％以上的情况下效果更高，所以更优选为15％以上。在超过铝的浓度的30％时，对ΔEc、ΔEv造成大的影响，所以优选不超过30％。根据不使ΔEc、ΔEv降低的观点，优选为铝的浓度的25％以下、更优选为20％以下。此外，ΔEc是势垒层16和第一氧化铝层29的传导带下端的能量差，ΔEv是势垒层16和第一氧化铝层29的价电子带上端的能量差。
另外，根据抑制晶体化的观点，优选第二氧化铝层33中的第二元素的浓度是铝的浓度的10％以上。第二氧化铝层33中的第二元素的浓度在成为铝的浓度的15％以上的情况下效果更高，所以更优选为15％以上。在超过铝的浓度的30％时，对ΔEc、ΔEv造成大的影响，所以优选不超过30％。根据不使ΔEc、ΔEv降低的观点，优选为铝的浓度的25％以下、更优选为20％以下。此外，ΔEc是势垒层16和第二氧化铝层33的传导带下端的能量差，ΔEv是势垒层16和第二氧化铝层33的价电子带上端的能量差。
图17是本实施方式的半导体装置的作用以及效果的说明图。示出本实施方式的HEMT的能带图。即，示出势垒层16(与图17中的“AlGaN”对应)、第一氧化铝层29(与图17中的“AlON1”对应)、氧化硅层30(与图17中的“SiO2”对应)、第二氧化铝层33(与图17中的“AlON2”对应)、源极场板26(与图17中的“FP”对应)的能带图。在图17中，保护膜34省略。另外，假设源极场板26是金属的情况。
以下，为了简便地说明，将形成于第一氧化铝层29与氧化硅层30之间的固定偶极子称为第一固定偶极子，将形成于氧化硅层30与第二氧化铝层33之间的固定偶极子称为第二固定偶极子。
与第一实施方式的HEMT同样地，通过形成第二固定偶极子，氧化硅层30的传导带下端和源极场板26的费米能级(图17中的“EF”)的能量差(图17中的“Ey”)比无第二固定偶极子的情况(图17中的“Ex”)更大。因此，针对从源极场板26向势垒层16的电子的势垒变高。因此，与无第二固定偶极子的情况相比，能够抑制HEMT的电流崩塌。
此外，针对势垒层16与源极场板26之间的电子的势垒在双向上变高。因此，势垒层16与源极场板26之间的泄漏电流也被抑制。
另外，针对从栅电极24经由氧化硅层30向势垒层16的电子的势垒也变高，所以从栅电极24的电子注入所引起的电流崩塌也能够抑制。
与第一实施方式同样地，根据进一步抑制电流崩塌的观点，优选氧化硅层30中的第二氧化铝层33的一侧的铝的量比氧化硅层30中的第一氧化铝层29的一侧的铝的量多。另外，优选第二氧化铝层33的硅的量比第一氧化铝层29中的硅的量多。
另外，与第一实施方式同样地，根据进一步抑制电流崩塌的观点，优选第二氧化铝层33的厚度比第一氧化铝层29的厚度厚。
2价的元素以及5价的元素促进氧化铝中的铝的扩散。因此，根据增大第二固定偶极子的大小的观点，作为第二元素，优选应用作为2价的元素的镁(Mg)、钙(Ca)、锶(Sr)、钡(Ba)、作为5价的元素的氮(N)。5价的元素以及2价的元素一般认为在氧化铝中由于形成氧空位而减弱氧和作为3价的元素的铝的结合，促进铝的扩散。
根据使HEMT的制造变得容易的观点，第一元素和第二元素最好应用相同元素。在第一元素以及第二元素中应用相同2价的元素或者5价的元素的情况下，根据使第二固定偶极子的大小大于第一固定偶极子的大小的观点，优选第二氧化铝层33的第二元素的浓度高于第一氧化铝层29的第一元素的浓度。
例如，在第一元素以及第二元素是氮的情况下，优选第二氧化铝层33的氮浓度高于第一氧化铝层29的氮浓度。由于第二氧化铝层33的氮浓度高，促进铝的扩散，氧化硅层30中的第二氧化铝层33的一侧的铝的量比氧化硅层30中的第一氧化铝层29的一侧的铝的量多。因此，第二固定偶极子的大小大于第一固定偶极子的大小。
根据抑制铝的扩散，减小第一氧化铝层29的一侧的第一固定偶极子的观点，作为第一元素，优选应用作为3价的元素的硼(B)、镓(Ga)、钪(Sc)、钇(Y)、镧系元素(La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)。3价的元素一般认为在氧化铝中由于不形成氧空位所以抑制铝的扩散。
另一方面，3价的元素的元素自身在与硅之间形成固定偶极子。因此，在固定偶极子的大小的调整中，需要3价的元素的量、热处理的温度、时间的适当化。
优选氧化硅层30的第一元素的浓度低于第一氧化铝层29的第一元素的浓度，氧化硅层30的第二元素的浓度低于第二氧化铝层33的至少一个第二元素的浓度。其原因为，存在氧化硅层30中的、第一元素、或者、第二元素形成陷阱能级，不产生HEMT的特性变动的担心。
在本实施方式的制造方法中，在氧化硅层30以及第二氧化铝层33的形成之前，进行第一氧化铝层29的形成以及用于增密的第一热处理。因此，抑制铝从第一氧化铝层29向氧化硅层30扩散。另外，硅从氧化硅层30向第一氧化铝层29的扩散也被抑制。
另一方面，在层叠有氧化硅层30和第二氧化铝层33的状态下进行第二热处理，所以促进铝从第二氧化铝层33向氧化硅层30扩散。另外，硅从氧化硅层30向第二氧化铝层33扩散也被促进。
因此，能够使第二固定偶极子的大小大于第一固定偶极子的大小。
优选第一氧化铝层29含有镁(Mg)、钙(Ca)、锶(Sr)、钡(Ba)以及氮(N)的群中的至少一个第一元素，同时，第一氧化铝层29含有氟(F)、氢(H)以及重氢(D)的群中的至少一个第三元素。进而，优选第一氧化铝层29中的任意的位置(第一位置)处的第一元素的浓度是第一位置处的第三元素的浓度的80％以上且120％以下。
另外，优选第二氧化铝层33含有镁(Mg)、钙(Ca)、锶(Sr)、钡(Ba)以及氮(N)的群中的至少一个第二元素，同时，第二氧化铝层33含有氟(F)、氢(H)以及重氢(D)的群中的至少一个第四元素。进而，优选第二氧化铝层33中的任意的位置(第二位置)处的第二元素的浓度是任意的位置(第二位置)处的第四元素的浓度的80％以上且120％以下。
在氧化铝层中，导入有镁(Mg)、钙(Ca)、锶(Sr)、钡(Ba)等II价金属、或者、氮(N)的情况下，在同时或者后来将氟(F)、氢(H)、重氢(D)的至少一个导入到膜中时，得到带隙大的绝缘特性提高的绝缘膜。特别是，使用氟(F)的AlONF膜、BaAlOF膜等成为带隙大于不含有氟的氧化铝层的膜。其原因为，氟的电气阴性度大于氧，所以形成更强固的键合。
在氧化铝层中，添加有镁(Mg)、钙(Ca)、锶(Sr)、钡(Ba)等II价金属、或者、氮(N)的情况下，形成氧缺陷，成为氧缺陷不扩散的状态。一般认为由于存在氧缺陷，所以ΔEc、ΔEv降低。因此，成为绝缘膜的绝缘特性降低的倾向。
在此，在导入氟、氢、重氢的至少一个时，能够掩埋氧缺陷，能够使氮量+II价金属量的合计量和氟+氢+重氢的合计量实质上一致。例如，能够对AlON膜进行长时间低温等离子体氟处理、长时间低温等离子体氢(或者重氢)处理。AlON膜的膜厚优选为10nm以下、更优选为5nm以下。其原因为，在等离子体处理时，在氟、氢(或者重氢)是活性的状态下到达的距离受限，如果是5nm左右，则能够高效地掩埋氧缺陷。
氧缺陷被氟、氢、重氢掩埋，从而ΔEc、ΔEv提高。由于几乎无氧缺陷，所以进一步直至高温不引起晶体化。因此，通过进行高温退火，能够变换为致密的膜，形成绝缘特性优良的膜。特别是，在使用F的情况下，ΔEc、ΔEv比不含有氟的氧化铝层提高，所以成为绝缘特性特别优良的绝缘膜。
以上，根据本实施方式的HEMT，与第一实施方式相比，能够进一步抑制电流崩塌。
(第三实施方式)
本实施方式的半导体装置除了第一氧化铝层、氧化硅层以及第二氧化铝层设置于第一氮化物半导体层与栅电极之间这点以外，与第一实施方式相同。以下，与第一实施方式重复的内容省略叙述。
图18是本实施方式的半导体装置的示意剖面图。本实施方式的半导体装置是使用GaN系半导体的HEMT。
本实施方式的HEMT如图18所示，具备基板10、缓冲层12、沟道层14(第一氮化物半导体层)、势垒层16(第二氮化物半导体层)、源电极18(第一电极)、漏电极20(第二电极)、p型层22、栅电极24、源极场板26(导电层)、第一氧化铝层28、氧化硅层30、第二氧化铝层32、保护膜34。
第一氧化铝层28、氧化硅层30以及第二氧化铝层32设置于势垒层16与栅电极24之间。第一氧化铝层28、氧化硅层30以及第二氧化铝层32设置于势垒层16与p型层22之间。
p型层22具备提高HEMT的阈值电压的功能。p型层22例如是多晶的p型的GaN。
接下来，说明本实施方式的半导体装置的作用以及效果。
本实施方式的HEMT与第一实施方式同样地，能够抑制在施加高的漏极电压时，导通电阻增大的电流崩塌。进而，能够抑制与设置成为镓的扩散阻挡部的第一氧化铝层28相伴的HEMT的阈值电压的降低，进而能够使阈值电压反转上升。以下详述。
图19是本实施方式的半导体装置的作用以及效果的说明图。图19示出无第一氧化铝层28、第二氧化铝层32的情况的能带图。即，示出势垒层16(与图19中的“AlGaN”对应)、氧化硅层30(与图19中的“SiO2”对应)、栅电极24(与图19中的“GATE”对应)的能带图。在图19中，p型层22省略。另外，假设栅电极24是金属的情况。
图20是本实施方式的半导体装置的作用以及效果的说明图。图20示出具备第一氧化铝层28的情况的能带图。即，示出势垒层16(与图20中的“AlGaN”对应)、第一氧化铝层28(与图20中的“AlO”对应)、氧化硅层30(与图20中的“SiO2”对应)、栅电极24(与图20中的“GATE”对应)的能带图。在图20中，p型层22省略。另外，假设栅电极24是金属的情况。
与第一实施方式的情况同样地，通过具备第一氧化铝层28，在氧化硅层30的势垒层16侧形成第一固定偶极子。因此，栅电极24的费米能级(图19、图20中的“EF”)相比于无第一氧化铝层28的情况移位了ΔE1，栅电极24的实际功函数降低。因此，相比于无第一氧化铝层28的情况，HEMT的阈值电压降低。此外，ΔE1依赖于第一固定偶极子的大小。
图21是本实施方式的半导体装置的作用以及效果的说明图。图21示出存在第二氧化铝层32的本实施方式的HEMT的情况的能带图。即，示出势垒层16(与图21中的“AlGaN”对应)、第一氧化铝层28(与图21中的“AlO1”对应)、氧化硅层30(与图21中的“SiO2”对应)、第二氧化铝层32(与图21中的“AlO2”对应)、栅电极24(与图21中的“GATE”对应)的能带图。在图21中，p型层22省略。另外，假设栅电极24是金属的情况。
与第一实施方式的情况同样地，通过具备第二氧化铝层32，在氧化硅层30的栅电极24侧，形成正负的朝向与势垒层16侧的第一固定偶极子相逆的第二固定偶极子。因此，栅电极24的费米能级(图21中的“EF”)比无第二氧化铝层32的情况移位了-ΔE2，栅电极24的实际功函数上升。因此，相比于无第二氧化铝层32的情况，HEMT的阈值电压上升。因此，能够抑制与设置第一氧化铝层28相伴的HEMT的阈值电压的降低，进而能够使阈值电压反转上升。此外，ΔE2依赖于第二固定偶极子的大小。
优选氧化硅层30中的第二氧化铝层32的一侧的铝的量比氧化硅层30中的第一氧化铝层28的一侧的铝的量多。另外，优选第二氧化铝层32中的硅的量比第一氧化铝层28中的硅的量多。
通过上述结构，第二固定偶极子的大小大于第一固定偶极子的大小。因此，HEMT的阈值电压的上升变大，能够使与设置第一氧化铝层28相伴的HEMT的阈值电压的降低转移到上升。
另外，优选第二氧化铝层32的厚度比第一氧化铝层28的厚度厚。通过增大第二氧化铝层32的厚度，能够使氧化硅层30中的第二氧化铝层32的一侧的铝的量比氧化硅层30中的第一氧化铝层28的一侧的铝的量多。因此，能够使第二固定偶极子的大小大于第一固定偶极子的大小。因此，能够使与设置第一氧化铝层28相伴的HEMT的阈值电压的降低转移到上升。
另外，优选在氧化硅层30中存在铝浓度是1×1016cm-3以下的区域。在氧化硅层30中的铝的浓度过高时，存在HEMT的可靠性降低的担心。
另外，在本实施方式的HEMT中，第一氧化铝层28以及第二氧化铝层32的价电子带上端的能量大于氧化硅层30的价电子带上端的能量。因此，针对从栅电极24向势垒层16的空穴的势垒也变大。因此，能够抑制在HEMT的导通动作时，在势垒层16中注入空穴，HEMT进行双极性动作。
以上，根据本实施方式的HEMT，与第一实施方式同样地，能够抑制电流崩塌。进而，抑制与设置第一氧化铝层28相伴的HEMT的阈值电压的降低，常闭动作的实现变得容易。另外，栅电极24与势垒层16之间的栅极泄漏电流被降低。
(第四实施方式)
本实施方式的半导体装置除了第一氧化铝层、氧化硅层以及第二氧化铝层设置于第一氮化物半导体层与栅电极之间这点以外，与第二实施方式相同。另外，在第一氧化铝层含有硼(B)、镓(Ga)、钪(Sc)、钇(Y)、镧系元素(La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)、镁(Mg)、钙(Ca)、锶(Sr)、钡(Ba)以及氮(N)的群中的至少一个第一元素，第二氧化铝层含有硼(B)、镓(Ga)、钪(Sc)、钇(Y)、镧系元素(La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)、镁(Mg)、钙(Ca)、锶(Sr)、钡(Ba)以及氮(N)的群中的至少一个第二元素这点上，与第三实施方式不同。以下，与第二实施方式以及第三实施方式重复的内容省略叙述。
图22是本实施方式的半导体装置的示意剖面图。本实施方式的半导体装置是使用GaN系半导体的HEMT。
本实施方式的HEMT如图22所示，具备基板10、缓冲层12、沟道层14(第一氮化物半导体层)、势垒层16(第二氮化物半导体层)、源电极18(第一电极)、漏电极20(第二电极)、p型层22、栅电极24、源极场板26(导电层)、第一氧化铝层29、氧化硅层30、第二氧化铝层33、保护膜34。
第一氧化铝层29、氧化硅层30以及第二氧化铝层33设置于势垒层16与栅电极24之间。第一氧化铝层29、氧化硅层30以及第二氧化铝层33设置于势垒层16与p型层22之间。
p型层22具备提高HEMT的阈值电压的功能。p型层22例如是多晶的p型的GaN。
接下来，说明本实施方式的半导体装置的作用以及效果。
本实施方式的HEMT与第二实施方式同样地，能够抑制在施加高的漏极电压时，导通电阻增大的电流崩塌。进而，与第三实施方式同样地，能够抑制与设置成为镓的扩散阻挡部的第一氧化铝层29相伴的HEMT的阈值电压的降低，进而反转上升。
在本实施方式的HEMT中，通过在第一氧化铝层29中作为杂质添加第一元素，能够抑制第一氧化铝层29的晶体化。另外，通过在第二氧化铝层33中作为杂质添加第二元素，能够抑制第二氧化铝层33的晶体化。因此，与第三实施方式相比能够进一步抑制电流崩塌。
图23是本实施方式的半导体装置的作用以及效果的说明图。图23示出本实施方式的HEMT的情况的能带图。即，示出势垒层16(与图23中的“AlGaN”对应)、第一氧化铝层29(与图23中的“AlON1”对应)、氧化硅层30(与图23中的“SiO2”对应)、第二氧化铝层33(与图23中的“AlON2”对应)、栅电极24(与图23中的“GATE”对应)的能带图。在图23中，p型层22省略。另外，假设栅电极24是金属的情况。
在第一氧化铝层29与氧化硅层30之间形成第一固定偶极子，在氧化硅层30与第二氧化铝层33之间形成第二固定偶极子。通过具备第二固定偶极子，栅电极24的费米能级(图23中的“EF”)比无第二氧化铝层33的情况移位了-ΔE2，栅电极24的实际功函数上升。因此，相比于无第二氧化铝层33的情况，HEMT的阈值电压上升。因此，能够抑制与设置第一氧化铝层29相伴的HEMT的阈值电压的降低，进而反转上升。
2价的元素以及5价的元素促进氧化铝中的铝的扩散。因此，根据增大第二固定偶极子的大小的观点，作为第二元素，优选应用作为2价的元素的镁(Mg)、钙(Ca)、锶(Sr)、钡(Ba)、作为5价的元素的氮(N)。5价的元素以及2价的元素一般认为在氧化铝中由于形成氧空位而减弱氧和作为3价的元素的铝的结合，促进铝的扩散。
根据使HEMT的制造变得容易的观点，第一元素和第二元素最好应用相同元素。在第一元素以及第二元素中应用相同2价的元素或者5价的元素的情况下，根据使第二固定偶极子的大小大于第一固定偶极子的大小的观点，优选第二氧化铝层33的第二元素的浓度高于第一氧化铝层29的第一元素的浓度。
例如，在第一元素以及第二元素是氮的情况下，优选第二氧化铝层33的氮浓度高于第一氧化铝层29的氮浓度。由于第二氧化铝层33的氮浓度高，促进铝的扩散，氧化硅层30中的第二氧化铝层33的一侧的铝的量比氧化硅层30中的第一氧化铝层29的一侧的铝的量多。因此，第二固定偶极子的大小大于第一固定偶极子的大小。因此，HEMT的阈值电压进一步上升。
根据抑制铝的扩散，减小第一氧化铝层29的一侧的第一固定偶极子的观点，作为第一元素，优选应用作为3价的元素的硼(B)、镓(Ga)、钪(Sc)、钇(Y)、镧系元素(La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)。3价的元素一般认为在氧化铝中由于不形成氧空位所以抑制铝的扩散。
另一方面，3价的元素的元素自身在与硅之间形成固定偶极子。因此，在固定偶极子的大小的调整中，需要3价的元素的量、热处理的温度、时间的适当化。
以上，根据本实施方式的HEMT，与第三实施方式相比能够进一步抑制电流崩塌。进而，抑制与设置第一氧化铝层28相伴的HEMT的阈值电压的降低，常闭动作的实现变得容易。
(第五实施方式)
本实施方式的半导体装置除了在第二氧化铝层与栅电极之间还具备氮化铝层这点以外，与第四实施方式相同。以下，与第四实施方式重复的内容省略叙述。
图24是本实施方式的半导体装置的示意剖面图。本实施方式的半导体装置是使用GaN系半导体的HEMT。
本实施方式的HEMT如图24所示，具备基板10、缓冲层12、沟道层14(第一氮化物半导体层)、势垒层16(第二氮化物半导体层)、源电极18(第一电极)、漏电极20(第二电极)、p型层22、栅电极24、源极场板26(导电层)、第一氧化铝层28、氧化硅层30、第二氧化铝层32、保护膜34、氮化铝层50。
氮化铝层50设置于第二氧化铝层33与栅电极24之间。氮化铝层50设置于第二氧化铝层33与p型层22之间。
氮化铝层50的膜厚例如是1nm以上且5nm以下。
本实施方式的HEMT通过具备氮化铝层50，能够防止p型层22、栅电极24的氧化。因此，能够抑制p型层22、栅电极24的氧化所致的HEMT的特性变动。
此外，通过使在第二氧化铝层32中包含的第二元素成为氮，第二氧化铝层33的栅电极24的一侧的端部的氮浓度比第二氧化铝层33的中央部的氮浓度高，也能够得到同样的效果。
以上，根据本实施方式的HEMT，与第四实施方式同样地，能够抑制电流崩塌。进而，能够抑制p型层22、栅电极24的氧化所致的HEMT的特性变动。
(第六实施方式)
本实施方式的半导体装置除了还具备栅极场板这点以外，与第一实施方式相同。以下，与第一实施方式重复的内容省略叙述。
图25是本实施方式的半导体装置的示意剖面图。本实施方式的半导体装置是使用GaN系半导体的HEMT。
本实施方式的HEMT如图25所示，具备基板10、缓冲层12、沟道层14(第一氮化物半导体层)、势垒层16(第二氮化物半导体层)、源电极18(第一电极)、漏电极20(第二电极)、p型层22、栅电极24、源极场板26(导电层)、第一氧化铝层28、氧化硅层30、第二氧化铝层32、保护膜34、栅极场板52(导电层)。
栅极场板52设置于势垒层16上。漏电极20与栅极场板52之间的水平方向的第一距离(图25中的“d1”)小于漏电极20与栅电极24之间的水平方向的第二距离(图25中的“d2”)。换言之，和栅极场板52的漏电极20侧的端部位于栅电极24与漏电极20之间。
栅极场板52与栅电极24物理连接并电连接。栅极场板52具备缓和施加高的漏极电压时的电场，抑制电流崩塌的功能。
栅极场板52例如是金属电极，栅极场板52例如是氮化钛(TiN)。
本实施方式的HEMT通过除了源极场板26以外还具备栅极场板52，施加高的漏极电压时的电场被进一步缓和。因此，与第一实施方式相比，能够进一步抑制电流崩塌。
(第七实施方式)
本实施方式的半导体装置在沟道层14以及势垒层16形成的槽(凹槽)内埋入栅电极、即具备所谓栅极/凹槽构造这点以及不具备p型层这点上，与第三实施方式不同。因此，与第三实施方式重复的内容省略叙述。
图26是本实施方式的半导体装置的示意剖面图。
本实施方式的HEMT如图26所示，在设置于源电极18与漏电极20之间的沟道层14以及势垒层16的槽54(凹槽)的内表面上，形成第一氧化铝层28、氧化硅层30、第二氧化铝层32。槽54的底部位于沟道层14内。栅电极24也设置于槽54内。栅电极24与第二氧化铝层32相接。
根据本实施方式的半导体装置，与第三实施方式同样地，能够实现电流崩塌的抑制和阈值电压的上升。另外，通过具备栅极/凹槽构造，阈值电压进一步上升，常闭动作的实现变得容易。
(第八实施方式)
本实施方式的半导体装置除了具备p型层22这点以外与第七实施方式相同。因此，与第七实施方式重复的内容省略叙述。
图27是本实施方式的半导体装置的示意剖面图。
本实施方式的HEMT如图27所示，在设置于源电极18与漏电极20之间的沟道层14以及势垒层16的槽54(凹槽)的内表面，形成第一氧化铝层28、氧化硅层30、第二氧化铝层32。槽54的底部位于沟道层14内。栅电极24也设置于槽54内。在栅电极24与第二氧化铝层32之间设置p型层22。
根据本实施方式的半导体装置，与第七实施方式同样地，能够实现电流崩塌的抑制和阈值电压的上升。另外，通过具备p型层22，阈值电压进一步上升，常闭动作的实现变得容易。
(第九实施方式)
本实施方式的半导体装置在具备在势垒层16中形成的槽(凹槽)内埋入p型层的、所谓栅极/凹槽构造这点上，与第一实施方式不同。因此，与第一实施方式重复的内容省略叙述。
图28是本实施方式的半导体装置的示意剖面图。
本实施方式的HEMT如图28所示，在设置于源电极18与漏电极20之间的势垒层16的槽56(凹槽)的内表面上，设置p型层22。
根据本实施方式的半导体装置，与第一实施方式同样地，能够抑制电流崩塌。另外，通过具备栅极/凹槽构造，阈值电压上升，常闭动作的实现变得容易。
(第十实施方式)
本实施方式的半导体装置除了在势垒层16与p型层22之间设置第一氧化铝层28、氧化硅层30、第二氧化铝层32以外，与第九实施方式相同。因此，与第九实施方式重复的内容省略叙述。
图29是本实施方式的半导体装置的示意剖面图。
本实施方式的HEMT如图29所示，在设置于源电极18与漏电极20之间的势垒层16的槽56(凹槽)的内表面上，设置p型层22。在势垒层16与p型层22之间，设置第一氧化铝层28、氧化硅层30、第二氧化铝层32。
根据本实施方式的半导体装置，与第九实施方式同样地，能够抑制电流崩塌。另外，通过具备栅极/凹槽构造，阈值电压上升，常闭动作的实现变得容易。另外，通过具备第一氧化铝层28、氧化硅层30、第二氧化铝层32，栅电极24与势垒层16之间的栅极泄漏电流被降低。
(第十一实施方式)
本实施方式的半导体装置在沟道层设置埋入p型层这点以及在势垒层与栅电极之间不具备p型层这点上，与第三实施方式不同。因此，与第三实施方式重复的内容省略叙述。
图30是本实施方式的半导体装置的示意剖面图。
本实施方式的HEMT如图30所示，在沟道层14内设置埋入p型层。埋入p型层通过对例如镁(Mg)进行离子注入而形成。
根据本实施方式的半导体装置，与第三实施方式同样地，能够实现电流崩塌的抑制和阈值电压的上升。另外，通过具备埋入p型层，能够使阈值电压上升。
(第十二实施方式)
本实施方式的半导体装置在是纵向的HEMT这点上，与第三实施方式不同。第一氧化铝层28、氧化硅层30、第二氧化铝层32与第一实施方式以及第三实施方式相同。以下，与第一实施方式以及第三实施方式重复的内容省略叙述。
图31是本实施方式的半导体装置的示意剖面图。本实施方式的半导体装置是使用GaN系半导体的纵向的HEMT。
本实施方式的HEMT如图31所示，具备基板110、沟道层114、势垒层116、源极区域117、p型阻塞区域119、p型接触区域121、源电极118、漏电极120、p型层122、栅电极124、第一氧化铝层28、氧化硅层30、第二氧化铝层32、保护膜134。
基板110例如是n型的GaN。沟道层114例如是浓度比基板110低的n型的AlXGa1-XN(0≤X<1)。势垒层116例如是未掺杂的AlYGa1-YN(0<Y≤1、X<Y)。源极区域117例如是n型的AlYGa1-YN(0<Y≤1、X<Y)。p型阻塞区域119例如是p型的GaN。p型接触区域121例如是p型的AlZGa1-ZN(0≤Z<1)。
本实施方式的HEMT通过对栅电极124施加的栅极电压，控制从源电极118流到漏电极120的电流的导通状态和截止状态。
p型阻塞区域119具备通过在截止状态下使两个p型阻塞区域119之间耗尽化而切断电流的功能。p型阻塞区域119能够通过用蚀刻去除例如利用外延生长形成的p型的GaN的一部分来形成。
p型接触区域121具有使源电极118和p型阻塞区域119电导通的功能。p型接触区域121能够通过对例如镁(Mg)和氢(H)进行离子注入来形成。
例如，也可以将未图示的源极场板设置于势垒层116、源极区域117上。另外，也可以将未图示的栅极场板设置于源极区域117上。另外，源极区域117也可以与栅电极124交叠。
根据本实施方式的半导体装置，与第三实施方式同样地，能够实现电流崩塌的抑制和阈值电压的上升。另外，通过成为纵向的HEMT，能够使每单位面积的导通电流增大。
(第十三实施方式)
本实施方式的电源电路以及计算机具有第一至第十一实施方式的HEMT。
图32是本实施方式的计算机的示意图。本实施方式的计算机例如是服务器200。
服务器200在框体60内具有电源电路62。服务器200是使服务器软件工作的计算机。电源电路62具有第一至第九实施方式的HEMT100。
电源电路62通过具有电流崩塌被抑制的HEMT100，具备高的可靠性。另外，服务器200通过具有电源电路62，具备高的可靠性。
根据本实施方式，能够实现具备高的可靠性的电源电路以及计算机。
在实施方式中，作为GaN系半导体层的材料，以GaN、AlGaN为例子进行了说明，例如，但还能够应用含有铟(In)的InGaN、InAlN、InAlGaN。另外，作为GaN系半导体层的材料，还能够应用AlN。
另外，在实施方式中，作为势垒层16，以未掺杂的AlGaN为例子进行了说明，但还能够应用n型的AlGaN。
虽然说明了本发明的几个实施方式，但这些实施方式仅为例示，未限定发明的范围。这些新的半导体装置、电源电路、计算机和半导体装置的制造方法的实施方式能够以其它各种方式实施，能够在不脱离发明的要旨的范围内，进行各种省略、置换、变更。这些实施方式、其变形包含于发明的范围、要旨内，并且包含于权利要求书记载的发明和其均等的范围内。
此外，能够将上述实施方式总结为以下的技术方案。
技术方案1
一种半导体装置，具备：
第一氮化物半导体层，含有镓(Ga)；
第二氮化物半导体层，设置于所述第一氮化物半导体层上，带隙比所述第一氮化物半导体层大，并且含有镓(Ga)；
第一电极，设置于所述第一氮化物半导体层上，与所述第一氮化物半导体层电连接；
第二电极，设置于所述第一氮化物半导体层上，与所述第一氮化物半导体层电连接；
栅电极，在所述第一氮化物半导体层上，设置于所述第一电极与所述第二电极之间；
导电层，设置于所述第二氮化物半导体层上，与所述第二电极之间的第一距离小于所述第二电极与所述栅电极之间的第二距离，与所述第一电极或者所述栅电极电连接；
第一氧化铝层，至少一部分设置于所述栅电极与所述第二电极之间，设置于所述第二氮化物半导体层与所述导电层之间；
氧化硅层，至少一部分设置于所述第一氧化铝层与所述导电层之间；以及
第二氧化铝层，至少一部分设置于所述氧化硅层与所述导电层之间。
技术方案2
根据技术方案1所述的半导体装置，其中，
所述第一氧化铝层含有硼(B)、镓(Ga)、钪(Sc)、钇(Y)、镧系元素(La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)、镁(Mg)、钙(Ca)、锶(Sr)、钡(Ba)以及氮(N)的群中的至少一个第一元素，
所述第二氧化铝层含有硼(B)、镓(Ga)、钪(Sc)、钇(Y)、镧系元素(La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)、镁(Mg)、钙(Ca)、锶(Sr)、钡(Ba)以及氮(N)的群中的至少一个第二元素。
技术方案3
根据技术方案2所述的半导体装置，其中，
所述至少一个第一元素以及所述至少一个第二元素是氮，所述第二氧化铝层的氮浓度高于所述第一氧化铝层的氮浓度。
技术方案4
根据技术方案2或者技术方案3所述的半导体装置，其中，
所述第一氧化铝层中的所述至少一个第一元素的浓度是铝的浓度的10％以上，
所述第二氧化铝层中的所述至少一个第二元素的浓度是铝的浓度的10％以上。
技术方案5
根据技术方案2至技术方案4中的任意一项所述的半导体装置，其中，
所述氧化硅层的所述至少一个第一元素的浓度低于所述第一氧化铝层的所述至少一个第一元素的浓度，
所述氧化硅层的所述至少一个第二元素的浓度低于所述第二氧化铝层的所述至少一个第二元素的浓度。
技术方案6
根据技术方案1所述的半导体装置，其中，
所述第一氧化铝层含有镁(Mg)、钙(Ca)、锶(Sr)、钡(Ba)以及氮(N)的群中的至少一个第一元素，
所述第一氧化铝层含有氟(F)、氢(H)以及重氢(D)的群中的至少一个第三元素。
技术方案7
根据技术方案6所述的半导体装置，其中，
所述第一氧化铝层中的第一位置处的所述至少一个第一元素的浓度是所述第一位置处的所述至少一个第三元素的浓度的80％以上且120％以下。
技术方案8
根据技术方案1、技术方案6或者技术方案7中的任意一项所述的半导体装置，其中，
所述第二氧化铝层含有镁(Mg)、钙(Ca)、锶(Sr)、钡(Ba)以及氮(N)的群中的至少一个第二元素，
所述第二氧化铝层含有氟(F)、氢(H)以及重氢(D)的群中的至少一个第四元素。
技术方案9
根据技术方案8所述的半导体装置，其中，
所述第二氧化铝层中的第二位置处的所述至少一个第二元素的浓度是所述第二位置处的所述至少一个第四元素的浓度的80％以上且120％以下。
技术方案10
根据技术方案1至技术方案9中的任意一项所述的半导体装置，其中，
所述第一氧化铝层、所述氧化硅层以及所述第二氧化铝层设置于所述第一氮化物半导体层与所述栅电极之间。
技术方案11
根据技术方案10所述的半导体装置，其中，
在所述第二氧化铝层与所述栅电极之间，还具备氮化铝层。
技术方案12
根据技术方案1至技术方案11中的任意一项所述的半导体装置，其中，
所述氧化硅层中的所述第二氧化铝层的一侧的铝的量比所述氧化硅层中的所述第一氧化铝层的一侧的铝的量多。
技术方案13
根据技术方案1至技术方案12中的任意一项所述的半导体装置，其中，
所述第二氧化铝层的硅的量比所述第一氧化铝层中的硅的量多。
技术方案14
根据技术方案1至技术方案13中的任意一项所述的半导体装置，其中，
所述第二氧化铝层的厚度比所述第一氧化铝层的厚度厚。
技术方案15
根据技术方案1至技术方案14中的任意一项所述的半导体装置，其中，
在所述氧化硅层中存在铝浓度是1×1016cm-3以下的区域。
技术方案16
一种电源电路，具备技术方案1至技术方案15中的任意一项所述的半导体装置。
技术方案17
一种计算机，具备技术方案1至技术方案15中的任意一项所述的半导体装置。
技术方案18
一种半导体装置的制造方法，其中，
在含有镓(Ga)的氮化物半导体层上，
形成第一氧化铝层，
在所述第一氧化铝层上形成氧化硅层，
在所述氧化硅层上形成第二氧化铝层，
在所述第二氧化铝层上形成导电层。
技术方案19
根据技术方案18所述的半导体装置的制造方法，其中，
在形成所述第一氧化铝层之后且在形成所述氧化硅层之前，进行700℃以上的热处理。
技术方案20
根据技术方案18或者技术方案19所述的半导体装置的制造方法，其中，
所述第一氧化铝层含有硼(B)、镓(Ga)、钪(Sc)、钇(Y)、镧系元素(La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)、镁(Mg)、钙(Ca)、锶(Sr)、钡(Ba)以及氮(N)的群中的至少一个第一元素，
所述第二氧化铝层含有硼(B)、镓(Ga)、钪(Sc)、钇(Y)、镧系元素(La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)、镁(Mg)、钙(Ca)、锶(Sr)、钡(Ba)以及氮(N)的群中的至少一个第二元素。
技术方案21
根据技术方案20所述的半导体装置的制造方法，其中，
所述至少一个第一元素以及所述至少一个第二元素是氮。
技术方案22
根据技术方案18至技术方案21中的任意一项所述的半导体装置的制造方法，其中，
在所述第二氧化铝层上形成栅电极。

Claims (22)

1.一种半导体装置，具备：
第一氮化物半导体层，含有镓；
第二氮化物半导体层，设置于所述第一氮化物半导体层上，带隙比所述第一氮化物半导体层大，并且含有镓；
第一电极，设置于所述第一氮化物半导体层上，与所述第一氮化物半导体层电连接；
第二电极，设置于所述第一氮化物半导体层上，与所述第一氮化物半导体层电连接；
栅电极，在所述第一氮化物半导体层上设置于所述第一电极与所述第二电极之间；
导电层，设置于所述第二氮化物半导体层上，与所述第二电极之间的第一距离小于所述第二电极与所述栅电极之间的第二距离，与所述第一电极或者所述栅电极电连接；
第一氧化铝层，至少一部分设置于所述栅电极与所述第二电极之间，设置于所述第二氮化物半导体层与所述导电层之间；
氧化硅层，至少一部分设置于所述第一氧化铝层与所述导电层之间；以及
第二氧化铝层，至少一部分设置于所述氧化硅层与所述导电层之间。
2.根据权利要求1所述的半导体装置，其中，
所述第一氧化铝层含有硼、镓、钪、钇、镧系元素、镁、钙、锶、钡以及氮的群中的至少一个第一元素，
所述第二氧化铝层含有硼、镓、钪、钇、镧系元素、镁、钙、锶、钡以及氮的群中的至少一个第二元素。
3.根据权利要求2所述的半导体装置，其中，
所述至少一个第一元素以及所述至少一个第二元素是氮，所述第二氧化铝层的氮浓度高于所述第一氧化铝层的氮浓度。
4.根据权利要求2或者3所述的半导体装置，其中，
所述第一氧化铝层中的所述至少一个第一元素的浓度是铝的浓度的10％以上，
所述第二氧化铝层中的所述至少一个第二元素的浓度是铝的浓度的10％以上。
5.根据权利要求2至4中的任意一项所述的半导体装置，其中，
所述氧化硅层的所述至少一个第一元素的浓度低于所述第一氧化铝层的所述至少一个第一元素的浓度，
所述氧化硅层的所述至少一个第二元素的浓度低于所述第二氧化铝层的所述至少一个第二元素的浓度。
6.根据权利要求1所述的半导体装置，其中，
所述第一氧化铝层含有镁、钙、锶、钡以及氮的群中的至少一个第一元素，
所述第一氧化铝层含有氟、氢以及重氢的群中的至少一个第三元素。
7.根据权利要求6所述的半导体装置，其中，
所述第一氧化铝层中的第一位置处的所述至少一个第一元素的浓度是所述第一位置处的所述至少一个第三元素的浓度的80％以上且120％以下。
8.根据权利要求1、6或者7中的任意一项所述的半导体装置，其中，
所述第二氧化铝层含有镁、钙、锶、钡以及氮的群中的至少一个第二元素，
所述第二氧化铝层含有氟、氢以及重氢的群中的至少一个第四元素。
9.根据权利要求8所述的半导体装置，其中，
所述第二氧化铝层中的第二位置处的所述至少一个第二元素的浓度是所述第二位置处的所述至少一个第四元素的浓度的80％以上且120％以下。
10.根据权利要求1至9中的任意一项所述的半导体装置，其中，
所述第一氧化铝层、所述氧化硅层以及所述第二氧化铝层设置于所述第一氮化物半导体层与所述栅电极之间。
11.根据权利要求10所述的半导体装置，其中，
在所述第二氧化铝层与所述栅电极之间，还具备氮化铝层。
12.根据权利要求1至11中的任意一项所述的半导体装置，其中，
所述氧化硅层中的所述第二氧化铝层的一侧的铝的量比所述氧化硅层中的所述第一氧化铝层的一侧的铝的量多。
13.根据权利要求1至12中的任意一项所述的半导体装置，其中，
所述第二氧化铝层的硅的量比所述第一氧化铝层中的硅的量多。
14.根据权利要求1至13中的任意一项所述的半导体装置，其中，
所述第二氧化铝层的厚度比所述第一氧化铝层的厚度厚。
15.根据权利要求1至14中的任意一项所述的半导体装置，其中，
在所述氧化硅层中存在铝浓度为1×1016cm-3以下的区域。
16.一种电源电路，其中，
具备权利要求1至15中的任意一项所述的半导体装置。
17.一种计算机，其中，
具备权利要求1至15中的任意一项所述的半导体装置。
18.一种半导体装置的制造方法，其中，
在含有镓的氮化物半导体层上形成第一氧化铝层，
在所述第一氧化铝层上形成氧化硅层，
在所述氧化硅层上形成第二氧化铝层，
在所述第二氧化铝层上形成导电层。
19.根据权利要求18所述的半导体装置的制造方法，其中，
在形成所述第一氧化铝层之后且在形成所述氧化硅层之前，进行700℃以上的热处理。
20.根据权利要求18或者19所述的半导体装置的制造方法，其中，
所述第一氧化铝层含有硼、镓、钪、钇、镧系元素、镁、钙、锶、钡以及氮的群中的至少一个第一元素，
所述第二氧化铝层含有硼、镓、钪、钇、镧系元素、镁、钙、锶、钡以及氮的群中的至少一个第二元素。
21.根据权利要求20所述的半导体装置的制造方法，其中，
所述至少一个第一元素以及所述至少一个第二元素是氮。
22.根据权利要求18至21中的任意一项所述的半导体装置的制造方法，其中，
在所述第二氧化铝层上形成栅电极。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110838488A (zh) * 2018-08-15 2020-02-25 台湾积体电路制造股份有限公司 半导体装置与其形成方法
CN110911490A (zh) * 2018-09-18 2020-03-24 株式会社东芝 半导体装置
CN111952355A (zh) * 2020-08-21 2020-11-17 浙江大学 基于多漏指结构的GaN HEMT器件及其制备方法
CN113675268A (zh) * 2020-07-31 2021-11-19 台湾积体电路制造股份有限公司 半导体结构及其形成方法
TWI832478B (zh) * 2022-03-24 2024-02-11 台灣積體電路製造股份有限公司 半導體結構
CN117690962A (zh) * 2024-02-02 2024-03-12 深圳天狼芯半导体有限公司 氮化镓功率器件的结构、制造方法及电子设备

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7170433B2 (ja) 2018-06-19 2022-11-14 株式会社東芝 半導体装置及びその製造方法
US10797153B2 (en) * 2018-07-02 2020-10-06 Semiconductor Components Industries, Llc Process of forming an electronic device including an access region
JP7065329B2 (ja) * 2018-09-27 2022-05-12 パナソニックＩｐマネジメント株式会社 窒化物半導体装置及びその製造方法
JP7228984B2 (ja) * 2018-10-11 2023-02-27 新電元工業株式会社 突入電流防止回路
CN112420813B (zh) * 2020-11-19 2022-08-02 厦门市三安集成电路有限公司 用于ⅲ-ⅴ族氮化物器件的表面钝化结构及其器件
WO2022126309A1 (en) * 2020-12-14 2022-06-23 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device structures and methods of manufacturing the same
JP7564753B2 (ja) 2021-04-15 2024-10-09 株式会社東芝 半導体装置
WO2022264191A1 (ja) * 2021-06-14 2022-12-22 三菱電機株式会社 半導体装置および半導体装置の製造方法
US20240030309A1 (en) * 2021-09-28 2024-01-25 Innoscience (Suzhou) Technology Co., Ltd. Nitride-based semiconductor device and method for manufacturing the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090146186A1 (en) * 2007-12-07 2009-06-11 The Government of the United State of America, as represented by the Secretary of the Navy Gate after Diamond Transistor
US20150034957A1 (en) * 2013-08-01 2015-02-05 Taiwan Semiconductor Manufacturing Co., Ltd. Normally-off enhancement-mode misfet
CN105977293A (zh) * 2015-03-13 2016-09-28 株式会社东芝 半导体装置及其制造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100400246B1 (ko) * 2000-12-29 2003-10-01 주식회사 하이닉스반도체 고집적 디램용 셀 커패시터의 제조방법
JP5301208B2 (ja) 2008-06-17 2013-09-25 日本電信電話株式会社 半導体装置
CN102449743A (zh) * 2009-04-24 2012-05-09 应用材料公司 用于后续高温第三族沉积的基材预处理
JP2011198837A (ja) 2010-03-17 2011-10-06 Renesas Electronics Corp 半導体装置およびその製造方法
JP2013183060A (ja) * 2012-03-02 2013-09-12 Toshiba Corp 半導体装置
JP5990976B2 (ja) * 2012-03-29 2016-09-14 富士通株式会社 半導体装置及び半導体装置の製造方法
JP6085442B2 (ja) * 2012-09-28 2017-02-22 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
DE102012111512B4 (de) * 2012-11-28 2021-11-04 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Halbleiterstreifenlaser
JP2014183125A (ja) * 2013-03-18 2014-09-29 Fujitsu Ltd 半導体装置
CN103367403B (zh) * 2013-08-01 2019-10-08 苏州能讯高能半导体有限公司 半导体器件及其制造方法
JP2016058681A (ja) * 2014-09-12 2016-04-21 株式会社東芝 半導体装置
JP6565223B2 (ja) * 2015-03-05 2019-08-28 富士通株式会社 半導体装置及びその製造方法、電源装置、高周波増幅器
JP6478752B2 (ja) 2015-03-24 2019-03-06 株式会社東芝 半導体装置及びその製造方法
JP6627441B2 (ja) * 2015-11-11 2020-01-08 住友電気工業株式会社 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090146186A1 (en) * 2007-12-07 2009-06-11 The Government of the United State of America, as represented by the Secretary of the Navy Gate after Diamond Transistor
US20150034957A1 (en) * 2013-08-01 2015-02-05 Taiwan Semiconductor Manufacturing Co., Ltd. Normally-off enhancement-mode misfet
CN105977293A (zh) * 2015-03-13 2016-09-28 株式会社东芝 半导体装置及其制造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110838488A (zh) * 2018-08-15 2020-02-25 台湾积体电路制造股份有限公司 半导体装置与其形成方法
CN110911490A (zh) * 2018-09-18 2020-03-24 株式会社东芝 半导体装置
CN110911490B (zh) * 2018-09-18 2023-12-05 株式会社东芝 半导体装置
CN113675268A (zh) * 2020-07-31 2021-11-19 台湾积体电路制造股份有限公司 半导体结构及其形成方法
CN111952355A (zh) * 2020-08-21 2020-11-17 浙江大学 基于多漏指结构的GaN HEMT器件及其制备方法
CN111952355B (zh) * 2020-08-21 2021-03-12 浙江大学 基于多漏指结构的GaN HEMT器件及其制备方法
TWI832478B (zh) * 2022-03-24 2024-02-11 台灣積體電路製造股份有限公司 半導體結構
CN117690962A (zh) * 2024-02-02 2024-03-12 深圳天狼芯半导体有限公司 氮化镓功率器件的结构、制造方法及电子设备
CN117690962B (zh) * 2024-02-02 2024-05-07 深圳天狼芯半导体有限公司 氮化镓功率器件的结构、制造方法及电子设备

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Publication number Publication date
US20180204916A1 (en) 2018-07-19
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