TWI832478B - 半導體結構 - Google Patents

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Abstract

根據本揭露之一種封裝結構包含：一底部基板；一底部互連結構，其位於該底部基板上方；一頂部互連結構，其放置於該底部互連結構上方且包含一金屬構件；一頂部基板，其位於該頂部互連結構上方；及一保護膜，其放置於該頂部基板上。該保護膜包含：一界面層，其位於該頂部基板上；至少一個偶極誘導層，其位於該界面層上；一濕氣阻擋層，其位於該至少一個偶極誘導層上；及一個氧化矽層，其位於該濕氣阻擋層上方。該至少一個偶極誘導層包含氧化鋁、氧化鈦或氧化鋯。

Description

半導體結構
本發明實施例係有關一種半導體結構。
積體電路(IC)工業已經歷指數增長。IC材料及設計上之技術進步已產生數代IC，其中每一代具有比上一代更小且更複雜之電路。在IC演進過程中，功能密度(亦即，每晶片面積之互連裝置數目)已通常增加，而幾何大小(亦即，可使用一製作製程來形成之最小組件(或線))已減小。此按比例縮小製程通常藉由增加生產效率及降低相關聯成本而提供益處。
通常藉由將多個半導體基板(例如，半導體晶圓)堆疊至彼此上而形成多維整合式晶片。舉例而言，在一多維整合式晶片製作製程期間，可將一頂部晶圓翻轉並接合至一底部晶圓。在完成接合製程之後，可將頂部晶圓之一半導體基板薄化以減小適合於所要應用之一最終厚度。一般而言，用於高電壓應用之最終厚度大於用於邏輯或低電壓應用之最終厚度。經減小厚度亦使得更容易自頂部晶圓之背面形成貫穿基板通路(TSV，或貫穿矽通路)。薄化製程及經減小厚度可導致洩漏路徑增加。儘管現有多維整合式晶片對於其既定目的通常係足夠的，但其並非在所有態樣中皆係令人滿意的。
根據本發明的一實施例，一種封裝結構包括：一底部基板；一底部互連結構，其位於該底部基板上方；一頂部互連結構，其放置於該底部互連結構上方且包括一金屬構件；一頂部基板，其位於該頂部互連結構上方；以及一保護膜，其放置於該頂部基板上，其中該保護膜包括：一界面層，其位於該頂部基板上；至少一個偶極誘導層，其位於該界面層上；一濕氣阻擋層，其位於該至少一個偶極誘導層上；及一個氧化矽層，其位於該濕氣阻擋層上方，其中該至少一個偶極誘導層包括氧化鋁、氧化鈦或氧化鋯。
根據本發明的另一實施例，一種裝置結構包括：一頂部互連結構；一頂部基板，其放置於該頂部互連結構上；以及一保護膜，其放置於該頂部基板上，其中該保護膜包括：至少一個偶極誘導層；及一濕氣阻擋層，其位於該至少一個偶極誘導層上，其中該至少一個偶極誘導層包括大於0.4 V之一平帶電壓移位，其中該濕氣阻擋層包括氧化鉭。
根據本發明的又一實施例，一種裝置結構包括：一頂部互連結構，其包括一接觸構件；一頂部基板，其放置於該頂部互連結構上且包括一隔離構件；一保護膜，其放置於該頂部基板上，其中該保護膜包括：一界面層；至少一個偶極誘導層，其放置於該界面層上方；一濕氣阻擋層，其位於該至少一個偶極誘導層上；及一頂部氧化物層；一貫穿通路，其延伸穿過該保護膜、該頂部基板、該隔離構件、該頂部互連結構之一部分以接觸該接觸構件；以及一通路襯層，其放置於該貫穿通路與該保護膜之間，其中該貫穿通路與該隔離構件及該接觸構件直接接觸。
以下揭露提供用於實施所提供標的物之不同構件之諸多不同實施例或實例。下文闡述組件及配置之特定實例以簡化本揭露。當然，此等僅係實例且並非意欲係限制性的。舉例而言，在以下說明中一第一構件在一第二構件上方或該第二構件上形成可包含其中第一構件與第二構件直接接觸地形成之實施例且亦可包含其中額外構件可形成於第一構件與第二構件之間使得第一構件與第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複參考編號及/或字母。此重複係出於簡單及清晰目的且並非實質上指示所論述之各種實施例及/或組態之間的一關係。
可在本文中為易於說明而使用空間相對術語(諸如「下方」、「下面」、「下部」、「上面」、「上部」及諸如此類)來闡述一個元件或構件與另一元件或構件之關係，如各圖中所圖解說明。該等空間相對術語意欲囊括在使用或操作中之裝置之除各圖中所繪示定向之外的不同定向。設備可以其他方式定向(旋轉90度或以其他定向)且可因此同樣地理解本文中所使用之空間相對描述語。
此外，當一數字或一數字範圍用「約」、「大約」及諸如此類來闡述時，該術語意欲囊括在一合理範圍內之數字，該合理範圍考慮到如由熟習此項技術者理解之在製造期間固有地產生之變化。舉例而言，基於與製造具有與所闡述數字相關聯之一特性之一構件相關聯之已知製造公差，數字或數字範圍囊括包含該數字之一合理範圍(諸如在所闡述數字之+/–10％內)。舉例而言，具有「約5 nm」之一厚度之一材料層可囊括介於自4.25 nm至5.75 nm之範圍內之一尺寸範圍，其中與沉積材料層相關聯之製造公差由熟習此項技術者已知為+/–15％。仍進一步地，本揭露可在各種實例中重複參考編號及/或字母。此重複係出於簡單及清晰目的且並非實質上指示所論述之各種實施例及/或組態之間的一關係。
通常藉由將多個半導體基板(例如，半導體晶圓)堆疊至彼此上而形成多維整合式晶片。舉例而言，在一多維整合式晶片製作製程期間，可將一頂部晶圓翻轉並接合至一底部晶圓以達成晶圓至晶圓通信。在完成接合製程之後，可將頂部晶圓之一半導體基板薄化以減小適合於所要應用之一最終厚度。一般而言，用於高電壓應用之最終厚度大於用於邏輯或低電壓應用之最終厚度。經減小厚度亦使得更容易自頂部晶圓之背面形成貫穿基板通路(TSV，或貫穿矽通路)。薄化製程可在基板表面上引入懸鍵。懸鍵及經減小厚度可導致洩漏路徑增加。
本揭露提供包含由氧化鋁、氧化鈦或氧化鋯形成之一或多個層之一洩漏預防結構。洩漏預防結構可提供一較強內建負固定電荷以改良洩漏保護。另外，本揭露之洩漏預防結構可具有一較小厚度以達成令人滿意的洩漏保護。洩漏預防結構之小的厚度可減少循環時間及生產成本。
現在將參考各圖更詳細地闡述本揭露之各種態樣。就此而言，圖1係圖解說明根據本揭露之各種態樣之形成包含一第一晶圓及一第二晶圓之一封裝結構之一方法100的一流程圖。方法100僅係一實例且並非意欲將本揭露限制於在方法100中明確圖解說明之內容。可在方法100之前、期間及之後提供額外步驟，且對於方法之額外實施例，可替換、消除或移動所闡述之某些步驟。出於簡單原因，並未在本文中闡述所有步驟。下文結合圖2至圖14闡述方法100，圖2至圖14係根據方法100之各種實施例處於不同製作階段處之一第一晶圓、一第二晶圓或一晶圓堆疊之片段剖面圖。為避免疑慮，圖2至圖14中之X、Y及Z方向一致地使用且彼此垂直。貫穿本揭露，除非另外明確地闡述，否則相似參考編號表示相似構件。
參考圖1、圖2及圖3，方法100包含一方塊102，其中提供一第一晶圓200及一第二晶圓300。圖2中所展示之第一晶圓200包含一第一基板202、製作於基板202上之一電晶體220，及位於第一基板202上方之一第一互連結構230。圖3中所展示之第二晶圓300包含一第二基板302及位於第二基板302上方之一第二互連結構330。在一實施例中，第一基板202及第二基板302兩者皆包含矽(Si)。另一選擇係，第一基板202及第二基板302可包含一化合物半導體，諸如碳化矽(SiC)、砷化鎵(GaAs)、磷化鎵(GaP)、磷化銦(InP)、砷化銦(InAs)及/或銻化銦；一合金半導體，諸如矽鍺(SiGe)、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。另一選擇係，第一基板202及第二基板302可為絕緣體上半導體基板，諸如一絕緣體上矽(SOI)基板、絕緣體上矽鍺(SGOI)基板或絕緣體上鍺(GeOI)基板。絕緣體上半導體基板可使用氧佈植分離(separation by implantation of oxygen) (SIMOX)、晶圓接合及/或其他適合方法來製作。取決於設計要求，第一基板202及第二基板302兩者皆可包含各種經摻雜區域(未展示)。在某些實施方案中，第一基板202及第二基板302包含摻雜有p型摻雜物(諸如硼(舉例而言，BF 2)、銦、其他p型摻雜物或其組合)之p型經摻雜區域(舉例而言，p型井)。在某些實施方案中，第一基板202及第二基板302包含摻雜有n型摻雜物(諸如磷(P)、砷(As)、其他n型摻雜物或其組合)之n型經摻雜區域(舉例而言，n型井)。在某些實施方案中，第一基板202及第二基板302包含形成有p型摻雜物與n型摻雜物之一組合之經摻雜區域。舉例而言，各種經摻雜區域可直接形成於第一基板202及第二基板302上及/或其中，以提供一p井結構、一n井結構、一雙井結構、一凸起結構或其組合。可執行一離子佈植製程、一擴散製程及/或其他適合摻雜製程以形成各種經摻雜區域。
參考圖2，電晶體220可為一平坦電晶體或一多閘極電晶體，諸如一鰭狀場效應電晶體(FinFET)或一環繞式閘極(GAA)電晶體。一平坦電晶體包含一閘極結構，該閘極結構可沿著其主動區域之一個表面誘導一平坦通道區域，因此得名。一FinFET包含自一基板產生之一鰭形主動區域及放置於鰭形主動區域之一頂部表面及側壁上方之一閘極結構。一GAA電晶體包含延伸於兩個源極/汲極構件之間的至少一個通道部件及完全包繞在至少一個通道部件上之一閘極結構。由於其閘極結構包繞在通道部件上，因此一GAA電晶體亦可被稱為一環繞閘極電晶體(SGT)。取決於形狀及定向，一GAA電晶體中之一通道部件可被稱為一奈米片、一半導體線、一奈米線、一奈米結構、一奈米柱、一奈米樑或一奈米橋。在某些例項中，一GAA電晶體可藉由通道部件之形狀來表示。舉例而言，具有一或多個奈米片通道部件之一GAA電晶體亦可被稱為一奈米片電晶體或一奈米片FET。圖2中代表性地展示之電晶體220係包含放置於一主動區域204之一通道區域上方之一閘極結構208之一平坦裝置，該主動區域放置於第一基板202中。電晶體220亦包含源極/汲極區域206。儘管在圖2及後續各圖中將電晶體220展示為一平坦裝置，但應理解，電晶體220亦可為一FinFET或一GAA電晶體。
儘管未明確展示，但閘極結構208包含一界面層，該界面層介接通道區域、位於界面層上方之一閘極介電層及位於閘極介電層上方之一閘極電極層。界面層可包含一介電材料，諸如氧化矽、矽酸鉿或氮氧化矽。界面層可藉由化學氧化、熱氧化、原子層沉積(ALD)、化學氣相沉積(CVD)及/或其他適合方法而形成。閘極介電層可包含一高介電係數材料，諸如氧化鉿。另一選擇係，閘極介電層可包含其他高介電係數材料，諸如氧化鈦(TiO 2)、氧化鉿鋯(HfZrO)、氧化鉭(Ta 2O 5)、氧化鉿矽(HfSiO 4)、氧化鋯(ZrO 2)、氧化鋯矽(ZrSiO 2)、氧化鑭(La 2O 3)、氧化鋁(Al 2O 3)、氧化鋯(ZrO)、氧化釔(Y 2O 3)、SrTiO 3(STO)、BaTiO 3(BTO)、BaZrO、氧化鉿鑭(HfLaO)、氧化鑭矽(LaSiO)、氧化鋁矽(AlSiO)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、(Ba,Sr)TiO 3(BST)、氮化矽(SiN)、氮氧化矽(SiON)、其組合或其他適合材料。閘極介電層可藉由ALD、物理氣相沉積(PVD)、CVD、氧化及/或其他適合方法而形成。
閘極結構208之閘極電極層可包含一單個層或另一選擇係一多層結構，諸如用以增強裝置效能之一金屬層與一選定工作功能之各種組合(工作功能金屬層)、一襯層、一潤濕層、一黏合層、一金屬合金或一金屬矽化物。藉由實例方式，閘極電極層可包含氮化鈦(TiN)、鈦鋁(TiAl)、氮化鈦鋁(TiAlN)、氮化鉭(TaN)、鉭鋁(TaAl)、氮化鉭鋁(TaAlN)、碳化鉭鋁(TaAlC)、碳氮化鉭(TaCN)、鋁(Al)、鎢(W)、鎳(Ni)、鈦(Ti)、釕(Ru)、鈷(Co)、鉑(Pt)、碳化鉭(TaC)、氮化鉭矽(TaSiN)、銅(Cu)、其他耐火金屬或其他適合金屬材料或者其一組合。
源極/汲極區域206可為主動區域204中之經摻雜區域或者使用氣相磊晶(VPE)、超高真空CVD (UHV-CVD)、分子束磊晶(MBE)及/或其他適合製程來沉積之磊晶構件。當源極/汲極區域206係n型時，其可包含摻雜有一n型摻雜物(諸如磷(P)或砷(As))之矽(Si)。當源極/汲極區域206係p型時，其可包含摻雜有一p型摻雜物(諸如硼(B)或二氟化硼(BF 2))之矽(Si)或矽鍺(SiGe)。
雖然未在圖2中明確展示，但如主動區域204之多個主動區域形成於第一基板202上方。主動區域可藉由一隔離構件而彼此隔離。在某些實施方案中，隔離構件可藉由以下操作而形成：使用一乾式蝕刻製程在第一基板202或第一基板202上之一磊晶層中蝕刻一溝槽並使用一化學氣相沉積(CVD)製程、可流動CVD (FCVD)製程或一旋塗玻璃製程用絕緣體材料來填充溝槽。可執行一化學機械拋光(CMP)製程以移除過多絕緣體材料且提供一平坦表面。當主動區域204係半導體鰭片或具有鰭狀結構時，絕緣體材料然後經回蝕以形成隔離構件，使得主動區域升高至高於隔離構件。在某些實施方案中，隔離構件可包含一多層結構，該多層結構包含一襯層介電層及塊體介電層。隔離構件可包含氧化矽、氮氧化矽、硼矽酸鹽玻璃(BSG)或磷矽酸鹽玻璃(PSG)。在圖2中代表性地圖解說明一隔離構件205。
參考圖2，第一互連結構230可包含八(8)個至十六(16)個金屬層。儘管為簡單起見僅在圖2中展示四個金屬層及一頂部金屬層，但第一互連結構230可包含被省略之更多金屬層。金屬層中之每一者包含一蝕刻停止層(ESL) (未明確展示)及放置於ESL上之一金屬間介電(IMD)層。可據稱，ESL與IMD層交錯或IMD層與ESL交錯。ESL可包含碳化矽、氮化矽或氮氧化矽。IMD層可包含氧化矽、四乙基原矽酸鹽(TEOS)氧化物、無摻雜矽酸鹽玻璃(USG)或經摻雜氧化矽，諸如硼磷矽酸鹽玻璃(BPSG)、熔融矽酸鹽玻璃(FSG)、磷矽酸鹽玻璃(PSG)、硼摻雜之矽酸鹽玻璃(BSG)、低介電係數材料、其他適合介電材料或其組合。實例低介電係數材料包含碳摻雜之氧化矽、乾凝膠、氣凝膠、非晶氟化碳、苯環丁烯(BCB)或聚醯亞胺。
仍參考圖2，第一互連結構230之金屬層及頂部金屬層中之每一者包含複數個垂直延伸之通路及水平金屬線。藉由實例方式，在圖2中圖解說明一接觸通路210、一第一金屬線212、一第二金屬線214及一頂部金屬構件240。接觸通路210、第一金屬線212及第二金屬線214放置於第一金屬層中，該第一金屬層係最接近於電晶體220之金屬層。頂部金屬構件240放置於頂部金屬層中且暴露於第一互連結構230之一頂部表面上。如圖2中所展示，第一互連結構230亦包含未單獨標記之其他接觸通路、金屬線及頂部金屬構件。接觸通路及金屬線可包含銅(Cu)、鉭(Ta)、鎳(Ni)、鈷(Co)、鋁(Al)或其一組合。在一項實施例中，接觸通路、金屬線及頂部金屬可包含銅(Cu)。頂部金屬構件240可包含銅(Cu)、鋁(Al)或其一合金。在一項實施例中，頂部金屬構件240可包含鋁與銅之一合金。儘管未明確展示，但接觸通路、金屬線及頂部金屬構件可進一步包含用以介接含氧IMD之一阻障層。阻障層可包含氮化鈦(TiN)、氮化鉭(TaN)、氮化錳(MnN)或其他過渡金屬氮化物。
現在參考圖3。第二基板302可包含一電晶體或一記憶體裝置。舉例而言，第二基板302可包含類似於第一基板202中之邏輯電晶體220之一邏輯電晶體。另一選擇係，第二基板302可包含一記憶體裝置，諸如一動態隨機存取記憶體(DRAM)裝置。第二互連結構330可包含八(8)個至十六(16)個金屬層。為易於圖解說明，圖3中之第二互連結構330僅包含兩個金屬層及一頂部金屬層。應理解，第二互連結構330可包含數個額外金屬層。如同第一互連結構230，金屬層中之每一者包含一蝕刻停止層(ESL) (未明確展示)及放置於ESL上之一金屬間介電(IMD)層。可據稱，ESL與IMD層交錯或IMD層與ESL交錯。ESL可包含碳化矽、氮化矽或氮氧化矽。IMD層可包含氧化矽、四乙基原矽酸鹽(TEOS)氧化物、無摻雜矽酸鹽玻璃(USG)或經摻雜氧化矽，諸如硼磷矽酸鹽玻璃(BPSG)、熔融矽酸鹽玻璃(FSG)、磷矽酸鹽玻璃(PSG)、硼摻雜之矽酸鹽玻璃(BSG)、低介電係數材料、其他適合介電材料或其組合。實例低介電係數材料包含碳摻雜之氧化矽、乾凝膠、氣凝膠、非晶氟化碳、苯環丁烯(BCB)或聚醯亞胺。
仍參考圖3，第二互連結構330之金屬層及頂部金屬層中之每一者包含複數個垂直延伸之通路及水平金屬線。藉由實例方式，在圖3中圖解說明一金屬線312及一頂部金屬構件340。金屬線312放置於第一金屬層中，該第一金屬層係最接近於第二基板302之金屬層。頂部金屬構件340放置於頂部金屬層中且暴露於第二互連結構330之一頂部表面上。如圖3中所展示，第二互連結構330亦包含未單獨標記之其他接觸通路、金屬線及頂部金屬構件。第二互連結構330中之接觸通路、金屬線及頂部金屬構件可包含銅(Cu)、鉭(Ta)、鎳(Ni)、鈷(Co)、鋁(Al)或其一組合。儘管未明確展示，但接觸通路、金屬線及頂部金屬構件可進一步包含用以介接含氧IMD之一阻障層。阻障層可包含氮化鈦(TiN)、氮化鉭(TaN)、氮化錳(MnN)或其他過渡金屬氮化物。
參考圖1、圖4及圖5，方法100包含一方塊104，其中在第一晶圓200上方形成一第一接合層250且在第二晶圓300上方形成一第二接合層350。第一接合層250及第二接合層350之功能中之一者係提供一經對準通信介面。第一晶圓200與第二晶圓300具有不同頂部金屬圖案。亦即，當第一晶圓200被翻轉倒置時，第一晶圓200上之頂部金屬構件240將不與第二晶圓300上之頂部金屬構件340對準。第一接合層250及第二接合層350重新引導第一晶圓200及第二晶圓300上之頂部金屬構件之圖案以達成直接晶圓至晶圓通信。另外，直接晶圓接合需要一高位準之晶圓表面平坦度以及一高密度之虛設及功能接合金屬構件。第一晶圓200及第二晶圓300之頂部金屬層不具有用於直接晶圓接合製程之必要金屬構件密度。參考圖4，第一接合層250包含放置於一第一介電層252中之第一接觸通路254及放置於一第二介電層256中之第一接墊258。第一介電層252及第二介電層256可具有與上文所闡述之IMD層類似之一組合物。第一接觸通路254及第一接墊258可包含銅(Cu)、鉭(Ta)、鎳(Ni)、鈷(Co)、鋁(Al)、其一組合或其一合金。在一項實施例中，第一接觸通路254及第一接墊258可包含銅(Cu)且係一連續結構。類似地，圖5中所展示之第二接合層350包含放置於一第三介電層352中之第二接觸通路354及放置於一第四介電層356中之第二接墊358。第三介電層352及第四介電層356可與第一介電層252及第二介電層256共用相同組合物。第二接觸通路354及第二接墊358與第一接觸通路254及第一接墊258共用相同組合物。在某些實施例中，蝕刻停止層可放置於互連結構(230或330)與介電層(252或352)之間、介電層之間(252與256之間或352與356之間)，或者頂部介電層(256或356)上方以提供蝕刻終點控制或提供電遷移抑制。蝕刻停止層可包含碳化矽、氮氧化矽或氮化矽。為促進後續晶圓接合製程，位於第二介電層256或第四介電層356上方之最頂部蝕刻停止層可包含氮氧化矽。
參考圖1及圖6，方法100包含一方塊106，其中藉由接合第一接合層250與第二接合層350而將第一晶圓200接合至第二晶圓300。在方塊106處，將第一晶圓200連同第一接合層250一起翻轉倒置並接合至第二晶圓300以定義一晶圓堆疊400或一多疊層半導體結構400。為確保第一接合層250與第二接合層350之間的一強接合，清潔第一接合層250及第二接合層350之表面以移除有機及金屬污染物。在一實例製程中，使用一種硫酸過氧化氫混合物(SPM)、一種氫氧化銨與過氧化氫混合物(SC1)或此兩者來移除第一接合層250及第二接合層350上之有機污染物。可使用一種鹽酸與過氧化氫混合物(SC2)來移除金屬污染物。除了清潔之外，第一接墊258及第二接墊358亦可由一氬電漿或一氮電漿處理以活化其表面。在第二接合層350中之第二接墊358與第一接合層250中之第一接墊258對準之後，執行一退火以促進第二介電層256與第四介電層356 (或者第二介電層256或第四介電層356上之頂部蝕刻停止層)之凡得瓦(van der Waals)力接合以及第一接墊258與第二接墊358之表面活化接合(SAB)。在某些例項中，退火包含介於約200℃與約300℃之間的一溫度。如圖6中所展示，第一基板202位於晶圓堆疊400之頂部上。由於晶圓堆疊400中之第一晶圓200現在被翻轉倒置，因此隔離構件205之一頂部表面高於第一互連結構230。
參考圖1及圖7，方法100包含一方塊108，其中將第一晶圓200之第一基板202薄化以形成一經薄化第一基板2020。在某些實施例中，晶圓堆疊400可經歷多次薄化及拋光步驟以減小第二基板302之厚度。在一實例製程中，可使用鑽石磨輪來執行粗研磨、細研磨或超細研磨且可執行一化學機械拋光(CMP)製程來拋光經研磨第一基板202。在某些實施例中，第一基板202可被薄化，第一基板202之一總厚度係介於約2.8 µm與約6.0 µm之間。第一基板202之厚度與基於應用所需要之電隔離直接相關。當電晶體220係在一相對低操作電壓下進行操作之一邏輯裝置時，第一基板202可具有介於約2.8 µm與約4.0 µm之間的一較小厚度。當電晶體220係在一相對高操作電壓下進行操作之一高電壓裝置時，第一基板202可具有介於約4.0 µm與約6.0 µm之間的一較大厚度。如上文所闡述，薄化製程可在經薄化第一基板2020中引入懸鍵效應。懸鍵係導致中間間隙狀態及洩漏路徑之電活性缺陷。
參考圖1及圖8，方法100包含一方塊110，其中在第一基板202上方形成一保護膜412。在由圖8表示之某些實施例中，保護膜412係一多層，該多層包含一界面層404、位於界面層404上方之一第一高介電係數層406、位於第一高介電係數層406上方之一第二高介電係數層408，及位於第二高介電係數層408上方之一頂部氧化物層410。如本文中所使用，一高介電係數材料係指具有大於矽之一介電常數(k) (其係約3.9)之介電常數(k)之一介電材料。保護膜412中之此等子層具有不同功能。界面層404用作第一高介電係數層406中之高介電係數層與第二基板302中之半導體材料之間的一緩衝層。在某些實施例中，界面層404可包含氧化矽。第一高介電係數層406起作用以引入一內建負固定電荷，該內建負固定電荷可導致第二基板302中之正電荷之累積，藉此抵消懸鍵缺陷之效應。可使用ALD、遠端電漿ALD (RPALD)或CVD在介於約150℃與約300℃之間的一溫度下沉積第一高介電係數層406。
在某些實施例中，第一高介電係數層406可為一金屬氧化物層，諸如一個氧化鋁層、一個氧化鈦層、一個氧化鋯層或其一組合。研究已表明，此等材料在介接一個氧化矽層時傾向於具有強界面偶極矩。第一高介電係數層406之懸鍵中和功率可被量化為一平帶(V FB)電壓移位。一般而言，一較強界面偶極矩及一較大厚度可共同導致一較大平帶電壓移位直至厚度達到厚度增加不再導致平帶電壓移位(由於距界面之距離)之一點為止。基於實驗資料，用以充分中和懸鍵缺陷之一最小平帶電壓移位係約0.4 V。根據本揭露，第一高介電係數層406可產生大於0.4 V之一平帶電壓移位。舉例而言，當第一高介電係數層406由氧化鋁形成且具有約60 Å之一厚度時，平帶電壓移位係約1.4 V。當第一高介電係數層406由氧化鋁形成且具有約30 Å之一厚度時，平帶電壓移位係約1.15 V。在某些實施例中，第一高介電係數層406具有介於約15 Å與約55 Å之間的一厚度且仍可提供等於或大於0.4 V之一平帶電壓移位。此厚度範圍並非係無關緊要的。當第一高介電係數層406之厚度小於15 Å時，極難以確保第一高介電係數層406跨越第一晶圓200之整個第一基板202之均質性。當第一高介電係數層之厚度大於55 Å時，具有一薄的第一高介電係數層406之益處減少或不存在。當第一高介電係數層406被保持為薄的(例如，小於60 Å)時，沉積循環時間可減少且處理量(亦即，每小時晶圓(WPH))可增加。當使用ALD來沉積第一高介電係數層406時尤其如此，該ALD具有一緩慢沉積速率但傾向於在原樣沉積層中提供較佳結晶度。由於本揭露之第一高介電係數層406誘導一偶極矩，因此該第一高介電係數層亦可被稱為一偶極誘導層406。
第二高介電係數層408係用作一濕氣阻障層之一緻密層。已觀察到，當水進入至第一高介電係數層406中時，平帶電壓移位可大大減小。第二高介電係數層408阻止水進入至第一高介電係數層406中。在某些實施例中，第二高介電係數層408可包含氧化鉭。頂部氧化物層410用作用於後續通路開口形成製程之一硬遮罩。在某些實施例中，頂部氧化物層410可為一無摻雜矽酸鹽玻璃(USG)層，其包含氧化矽。在某些實施例中，界面層404具有介於約15 Å與約25 Å之間的一厚度。第二高介電係數層408必須係充分厚的以用作一濕氣阻障層。在某些實施例中，第二高介電係數層408之厚度可介於約400 Å與約600 Å之間。當第一高介電係數層406及第二高介電係數層408兩者皆由金屬氧化物形成時，其亦可被稱為一第一金屬氧化物層406及一第二金屬氧化物層408。
參考圖1及圖9，方法100包含一方塊112，其中穿過保護膜412以及第一基板202之一部分形成一背面通路開口416以暴露隔離構件205之一頂部表面。在一實例製程中，使用旋塗塗覆在頂部氧化物層410上方沉積一光阻劑層414。經沉積光阻劑層414可經歷一預暴露烘烤製程、暴露於自一光遮罩反射或透射穿過該光遮罩之輻射、一暴露後烘烤製程及顯影製程，以便形成一經圖案化光阻劑。然後使用經圖案化光阻劑414來蝕刻頂部氧化物層410、第二高介電係數層408、第一高介電係數層406、界面層404、第一基板202以及隔離構件205之一部分以在背面通路開口416中暴露隔離構件205。頂部氧化物層410、第二高介電係數層408、第一高介電係數層406、界面層404、第一基板202以及隔離構件205之部分之蝕刻可包含一乾式蝕刻製程、一濕式蝕刻製程或其一組合。在某些例項中，可使用不同蝕刻製程或不同蝕刻劑化學品。在形成背面通路開口416之後，可藉由灰化、剝離或選擇性蝕刻而移除殘餘經圖案化光阻劑414。
參考圖1、圖10、圖11及圖12，方法100包含一方塊114，其中在背面通路開口416之側壁上方形成一通路襯層424。方塊114處之操作可包含一第一襯層材料420之沉積(圖10中所展示)、一第二襯層材料422之沉積(圖11中所展示)，以及第一襯層材料420及第二襯層材料422之回蝕以形成通路襯層424 (圖11中所展示)。參考圖10，第一襯層材料420及第二襯層材料422依序且保形地沉積於晶圓堆疊400上方，包含保護膜412及背面通路開口416上方。在某些實施例中，第一襯層材料420可包含氧化矽且第二襯層材料422可包含氮化矽。第一襯層材料420及第二襯層材料422可使用化學氣相沉積(CVD)、原子層沉積(ALD)或一適合方法來沉積。如圖11中代表性地所展示，第一襯層材料420及第二襯層材料422可較快地沉積並在背面通路開口416之頂部邊緣周圍累積至一較大厚度。在第一襯層材料420及第二襯層材料422之沉積之後，晶圓堆疊400係各向異性的，使得在頂部氧化物層410之頂部表面上之第一襯層材料420及第二襯層材料422被移除且背面通路開口416被延伸穿過隔離構件205以及第一互連結構230之一IMD層以暴露第二金屬線214。在各向異性蝕刻之後，背面通路開口416變為一經延伸背面通路開口4160。各向異性蝕刻可為一乾式蝕刻製程，其包含使用一含氧氣體(例如，O 2)、一含氟氣體(例如，SF 6或NF 3)、一含氯氣體(例如，Cl 2及/或BCl 3)、一含溴氣體(例如，HBr)、一含碘氣體、其他適合氣體及/或電漿及/或其組合。回蝕留下圖12中所展示之沿著背面通路開口416之側壁延伸之通路襯層424。如圖12中所展示，通路襯層424與頂部氧化物層410、第二高介電係數層408、第一高介電係數層406、界面層404、第一基板202及隔離構件205直接實體接觸。特定而言，通路襯層424包含由第二襯層材料422形成之一內層422 (為易於參考而使用相同參考編號)及由第一襯層材料420形成之一外層420 (為易於參考而使用相同參考編號)。外層420與頂部氧化物層410、第二高介電係數層408、第一高介電係數層406、界面層404、第一基板202及隔離構件205直接接觸。內層422與隔離構件205直接接觸但藉由外層420而與頂部氧化物層410、第二高介電係數層408、第一高介電係數層406、界面層404、第一基板202間隔開。
參考圖1及圖13，方法100包含一方塊116，其中在經延伸背面通路開口4160中形成一背面貫穿基板通路(BTSV) 430。在通路襯層424之形成之後，在晶圓堆疊400上方、包含在經延伸背面通路開口4160上方沉積一金屬材料。金屬材料可包含銅(Cu)、鎳(Ni)、鈷(Co)、鋁(Al)、其一組合或其一合金。在一項實施例中，用於方塊116之金屬材料可包含銅(Cu)。當金屬材料係銅(Cu)時，首先藉由物理氣相沉積(PVD)而在背面通路開口416中沉積一晶種層且然後執行一電鍍製程以在背面通路開口416中之晶種層上方沉積金屬材料。在各圖中未明確展示之某些實施例中，在金屬材料之沉積之前，在經延伸背面通路開口4160中形成一阻障層。在某些例項中， 阻障層可包含氮化鈦(TiN)、氮化鉭(TaN)、氮化錳(MnN)或其他過渡金屬氮化物。在一項實施例中，阻障層包含氮化鉭。阻障層可被視為BTSV 430之一部分。執行一平坦化製程(諸如一CMP製程)以自頂部氧化物層410之頂部表面移除過多材料來形成BTSV 430。在某些實施例中，BTSV 430可自從俯視圖看具有一圓形剖面且具有介於約0.5 µm與約4 µm之間的一直徑。
參考圖1及圖14，方法100包含一方塊118，其中執行進一步製程。此等進一步製程可包含一鈍化結構及一接墊之形成。在一實例製程中，在頂部氧化物層410及BTSV 430上方沉積一第一鈍化層432。然後穿過第一鈍化層432形成一重佈通路開口以暴露BTSV 430。然後在重佈通路開口及第一鈍化層432上方沉積一金屬層。此後，將金屬層圖案化以形成重佈通路434及接墊436。然後在第一鈍化層432及接墊436上方沉積一第二鈍化層438。穿過第二鈍化層438形成一凸塊開口440以暴露接墊436。在某些實施例中，第一鈍化層432及第二鈍化層438可包含矽酸鹽玻璃(USG)、硼磷矽酸鹽玻璃(BPSG)或諸如此類。在某些例項中，在第一鈍化層432之沉積之前，可在晶圓堆疊400上方沉積一蝕刻停止層。蝕刻停止層可包含一無氧介電材料，諸如氮化矽、碳化矽或碳氮化矽。形成重佈通路434及接墊436之金屬層可包含鋁(Al)、銅(Cu)或一鋁銅合金。凸塊開口440經組態以接納包含一凸塊下金屬(UBM)及一焊料凸塊之一凸塊結構。儘管未在各圖中明確展示，但在鈍化結構之形成之後，在一單粒化製程中切割晶圓堆疊400以形成包含堆疊式晶片或堆疊晶粒之封裝結構。
本揭露亦包含用以實現第一高介電係數層406及第二高介電係數層408之功能之替代實施例。此等替代實施例將結合圖15至圖20中之示意圖及圖1中之流程圖來闡述。
在圖15及圖16中圖解說明一第一替代實施例。在第一替代實施例中，第一高介電係數層406係一多層且包含一第一層406A及位於第一層406A上方之一第二層406B。為實施第一替代實施例，方法100之方塊110包含在界面層404上沉積第一層406A及第二層406B。第一層406A之一組合物不同於第二層406B之一組合物。第一層406A及第二層406B兩者皆係經組態以引入一內建負固定電荷之偶極誘導層。第一層406A及第二層406B可選自氧化鋁、氧化鈦及氧化鋯。參考圖16，當第一高介電係數層406包含第一層406A及第二層406B時，外層420與第一層406A及第二層406B之側壁直接接觸。在一項實施例中，第一層406A包含氧化鋁且第二層406B包含氧化鈦。若第二層406B之沉積速率比第一層406A之沉積速率快，則此第一替代實施例可提供益處。
在圖17及圖18中圖解說明一第二替代實施例。在第二替代實施例中，第一高介電係數層406及第二高介電係數層408由一第一偶極誘導層406-1、一第一濕氣阻擋層408-1、一第二偶極誘導層406-2與一第二濕氣阻擋層408-2之一交替堆疊替換。為實施第二替代實施例，方法100之方塊110包含彼此上下依序地沉積第一偶極誘導層406-1、第一濕氣阻擋層408-1、第二偶極誘導層406-2及第二濕氣阻擋層408-2。第一偶極誘導層406-1及第二偶極誘導層406-2可包含氧化鋁、氧化鈦或氧化鋯。第一濕氣阻擋層408-1及第二濕氣阻擋層408-2可包含氧化鉭。參考圖18，外層420與第一偶極誘導層406-1、第一濕氣阻擋層408-1、第二偶極誘導層406-2及第二濕氣阻擋層408-2之側壁直接接觸。
在圖19及圖20中圖解說明一第三替代實施例。在第三替代實施例中，第二高介電係數層408由一個氮化物層409替換。為實施第三替代實施例，方法100之方塊110包含直接在第一高介電係數層406上沉積氮化物層409。在某些實施例中，氮化物層409可包含氮化矽(SiN)、氮化鋁(AlN)、氧摻雜之氮化鋁(AlON)或氮化硼(BN)。在一項實施例中，氮化物層409包含氮化鋁(AlN)。參考圖20，外層420與氮化物層409之一側壁直接接觸。在某些例項中，氮化物層409之一厚度可介於約200 Å與約800 Å之間。
在一項例示性態樣中，本揭露係針對於一種封裝結構。該封裝結構包含：一底部基板；一底部互連結構，其位於該底部基板上方；一頂部互連結構，其放置於該底部互連結構上方且包含一金屬構件；一頂部基板，其位於該頂部互連結構上方；及一保護膜，其放置於該頂部基板上。該保護膜包含：一界面層，其位於該頂部基板上；至少一個偶極誘導層，其位於該界面層上；一濕氣阻擋層，其位於該至少一個偶極誘導層上；及一個氧化矽層，其位於該濕氣阻擋層上方。該至少一個偶極誘導層包含氧化鋁、氧化鈦或氧化鋯。
在某些實施例中，該至少一個偶極誘導層包含一第一層及放置於該第一層上方之一第二層，且該第一層之一組合物不同於該第二層之一組合物。在某些實施方案中，該第一層與該第二層之一總厚度係介於約15 Å與約55 Å之間。在某些例項中，該濕氣阻擋層包含氧化鉭、氮化矽、氮化鋁、氧摻雜之氮化鋁或氮化硼。在某些實施例中，該界面層包含氧化矽。在某些實施例中，該封裝結構進一步包含：一背面貫穿基板通路(BTSV)，其延伸穿過該保護膜、該頂部基板以及該頂部互連結構之一部分以接觸該金屬構件。在某些例項中，該BTSV藉由一第一襯層及一第二襯層而與該界面層、該至少一個偶極誘導層、該濕氣阻擋層及該氧化矽層間隔開。該BTSV之一側壁與該第二襯層直接接觸且藉由該第二襯層而與該第一襯層間隔開。在某些例項中，該第一襯層包含氧化矽且該第二襯層包含氮化矽。在某些實施例中，該頂部基板包含一隔離構件且該BTSV延伸穿過該隔離構件。在某些實施方案中，該BTSV與該隔離構件直接接觸。
在另一例示性態樣中，本揭露係針對於一種裝置結構。該裝置結構包含：一頂部互連結構；一頂部基板，其放置於該頂部互連結構上；及一保護膜，其放置於該頂部基板上。該保護膜包含：至少一個偶極誘導層，及一濕氣阻擋層，其位於該至少一個偶極誘導層上。該至少一個偶極誘導層包含大於0.4 V之一平帶電壓移位且該濕氣阻擋層包含氧化鉭。
在某些實施例中，該裝置結構進一步包含：一底部互連結構，其放置於該頂部互連結構下面並接合至該頂部互連結構；及一底部基板，其放置於該底部互連結構下面。在某些實施例中，該裝置結構進一步包含：一頂部接合層，其放置於該頂部互連結構之一底部表面上；及一底部接合層，其放置於該底部互連結構之一頂部表面上。該頂部接合層接合至該底部接合層，使得該底部互連結構接合至該頂部互連結構。在某些實施方案中，該頂部接合層包含第一複數個接合構件且該底部接合層包含第二複數個接合構件。該第一複數個接合構件中之每一者與該第二複數個接合構件中之一者垂直地對準。在某些實施例中，該至少一個偶極誘導層包含氧化鋁、氧化鈦或氧化鋯。在某些例項中，該保護膜進一步包含：一界面層，其放置於該頂部基板與該至少一個偶極誘導層之間；及一頂部氧化物層，其放置於該濕氣阻擋層上方。
在又一例示性態樣中，本揭露係針對於一種裝置結構。該裝置結構包含：一頂部互連結構，其包含一接觸構件；一頂部基板，其放置於該頂部互連結構上且包含一隔離構件；及一保護膜，其放置於該頂部基板上。該保護膜包含：一界面層；至少一個偶極誘導層，其放置於該界面層上方；一濕氣阻擋層，其位於該至少一個偶極誘導層上；及一頂部氧化物層。該裝置結構進一步包含：一貫穿通路，其延伸穿過該保護膜、該頂部基板、該隔離構件、該頂部互連結構之一部分以接觸該接觸構件；及一通路襯層，其放置於該貫穿通路與該保護膜之間。該貫穿通路與該隔離構件及該接觸構件直接接觸。
在某些實施例中，該至少一個偶極誘導層包含氧化鋁、氧化鈦或氧化鋯。在某些實施方案中，該濕氣阻擋層包含氧化鉭、氮化矽、氮化鋁、氧摻雜之氮化鋁或氮化硼。在某些例項中，該通路襯層包含：一第一襯層，其與該保護膜直接接觸；及一第二襯層，其與該貫穿通路直接接觸。該第一襯層包含氧化矽且該第二襯層包含氮化矽。
前述內容概述數個實施例之構件，使得熟習此項技術者可較佳地理解本揭露之態樣。熟習此項技術者應瞭解，其可容易地使用本揭露作為設計或修改用於執行與本文中介紹之實施例相同之目的及/或達成與該等實施例相同之優點之其他製程及結構之一基礎。熟習此項技術者亦應認識到，此等等效構造並不背離本揭露之精神及範疇，且其可在不背離本揭露之精神及範疇之情況下在本文中做出各種改變、替換及更改。
100: 方法 102: 方塊 104: 方塊 106: 方塊 108: 方塊 110: 方塊 112: 方塊 114: 方塊 116: 方塊 118: 方塊 200: 第一晶圓 202: 第一基板/基板/經研磨第一基板 204: 主動區域 205: 隔離構件 206: 源極/汲極區域 208: 閘極結構 210: 接觸通路 212: 第一金屬線 214: 第二金屬線 220: 電晶體/邏輯電晶體 230: 第一互連結構/互連結構 240: 頂部金屬構件 250: 第一接合層 252: 第一介電層/介電層 254: 第一接觸通路 256: 第二介電層/頂部介電層 258: 第一接墊 300: 第二晶圓 302: 第二基板 312: 金屬線 330: 第二互連結構/互連結構 340: 頂部金屬構件 350: 第二接合層 352: 第三介電層/介電層 354: 第二接觸通路 356: 第四介電層/頂部介電層 358: 第二接墊 400: 晶圓堆疊/多疊層半導體結構 404: 界面層 406-1: 第一偶極誘導層 406-2: 第二偶極誘導層 406: 第一高介電係數層/偶極誘導層/第一金屬氧化物層 406A: 第一層 406B: 第二層 408: 第二高介電係數層/第二金屬氧化物層 408-1: 第一濕氣阻擋層 408-2: 第二濕氣阻擋層 409: 氮化物層 410: 頂部氧化物層 412: 保護膜 414: 光阻劑層/經沉積光阻劑層/經圖案化光阻劑 416: 背面通路開口 420: 第一襯層材料/外層 422: 第二襯層材料/內層 424: 通路襯層 430: 背面貫穿基板通路 432: 第一鈍化層 434: 重佈通路 436: 接墊 438: 第二鈍化層 440: 凸塊開口 2020: 經薄化第一基板 4160: 經延伸背面通路開口
當利用附圖閱讀時，自以下詳細說明最佳地理解本揭露。強調的是，根據工業中之標準實踐，各種構件並未按比例繪製且僅用於圖解說明目的。實際上，為論述清晰起見，可任意地增加或減小各種構件之尺寸。
圖1係圖解說明根據本揭露之各種態樣之形成包含一第一晶圓及一第二晶圓之一封裝結構之一方法之一實施例的一流程圖。
圖2至圖14係根據本揭露之各種態樣之經歷圖1中之方法之操作之一第一晶圓、一第二晶圓或一堆疊式晶圓的片段剖面圖。
圖15至圖20示意性地圖解說明根據本揭露之各種態樣之各種替代實施例。
200: 第一晶圓 205: 隔離構件 220: 電晶體/邏輯電晶體 230: 第一互連結構/互連結構 250: 第一接合層 300: 第二晶圓 302: 第二基板 330: 第二互連結構/互連結構 350: 第二接合層 400: 晶圓堆疊/多疊層半導體結構 404: 界面層 406: 第一高介電係數層/偶極誘導層/第一金屬氧化物層 409: 氮化物層 410: 頂部氧化物層 412: 保護膜 430: 背面貫穿基板通路 432: 第一鈍化層 434: 重佈通路 436: 接墊 438: 第二鈍化層 440: 凸塊開口 2020: 經薄化第一基板

Claims (10)

  1. 一種封裝結構，其包括：一底部基板；一底部互連結構，其位於該底部基板上方；一頂部互連結構，其放置於該底部互連結構上方且包括一金屬構件；一頂部基板，其位於該頂部互連結構上方；以及一保護膜，其放置於該頂部基板上，其中該保護膜包括：一界面層，其位於該頂部基板上，至少一個偶極誘導層，其位於該界面層上，一濕氣阻擋層，其位於該至少一個偶極誘導層上，及一個氧化矽層，其位於該濕氣阻擋層上方，其中該至少一個偶極誘導層包括氧化鋁、氧化鈦或氧化鋯。
  2. 如請求項1之封裝結構，其中該至少一個偶極誘導層包括一第一層及放置於該第一層上方之一第二層，其中該第一層之一組合物不同於該第二層之一組合物。
  3. 如請求項1之封裝結構，其進一步包括：一背面貫穿基板通路(BTSV)，其延伸穿過該保護膜、該頂部基板以及該頂部互連結構之一部分以接觸該金屬構件， 其中該BTSV藉由一第一襯層及一第二襯層而與該界面層、該至少一個偶極誘導層、該濕氣阻擋層及該氧化矽層間隔開，其中該BTSV之一側壁與該第二襯層直接接觸且藉由該第二襯層而與該第一襯層間隔開。
  4. 一種裝置結構，其包括：一頂部互連結構；一頂部基板，其放置於該頂部互連結構上；以及一保護膜，其放置於該頂部基板上，其中該保護膜包括：至少一個偶極誘導層，及一濕氣阻擋層，其位於該至少一個偶極誘導層上，其中該至少一個偶極誘導層包括大於0.4V之一平帶電壓移位，其中該濕氣阻擋層包括氧化鉭。
  5. 如請求項4之裝置結構，其進一步包括：一底部互連結構，其放置於該頂部互連結構下面並接合至該頂部互連結構；一底部基板，其放置於該底部互連結構下面；一頂部接合層，其放置於該頂部互連結構之一底部表面上；及一底部接合層，其放置於該底部互連結構之一頂部表面上，其中該頂部接合層接合至該底部接合層，使得該底部互連結構接合至該頂部互連結構。
  6. 如請求項4之裝置結構，其中該至少一個偶極誘導層包括氧化鋁、氧化鈦或氧化鋯。
  7. 如請求項4之裝置結構，其中該保護膜進一步包括：一界面層，其放置於該頂部基板與該至少一個偶極誘導層之間；及一頂部氧化物層，其放置於該濕氣阻擋層上方。
  8. 一種裝置結構，其包括：一頂部互連結構，其包括一接觸構件；一頂部基板，其放置於該頂部互連結構上且包括一隔離構件；一保護膜，其放置於該頂部基板上，其中該保護膜包括：一界面層，至少一個偶極誘導層，其放置於該界面層上方，一濕氣阻擋層，其位於該至少一個偶極誘導層上，及一頂部氧化物層；一貫穿通路，其延伸穿過該保護膜、該頂部基板、該隔離構件、該頂部互連結構之一部分以接觸該接觸構件；以及一通路襯層，其放置於該貫穿通路與該保護膜之間，其中該貫穿通路與該隔離構件及該接觸構件直接接觸。
  9. 如請求項8之裝置結構，其中該濕氣阻擋層包括氧化鉭、氮化矽、氮化鋁、氧摻雜之氮化鋁或氮化硼。
  10. 如請求項8之裝置結構，其中該通路襯層包括：一第一襯層，其與該保護膜直接接觸；及一第二襯層，其與該貫穿通路直接接觸，其中該第一襯層包括氧化矽且該第二襯層包括氮化矽。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230395466A1 (en) * 2022-06-02 2023-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. High bandwidth package structure

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201523851A (zh) * 2013-09-09 2015-06-16 Applied Materials Inc 工程誘發的可調靜電效應
CN106941120A (zh) * 2015-12-23 2017-07-11 爱思开海力士有限公司 具有掩埋栅结构的半导体器件及其制造方法以及存储单元
CN108321198A (zh) * 2017-01-17 2018-07-24 株式会社东芝 半导体装置、电源电路、计算机和半导体装置的制造方法
US20190123074A1 (en) * 2017-10-20 2019-04-25 Huaian Imaging Device Manufacturer Corporation Semiconductor Device and Preparation Method thereof
US20200006343A1 (en) * 2017-12-06 2020-01-02 International Business Machines Corporation Techniques for Enhancing Vertical Gate-All-Around FET Performance
TW202207320A (zh) * 2020-08-07 2022-02-16 台灣積體電路製造股份有限公司 半導體裝置及其形成方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201523851A (zh) * 2013-09-09 2015-06-16 Applied Materials Inc 工程誘發的可調靜電效應
CN106941120A (zh) * 2015-12-23 2017-07-11 爱思开海力士有限公司 具有掩埋栅结构的半导体器件及其制造方法以及存储单元
CN108321198A (zh) * 2017-01-17 2018-07-24 株式会社东芝 半导体装置、电源电路、计算机和半导体装置的制造方法
US20190123074A1 (en) * 2017-10-20 2019-04-25 Huaian Imaging Device Manufacturer Corporation Semiconductor Device and Preparation Method thereof
US20200006343A1 (en) * 2017-12-06 2020-01-02 International Business Machines Corporation Techniques for Enhancing Vertical Gate-All-Around FET Performance
TW202207320A (zh) * 2020-08-07 2022-02-16 台灣積體電路製造股份有限公司 半導體裝置及其形成方法

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