CN111326577B - 功率器件外延结构的制备方法及功率器件外延结构 - Google Patents

功率器件外延结构的制备方法及功率器件外延结构 Download PDF

Info

Publication number
CN111326577B
CN111326577B CN202010149236.7A CN202010149236A CN111326577B CN 111326577 B CN111326577 B CN 111326577B CN 202010149236 A CN202010149236 A CN 202010149236A CN 111326577 B CN111326577 B CN 111326577B
Authority
CN
China
Prior art keywords
layer
epitaxial structure
power device
sacrificial layer
type nitride
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010149236.7A
Other languages
English (en)
Other versions
CN111326577A (zh
Inventor
何俊蕾
刘成
赵杰
林育赐
郭德霄
徐宁
叶念慈
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hunan Sanan Semiconductor Co Ltd
Original Assignee
Hunan Sanan Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hunan Sanan Semiconductor Co Ltd filed Critical Hunan Sanan Semiconductor Co Ltd
Priority to CN202010149236.7A priority Critical patent/CN111326577B/zh
Priority to CN202310608916.4A priority patent/CN117199124A/zh
Publication of CN111326577A publication Critical patent/CN111326577A/zh
Application granted granted Critical
Publication of CN111326577B publication Critical patent/CN111326577B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66431—Unipolar field-effect transistors with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本发明提供一种功率器件外延结构的制备方法及功率器件外延结构，属于氮化物功率器件技术领域。半导体外延结构包括：衬底及依次形成于衬底上的缓冲层、沟道层、势垒层、P型氮化物层、刻蚀终止层以及牺牲层，其中，刻蚀终止层为铝镓氮化合物材料。功率器件外延结构的制备方法包括：制作半导体外延结构；对半导体外延结构进行高温退火；刻蚀牺牲层，以形成表面平整的功率器件外延结构。该功率器件外延结构使P型氮化物层能够通过高温退火获得较高空穴浓度的同时具有平整的表面，进而提升金属与P型氮化物之间的电学特性及均匀性，以用于制备增强型HEMT。

Description

功率器件外延结构的制备方法及功率器件外延结构
技术领域
本发明涉及氮化物功率器件技术领域，具体而言，涉及一种功率器件外延结构的制备方法及功率器件外延结构。
背景技术
HEMT（High-Electron-Mobility Transistors，高电子迁移率晶体管）器件，是充分利用半导体的异质结结构形成的二维电子气而制成的。III族氮化物半导体由于压电极化和自发极化效应，在异质结构上（Heterostructure，如AlGaN/GaN）能够形成高浓度的二维电子气（2DEG）。所以在使用Ⅲ族氮化物制成的HEMT器件中，势垒层一般不需要进行掺杂。Ⅲ族氮化物具有大的禁带宽度、较高的饱和电子漂移速度、高的临界击穿电场和极强的抗辐射能力等特点，能够满下一代电力电子系统对功率器件更大功率、更高频率、更小体积和更高温度的工作的要求。
现有的Ⅲ族氮化物半导体HEMT器件作为高频器件或者高压大功率开关器件使用时，特别是作为功率开关器件时，增强型HEMT器件与耗尽型HEMT器件相比有助于提高系统的安全性、降低器件的损耗和简化设计电路。目前实现增强型HEMT主要的方法为P型盖帽层技术。即在栅极和势垒层之间设置P型盖帽层，通常III族氮化物半导体的P型盖帽层同样采用氮化物材料即P型氮化物层，并且其常用的P型杂质为镁（Mg），但是由于镁的电离能较大，需要高温下退火激活，以获得高空穴浓度的P型氮化物层。但是在高温退火时，氮化物易高温分解使表面变得粗糙，会严重影响金属与P型氮化物之间的电学特性及均匀性。因此，目前的P型氮化物层退火温度较低，相应地电离空穴浓度较低。
发明内容
本发明的目的在于提供一种功率器件外延结构的制备方法及功率器件外延结构，使P型氮化物层能够通过高温退火获得较高电离空穴浓度的同时与金属具有良好电学特性，以用于制备增强型HEMT。
本发明的实施例是这样实现的：
本发明实施例的一方面，提供一种功率器件外延结构的制备方法，包括：
制作半导体外延结构，其中，半导体外延结构包括衬底以及依序层叠于衬底上的缓冲层、沟道层、势垒层、P型氮化物层、刻蚀终止层以及牺牲层，刻蚀终止层为铝镓氮化合物材料，铝镓氮化合物为AlxGa1-xN，其中0＜x≤100%；
对半导体外延结构进行高温退火，激活P型氮化物层中的P型杂质；
完全刻蚀掉牺牲层，以形成表面平整的功率器件外延结构。
可选地，制作半导体外延结构，包括：
在衬底上依序外延生长缓冲层、沟道层和势垒层；
在势垒层上外延生长P型氮化物层；
在P型氮化物层上依序外延生长刻蚀终止层和牺牲层。
可选地，制作半导体外延结构，包括：
在衬底上依序外延生长缓冲层、沟道层、势垒层、氮化物层、刻蚀终止层以及牺牲层；
向氮化物层中掺杂P型杂质，以形成P型氮化物层。
可选地，牺牲层为铝镓氮化合物材料；牺牲层中的铝组分低于刻蚀终止层中的铝组分。
可选地，牺牲层为氮化铝材料。
可选地，高温退火温度范围为700-1400℃。
本发明实施例的另一方面，提供一种功率器件外延结构，包括半导体外延结构，其中，半导体外延结构包括：衬底及依次形成于衬底上的缓冲层、沟道层、势垒层、P型氮化物层、刻蚀终止层以及牺牲层，其中，刻蚀终止层为铝镓氮化合物材料，铝镓氮化合物为AlxGa1-xN，其中0＜x≤100%；牺牲层厚度范围为1~100nm，刻蚀终止层厚度范围为1~50nm；牺牲层和刻蚀终止层用于在对P型氮化物层进行退火处理时，对P型氮化物层进行保护；牺牲层被配置为在对P型氮化物层进行退火处理后被完全刻蚀后，用于形成平整的功率器件外延表面。
可选地，牺牲层为铝镓氮化合物材料，其中牺牲层中的铝组分低于刻蚀终止层中的铝组分。
可选地，牺牲层为氮化镓材料。
本发明实施例的有益效果包括：
本发明实施例提供的一种功率器件外延结构的制备方法，包括制作依次层叠设置的衬底、缓冲层、沟道层、势垒层、P型氮化物层、刻蚀终止层以及牺牲层所构成的半导体外延结构，其中，刻蚀终止层采用铝镓氮化合物材料。之后对该半导体外延结构进行高温退火，通过在P型氮化物层上设置刻蚀终止层以及牺牲层，在对该半导体外延结构进行退火处理时，能够利用牺牲层以及刻蚀终止层对P型氮化物层进行保护，从而使P型氮化物层表面可以在较高温度下进行退火而不分解，以良好激活P型氮化物层中的P型杂质，使P型氮化物层能够获得高空穴浓度。之后，通过选择性刻蚀高温退火后的该半导体外延结构表面粗糙的牺牲层，能够得到表面平整的具有高空穴浓度的P型氮化物的外延结构，进而提升金属与P型氮化物之间的电学特性及均匀性，以用于制备增强型HEMT。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本发明实施例提供的半导体外延结构的结构示意图之一；
图2为本发明实施例提供的功率器件外延结构的制备方法的流程示意图之一；
图3为本发明实施例提供的功率器件外延结构的制备方法的流程示意图之二；
图4为本发明实施例提供的功率器件外延结构的制备方法的流程示意图之三；
图5为本发明实施例提供的半导体外延结构的结构示意图之二；
图6为本发明实施例提供的半导体外延结构的结构示意图之三。
图标：110-衬底；120-沟道层；130-势垒层；140-P型氮化物层；150-刻蚀终止层；160-牺牲层；170-缓冲层；180-氮化物层。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在III族氮化物半导体中，由于压电极化和自发极化效应，在其异质结构上（Heterostructure，如AlGaN/GaN）能够形成高浓度的二维电子气（2DEG）沟道。为了提高III族氮化物半导体制备成的HEMT器件的安全性并降低损耗，通常会采用在III族氮化物半导体的异质结构的势垒层上设置P型氮化物层。通过P型氮化物层能够将二维电子气沟道位置的能带抬高，将栅电极下沟道内的二维电子气耗尽，形成增强型器件。在栅电极所加正向电压小于平带电压时，器件以场效应晶体管模式工作，当栅电极所加正向电压大于平带电压时，P型氮化物层中的空穴能够注入到二维电子气沟道中，相应地，二维电子气沟道中能够产生对应数量的电子，电子由于异质结构的势垒层的阻挡作用保留在沟道中，从而电子能够在源漏电极的电场作用下移动，使源漏电极导通。但是，目前掺杂有P型杂质的P型氮化物层需要通过高温退火激活才能够获得较高浓度的电离空穴，而高温下P型氮化物层易发生分解，使表面变得粗糙且留下施主缺陷N空位，影响使用中金属与P型氮化物之间的接触均匀性及电学特性。
因此，本发明实施例提供一种半导体外延结构，其P型氮化物层能够通过高温退火激活获得较高浓度的空穴且保持表面平整，使得半导体与金属之间保持良好电学特性及均匀性。
如图1所示，该半导体外延结构可以包括：衬底110及依次形成于衬底110上的缓冲层170、沟道层120、势垒层130、P型氮化物层140、刻蚀终止层150以及牺牲层160，其中，刻蚀终止层150为铝镓氮化合物材料。
其中，沟道层120和势垒层130能够构成异质结结构，在其异质结沟道内能够形成二维电子气。示例地，沟道层120可以为氮化镓层而势垒层130为铝镓氮层。当然，在本发明实施例中，构成异质结结构的沟道层120和势垒层130还可以分别为氮化镓层和铟镓氮层等，此处对于沟道层120和势垒层130的具体材料不做限制，只要能够构成异质结结构即可。
在实际应用中，由于缺乏良好的同质衬底110，衬底110通常可以采用蓝宝石、碳化硅、硅等异质衬底110。如图2所示，本领域技术人员为了使沟道层120能够更好的外延生长于衬底110上，可以在衬底110和沟道层120之间先形成缓冲层170，以减轻沟道层120和衬底110之间的晶格失配和热失配。当然，本发明实施例对于该半导体外延结构中缓冲层170的具体实现形式或设置形式不做限制，本领域技术人员可以根据实际需求进行设置，例如，还可以通过设置较厚的沟道层120以使沟道层120靠近于衬底110的部分能够起到缓冲层170的作用，使沟道层120远离衬底110的部分具有较好的结晶质量以与势垒层130形成良好的异质结结构（该较厚的沟道层120也可理解为能够与势垒层130形成异质结的缓冲层170）。
本发明实施例提供的一种半导体外延结构，包括依次层叠设置的衬底110、缓冲层170、沟道层120、势垒层130、P型氮化物层140、刻蚀终止层150以及牺牲层160，其中，刻蚀终止层150采用铝镓氮化合物材料。通过在P型氮化物层140上设置刻蚀终止层150以及牺牲层160，在对该半导体外延结构进行退火处理时，能够利用牺牲层160以及刻蚀终止层150对P型氮化物层140进行保护，从而使P型氮化物层140可以在较高温度下进行退火而不分解，以良好激活P型氮化物层140中的P型杂质，使P型氮化物层140能够获得高空穴浓度。之后，通过选择性刻蚀高温退火后的该半导体外延结构表面粗糙的牺牲层160，能够得到表面平整的具有高空穴浓度的P型氮化物的外延结构，进而提升金属与P型氮化物之间的电学特性及均匀性，以用于制备增强型HEMT。
在本发明实施例中，刻蚀终止层150的铝镓氮化合物，可以表示为AlxGa1-xN，其中0＜x≤100%；刻蚀终止层150也可以为AlN即AlGaN中Al组分为100%。在本发明实施例中，P型氮化物层140可以是具有P型掺杂的氮化镓、具有P型掺杂的铟镓氮、具有P型掺杂的铟铝镓氮等具有P型掺杂的氮化物材料。当然，此处不做具体限制，只要P型氮化物层140为用于作为增强型HEMT器件中P型盖帽层的具有P型掺杂的氮化物材料即可。其中，需要说明的是，当P型氮化物层140的材料与刻蚀终止层150的材料相同时（例如两者均为铝镓氮化合物时），两者材料的各组分比例不同。
示例地，P型氮化物层140也采用铝镓氮化合物时，刻蚀终止层150中的铝组分高于P型氮化物层140中的铝组分。
例如，P型氮化物层140为P型掺杂的铝镓氮化合物，其铝镓氮化合物具体可以为AlyGa1-yN，即铝组分为y，相应地，刻蚀终止层150为铝镓氮化合物，AlxGa1-xN，即铝组分为x，则y＜x。当然，本发明实施例中，P型氮化物层140为P型掺杂的铝镓氮化合物（即P型氮化物层140包括铝镓氮化合物）时，对于其铝组分的具体数值，此处不做限制，例如，铝组分为0、4%、8%、12%、16%、20%、24%等，其中，P型氮化物层140中铝组分为0时即为P型掺杂的氮化镓。
在实际应用中，牺牲层160可以采用氮化镓、铝镓氮等化合物材料。需要说明的是，当牺牲层160的材料与刻蚀终止层150所包含的材料相同时（即牺牲层160采用铝镓氮化合物材料），两者各自材料中的各组分比例不同，以使对该半导体外延结构高温退火后选择性刻蚀牺牲层160时更加容易，避免由于牺牲层160和刻蚀终止层150之间较小的刻蚀选择比而导致刻蚀终止层150被刻蚀从而影响到P型氮化物层140。
示例地，牺牲层160为铝镓氮化合物材料，其中牺牲层160中的铝组分低于刻蚀终止层150中的铝组分。
需要说明的是，铝组分为铝镓氮化合物中铝元素的组分比。
当牺牲层160和刻蚀终止层150包含有铝镓氮化合物时，为了能够使对该半导体外延结构的牺牲层160选择性刻蚀相对容易，可以采用使刻蚀终止层150中的铝组分高于牺牲层160中的铝组分的方式，增加两者之间的刻蚀选择比，从而可以通过调节刻蚀牺牲层160时的气氛配比（例如，牺牲层160为铝镓氮化合物时在刻蚀气氛三氯化硼/氯气中通入氧气进行配比调节）使刻蚀自终止于刻蚀终止层150，以得到具有表面平整光滑的P型氮化物的功率器件外延结构。
示例地，P型氮化物层140、刻蚀终止层150以及牺牲层160均采用铝镓氮化合物时，刻蚀终止层150中的铝组分分别大于P型氮化物层140和牺牲层160中的铝组分。使得对该半导体外延结构选择性刻蚀牺牲层160时，刻蚀能够自终止于刻蚀终止层150以避免刻蚀时影响到P型氮化物层140。
可选地，根据生产中P型氮化物层140的掺杂工艺，以及实际需求，牺牲层160和刻蚀终止层150可以分别具有P型掺杂、N型掺杂和非故意掺杂中的任一种掺杂类型的杂质掺杂。
即牺牲层160可以为P型掺杂、N型掺杂和非故意掺杂中的任一种，刻蚀终止层150可以为P型掺杂、N型掺杂和非故意掺杂中的任一种。
示例地，如图5和图6所示，当P型氮化物层140为形成好氮化物层180、刻蚀终止层150和牺牲层160之后，通过离子注入、扩散等形式对氮化物层180进行P型掺杂时，刻蚀终止层150和牺牲层160通常会随之具有P型掺杂。当然，当牺牲层160和刻蚀终止层150均为P型掺杂时，能够使对该半导体外延结构选择性刻蚀牺牲层160时，未完全刻蚀牺牲层160的情况下得到的功率器件外延结构表面仍具有P型掺杂，提高采用该功率器件外延结构制备的增强型HEMT器件的性能。
可选地，该半导体外延结构的牺牲层160的厚度以及刻蚀终止层150的厚度，可以根据实际需求进行设置。
示例地，牺牲层160的厚度设置为1nm至100nm之间，例如牺牲层160的厚度为1nm、25nm、50nm、75nm、100nm等。刻蚀终止层150的厚度设置为1nm至50nm之间，例如刻蚀终止层150的厚度为1nm、10nm、20nm、30nm、40nm、50nm等。并且可以将刻蚀终止层150的厚度设置为小于牺牲层160的厚度。通过较厚的牺牲层160能够对P型氮化物层140进行更好的保护，同时选择性刻蚀牺牲层160之后，较薄的刻蚀终止层150能够减小其对P型氮化物层140性能的影响。
本发明实施例的另一方面，提供一种功率器件外延结构的制备方法，该方法中所涉及的缓冲层170、沟道层120、势垒层130、P型氮化物层140、刻蚀终止层150以及牺牲层160等层级结构的具体实施和设置均与前述的半导体外延结构相同或相似，此处不再赘述。以下，将对该方法进行说明。
如图2所示，该功率器件外延结构的制备方法可以包括：
S201：制作半导体外延结构。其中，半导体外延结构包括衬底110以及依序层叠于衬底110上的缓冲层170、沟道层120、势垒层130、P型氮化物层140、刻蚀终止层150以及牺牲层160，刻蚀终止层150为铝镓氮化合物材料，铝镓氮化合物为AlxGa1-xN,其中0＜x≤100%。
S202：对半导体外延结构进行高温退火，激活P型氮化物层140中的P型杂质。
S203：刻蚀牺牲层160，以形成表面平整的功率器件外延结构。
其中，通过对衬底110上依序形成有缓冲层170、沟道层120、势垒层130、P型氮化物层140、刻蚀终止层150以及牺牲层160的半导体外延结构进行高温退火，能够使该半导体外延结构中的P型氮化物层140中掺杂的P型杂质被良好激活，使其具有较高浓度的电离空穴。
需要说明的是，对半导体外延结构进行高温退火的温度可以是700摄氏度及以上的温度。在本发明实施例中，优选的，高温退火温度范围700-1400oC，例如700℃、800℃、1000℃、1200℃、1400℃等。当然，此处不做具体限制，只要是相比于常规激活P型杂质的低温退火温度较高的，能够提升P型杂质电离率的退火温度即可。
其中，对于牺牲层160进行的刻蚀，可以采用干法刻蚀的方式进行。例如，采用等离子刻蚀机通过感应耦合等离子体刻蚀法（Inductively Coupled Plasma Etch，简称ICPE）选择性刻蚀牺牲层160，等离子体可以配置为反应性等离子体（RIE）、顺流等离子体（downstream）、直接等离子体（direction plasma）等。当然，也可以采用其他干法刻蚀或湿法刻蚀的方式选择性刻蚀牺牲层160。
在进行选择性刻蚀牺牲层160时，牺牲层160可以部分刻蚀也可以完全刻蚀。本发明实施例中对此不做具体限制，只要能够对高温退火后表面粗糙的牺牲层160进行刻蚀处理，得到表面平坦的功率器件外延结构即可。例如，当牺牲层160与刻蚀终止层150为同一掺杂类型时，可通过部分刻蚀牺牲层160将其表面粗糙的部分刻蚀掉，以形成功率器件外延结构的平整表面；或当牺牲层160与刻蚀终止层150的掺杂类型不同时，可通过完全刻蚀掉牺牲层160的形式，以形成功率器件外延结构的平整表面等。
其中，在衬底110上形成缓冲层170可以采用气相沉积等方式实现。当然，此处不做限制，只要能够在衬底110形成缓冲层170即可。并且，缓冲层170可以采用氮化铝、氮化镓等材料。当然，本领域技术人员还可以通过在衬底110上形成较厚的与沟道层120材料相同的层级，利用其靠近衬底110的部分发挥缓冲层170的作用，以通过远离衬底110的部分与势垒层130形成异质结结构发挥沟道层120的作用，该较厚的层级结构可认为是上述的沟道层120。
本发明实施例提供的功率器件外延结构的制备方法，首先制作由依序层叠的衬底110、缓冲层170、沟道层120、势垒层130、P型氮化物层140、刻蚀终止层150以及牺牲层160构成的半导体外延结构，然后对其进行高温退火处理后选择性刻蚀牺牲层160。通过在P型氮化物层140上设置的刻蚀终止层150以及牺牲层160，在对该半导体外延结构进行退火处理时，能够对P型氮化物层140进行保护，从而使P型氮化物层140可以在较高温度下进行退火而不分解，以良好激活P型氮化物层140中的P型杂质，使P型氮化物层140能够获得高空穴浓度的同时不产生施主缺陷N空位。因此，通过选择性刻蚀高温退火后的半导体外延结构的牺牲层160，能够得到表面平整的具有高空穴浓度的P型氮化物的外延结构，进而提升金属与P型氮化物之间的电学特性及均匀性，以用于制备增强型HEMT。
可选地，制作半导体外延结构，如图3所示，包括：
S301：在衬底110上依序外延生长缓冲层170、沟道层120和势垒层130。
S302：在势垒层130上外延生长P型氮化物层140。
S303：在P型氮化物层140上依序外延生长刻蚀终止层150和牺牲层160。
其中，通过外延生长形成缓冲层170、沟道层120、势垒层130、P型氮化物层140、刻蚀终止层150以及牺牲层160，可以是利用化学气相沉积（MOCVD）、氢化物气相外延（HVPE）与分子束外延（MBE）等方式实现，此处不做具体限制，只要能够外延生长相应层级即可。并且，其中具有P型掺杂的P型氮化物层140可以在外延生长过程中通过在外延气源中混入P型杂质源的形式实现具有P型掺杂的外延生长。
通过上述步骤实现在衬底110上形成缓冲层170、沟道层120、势垒层130、P型氮化物层140、刻蚀终止层150以及牺牲层160，其具有P型掺杂的层级能够直接成形，过程相对简便。
可选地，制作半导体外延结构，如图4所示，包括：
S401：在衬底110上依序外延生长缓冲层170、沟道层120、势垒层130、氮化物层180、刻蚀终止层150以及牺牲层160（如图5所示）。
S402：向氮化物层180中掺杂P型杂质，以形成P型氮化物层140（如图6所示）。
其中，通过外延生长形成缓冲层170、沟道层120、势垒层130、氮化物层180、刻蚀终止层150以及牺牲层160，可以是利用化学气相沉积（MOCVD）、氢化物气相外延（HVPE）与分子束外延（MBE）等方式实现，此处不做具体限制，只要能够外延生长处相应层级即可。
向氮化物层180中掺杂P型杂质，可以通过离子注入、扩散等方式将P型杂质掺杂进氮化物层180、刻蚀终止层150、牺牲层160构成的层级区的方式实现，相应地，刻蚀终止层150和牺牲层160通常也会被P型掺杂。
通过上述步骤实现在衬底110上形成缓冲层170、沟道层120、势垒层130、P型氮化物层140、刻蚀终止层150以及牺牲层160，其可以得到较好的P型掺杂的P型氮化物层140，能够减少P型杂质源的使用和损耗。
在本发明实施例中，以上的P型氮化物层140形成过程中所用的P型杂质可以是镁元素，当然，在实际应用中，P型杂质还可以是锌、铍、钙、钡等元素，此处不做具体限制。
在本发明实施例中，应当理解，根据具体的设计需要，在制作具有衬底110以及衬底110上形成的各层级结构构成的外延结构时，还可以包括在衬底110、沟道层120以及势垒层130中相邻层级之间形成其他层级结构的子步骤，此处不做限制。
可选地，牺牲层160以及刻蚀终止层150均采用铝镓氮化合物材料时；牺牲层160中的铝组分低于刻蚀终止层150中的铝组分。
在外延生长刻蚀终止层150和牺牲层160时，可以通过通入氮源、镓源、铝源中的配比的不同，来实现形成两层铝组分不同的铝镓氮。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种功率器件外延结构的制备方法，其特征在于，包括：
制作半导体外延结构，其中，所述半导体外延结构包括衬底及依序层叠于所述衬底上的缓冲层、沟道层、势垒层、P型氮化物层、刻蚀终止层以及牺牲层，所述刻蚀终止层为铝镓氮化合物材料，所述铝镓氮化合物为AlxGa1-xN，其中0＜x≤100%，其中，所述牺牲层厚度范围为1~100nm，所述刻蚀终止层厚度范围为1~50nm；
对所述半导体外延结构进行高温退火，激活所述P型氮化物层中的P型杂质；
完全刻蚀掉所述牺牲层，以形成表面平整的功率器件外延结构。
2.如权利要求1所述的方法，其特征在于，所述制作半导体外延结构，包括：
在衬底上依序外延生长所述缓冲层、所述沟道层和所述势垒层；
在所述势垒层上外延生长所述P型氮化物层；
在所述P型氮化物层上依序外延生长所述刻蚀终止层和所述牺牲层。
3.如权利要求1所述的方法，其特征在于，所述制作半导体外延结构，包括：
在衬底上依序外延生长所述缓冲层、所述沟道层、所述势垒层、氮化物层、所述刻蚀终止层以及所述牺牲层；
向所述氮化物层中掺杂P型杂质，以形成所述P型氮化物层。
4.如权利要求1至3任一项所述的方法，其特征在于，所述牺牲层为铝镓氮化合物材料；所述牺牲层中的铝组分低于所述刻蚀终止层中的铝组分。
5.如权利要求1至3任一项所述的方法，其特征在于，所述牺牲层为氮化镓材料。
6.如权利要求1至3任一项所述的方法，其特征在于，所述高温退火温度范围700-1400oC。
7.一种功率器件外延结构，其特征在于，包括：衬底及依次形成于所述衬底上的缓冲层、沟道层、势垒层、P型氮化物层、刻蚀终止层以及牺牲层，其中，所述刻蚀终止层为铝镓氮化合物材料，所述铝镓氮化合物为AlxGa1-xN，其中0＜x≤100%；所述牺牲层厚度范围为1~100 nm，所述刻蚀终止层厚度范围为1~50nm；
所述牺牲层和所述刻蚀终止层用于在对所述P型氮化物层进行高温退火处理时，对所述P型氮化物层进行保护；
所述牺牲层被配置为在对所述P型氮化物层进行高温退火处理后被完全刻蚀掉后，用于形成平整的功率器件外延表面。
8.如权利要求7所述的功率器件外延结构，其特征在于，所述牺牲层为铝镓氮化合物材料，其中所述牺牲层中的铝组分低于所述刻蚀终止层中的铝组分。
9.如权利要求7所述的功率器件外延结构，其特征在于，所述牺牲层为氮化镓材料。
CN202010149236.7A 2020-03-05 2020-03-05 功率器件外延结构的制备方法及功率器件外延结构 Active CN111326577B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202010149236.7A CN111326577B (zh) 2020-03-05 2020-03-05 功率器件外延结构的制备方法及功率器件外延结构
CN202310608916.4A CN117199124A (zh) 2020-03-05 2020-03-05 功率器件外延结构及其制备方法、功率器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010149236.7A CN111326577B (zh) 2020-03-05 2020-03-05 功率器件外延结构的制备方法及功率器件外延结构

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202310608916.4A Division CN117199124A (zh) 2020-03-05 2020-03-05 功率器件外延结构及其制备方法、功率器件

Publications (2)

Publication Number Publication Date
CN111326577A CN111326577A (zh) 2020-06-23
CN111326577B true CN111326577B (zh) 2023-06-16

Family

ID=71173064

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202010149236.7A Active CN111326577B (zh) 2020-03-05 2020-03-05 功率器件外延结构的制备方法及功率器件外延结构
CN202310608916.4A Pending CN117199124A (zh) 2020-03-05 2020-03-05 功率器件外延结构及其制备方法、功率器件

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN202310608916.4A Pending CN117199124A (zh) 2020-03-05 2020-03-05 功率器件外延结构及其制备方法、功率器件

Country Status (1)

Country Link
CN (2) CN111326577B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020005271A (ko) * 2000-07-07 2002-01-17 방우영 ｐ형 Ⅲ－Ⅴ족 질화물계 화합물 반도체의 도핑농도 향상방법
TW201921689A (zh) * 2017-08-25 2019-06-01 中國商蘇州晶湛半導體有限公司 p型半導體的製造方法、增强型裝置及其製造方法
CN109860044A (zh) * 2019-01-31 2019-06-07 中国科学院半导体研究所 一种高欧姆接触特性的p型GaN外延片及其制备方法
CN110034186A (zh) * 2018-01-12 2019-07-19 中国科学院苏州纳米技术与纳米仿生研究所 基于复合势垒层结构的iii族氮化物增强型hemt及其制作方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020005271A (ko) * 2000-07-07 2002-01-17 방우영 ｐ형 Ⅲ－Ⅴ족 질화물계 화합물 반도체의 도핑농도 향상방법
TW201921689A (zh) * 2017-08-25 2019-06-01 中國商蘇州晶湛半導體有限公司 p型半導體的製造方法、增强型裝置及其製造方法
CN110034186A (zh) * 2018-01-12 2019-07-19 中国科学院苏州纳米技术与纳米仿生研究所 基于复合势垒层结构的iii族氮化物增强型hemt及其制作方法
CN109860044A (zh) * 2019-01-31 2019-06-07 中国科学院半导体研究所 一种高欧姆接触特性的p型GaN外延片及其制备方法

Also Published As

Publication number Publication date
CN117199124A (zh) 2023-12-08
CN111326577A (zh) 2020-06-23

Similar Documents

Publication Publication Date Title
US11699748B2 (en) Normally-off HEMT transistor with selective generation of 2DEG channel, and manufacturing method thereof
JP5295496B2 (ja) 注入領域および保護層を含む半導体デバイスおよびそれを形成する方法
US7709859B2 (en) Cap layers including aluminum nitride for nitride-based transistors
US7456443B2 (en) Transistors having buried n-type and p-type regions beneath the source region
US8481376B2 (en) Group III nitride semiconductor devices with silicon nitride layers and methods of manufacturing such devices
CA2666519C (en) Methods of fabricating semiconductor devices including implanted regions for providing low-resistance contact to buried layers and related devices
JP2009283915A (ja) 浅いイオン注入された領域を含む半導体デバイスとその形成方法
KR20120002985A (ko) 갈륨 나이트라이드 완충층에서의 도펀트 확산 변조
KR20110005775A (ko) 반도체 장치 및 반도체 장치의 제조 방법
CN113380623A (zh) 通过p型钝化实现增强型HEMT的方法
CN106920833B (zh) 半导体器件及其制造方法
JP2014116600A (ja) エンハンスメントモードヘテロ接合トランジスタの製造方法
JP2016100450A (ja) ヘテロ接合電界効果型トランジスタおよびその製造方法
US11362190B2 (en) Depletion mode high electron mobility field effect transistor (HEMT) semiconductor device having beryllium doped Schottky contact layers
JP2014099523A (ja) ヘテロ接合電界効果型トランジスタおよびその製造方法
CN111326577B (zh) 功率器件外延结构的制备方法及功率器件外延结构
CN212182338U (zh) 半导体结构
EP2117039B1 (en) Semiconductor devices including shallow inplanted regions and methods of forming the same
US20230015133A1 (en) Semi-conductor structure and manufacturing method thereof
US20230053045A1 (en) Semiconductor structure and manufacturing method therefor
CN117238961A (zh) 一种半导体器件及其制备方法
CN118039665A (zh) 一种半导体器件的外延结构及其制备方法、半导体器件
CN116344332A (zh) 半导体器件及其制作方法
JP2009070935A (ja) 窒化物半導体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20230222

Address after: 410000 No. 399, Changxing Road, high tech Development Zone, Changsha, Hunan Province

Applicant after: Hunan San'an Semiconductor Co.,Ltd.

Address before: No.753-799 Min'an Avenue, Hongtang Town, Tong'an District, Xiamen City, Fujian Province

Applicant before: XIAMEN SANAN INTEGRATED CIRCUIT Co.,Ltd.

GR01 Patent grant
GR01 Patent grant