CN118039665A - 一种半导体器件的外延结构及其制备方法、半导体器件 - Google Patents

一种半导体器件的外延结构及其制备方法、半导体器件 Download PDF

Info

Publication number
CN118039665A
CN118039665A CN202211358417.6A CN202211358417A CN118039665A CN 118039665 A CN118039665 A CN 118039665A CN 202211358417 A CN202211358417 A CN 202211358417A CN 118039665 A CN118039665 A CN 118039665A
Authority
CN
China
Prior art keywords
atoms
layer
substrate
barrier layer
epitaxial
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211358417.6A
Other languages
English (en)
Inventor
孔苏苏
张晖
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Dynax Semiconductor Inc
Original Assignee
Dynax Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dynax Semiconductor Inc filed Critical Dynax Semiconductor Inc
Priority to CN202211358417.6A priority Critical patent/CN118039665A/zh
Publication of CN118039665A publication Critical patent/CN118039665A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)

Abstract

本发明实施例提供了一种半导体器件的外延结构及其制备方法、半导体器件，所述半导体器件的外延结构包括叠层设置的衬底、阻挡层、成核层和至少一层其他外延层：所述衬底包括Si原子，所述阻挡层包括阻挡原子，所述成核层包括Al原子，至少一层所述其他外延层包括Ga原子；所述阻挡原子的原子半径小于所述Ga原子的原子半径。采用上述技术方案，通过设置阻挡层并设置阻挡原子的原子半径小于Ga原子的原子半径，如此可以降低Al原子和Ga原子扩散至Si衬底的浓度，进而保证Si衬底的高阻特性，提升外延结构的质量以及半导体器件的质量。

Description

一种半导体器件的外延结构及其制备方法、半导体器件
技术领域
本发明实施例涉及半导体及半导体制备技术领域，尤其涉及一种半导体器件的外延结构及其制备方法、半导体器件。
背景技术
半导体材料GaN由于具有禁带宽度大、电子饱和漂移速度高、击穿场强高、导热性能好等特点，比Si和GaAs更适合于制备高温、高频、高压和大功率器件。
在射频应用中，衬底材料为SiC或Sapphire时比较容易获得高阻，但SiC衬底较为昂贵以及尺寸受限，sapphire衬底热导率差，这两种衬底都不是最佳选择。Si衬底能够实现较高的电阻率，同时容易获得150mm及以上尺寸，相对而言是一个更好的选择。
现阶段，在Si衬底上外延生长包含Al原子以及Ga原子的外延层时，通常生长温度较高，在高温下，Al原子以及Ga原子会扩散至Si衬底中，Al原子以及Ga原子取代Si原子，在衬底与外延层的界面处形成p型掺杂层，降低衬底的电阻率，且这个过程不可逆，这样就会增加高频下衬底的射频损耗，限制了Si基GaN在射频领域的应用。
发明内容
有鉴于此，本发明实施例提供了一种半导体器件的外延结构及其制备方法、半导体器件，通过设置阻挡层能够降低Al原子和Ga原子扩散至Si衬底的浓度，进而保证Si衬底的高阻特性。
第一方面，本发明实施例提供了一种半导体器件的外延结构，包括：
叠层设置的衬底、阻挡层、成核层和至少一层其他外延层；
所述衬底包括Si原子，所述阻挡层包括阻挡原子，所述成核层包括Al原子，至少一层所述其他外延层包括Ga原子；
所述阻挡原子的原子半径小于所述Ga原子的原子半径。
可选的，所述阻挡原子包括Sc原子。
可选的，所述阻挡层还包括Al原子；
所述阻挡层的制备温度小于所述成核层的制备温度。
可选的，所述阻挡层包括ScxAl1-xN；其中，0<x≤0.5，x表示所述阻挡层中所述Sc原子的原子数量占比。
可选的，所述阻挡层的厚度d满足20nm≤d≤200nm。
可选的，至少一层其他外延层包括应力控制层，所述应力控制层包括AlyGa1-yN，y表示所述应力控制层中所述Al原子的原子数量占比；
所述应力控制层至少包括叠层设置的第一应力控制分部Aly1Ga1-y1N和第二应力控制分部Aly2Ga1-y2N，所述第一应力控制分部位于所述第二应力控制分部靠近所述衬底的一侧，y1表示所述第一应力控制分部中所述Al原子的原子数量占比，y2表示所述第二应力控制分部中所述Al原子的原子数量占比；
其中，1≥y1>y2≥0。
可选的，至少一层其他外延层包括应力控制层，所述应力控制层包括AlyGa1-yN以及AlzGa1-zN的超晶格结构，y表示AlyGa1-yN结构中所述Al原子的原子数量占比，z表示AlzGa1-zN结构中所述Al原子的原子数量占比；
其中，1≥y>z≥0。
可选的，至少一层所述其他外延层包括叠层设置的缓冲层、沟道层、势垒层和帽层；
所述沟道层位于所述缓冲层远离所述衬底的一侧，所述势垒层位于所述沟道层远离所述衬底的一侧，所述帽层位于所述势垒层远离所述衬底的一侧。
第二方面，本发明实施例还提供了一种半导体器件的外延结构的制备方法，包括：
提供衬底，所述衬底包括Si原子；
在所述衬底一侧制备阻挡层，所述阻挡层包括阻挡原子；
在所述阻挡层远离所述衬底的一侧制备成核层，所述成核层包括Al原子；
在所述成核层远离所述衬底的一侧制备至少一层其他外延层，至少一层所述其他外延层包括Ga原子，且所述阻挡原子的原子半径小于所述Ga原子的原子半径。
可选的，在所述衬底一侧制备阻挡层，包括：
在第一制备温度下，在所述衬底一侧制备阻挡层，所述阻挡层包括Al原子；
在所述阻挡层远离所述衬底的一侧制备成核层，包括：
在第二制备温度下，在所述阻挡层远离所述衬底的一侧制备成核层；所述第二制备温度大于所述第一制备温度。
第三方面，本发明实施例还提供了一种半导体器件，包括第一方面任一实施例所述的半导体器件的外延结构；
所述半导体器件还包括位于至少一层所述其他外延层远离所述衬底一侧的源极、栅极和漏极，所述栅极位于所述源极和所述漏极之间。
本发明实施例提供的半导体器件的外延结构及其制备方法、半导体器件，半导体器件的外延结构包括叠层设置的衬底、阻挡层、成核层和至少一层其他外延层。在衬底与成核层之间增设阻挡层，阻挡层能够阻挡成核层中的Al原子向衬底扩散，此外，通过设置阻挡原子的原子半径小于Ga原子的原子半径，阻挡原子能够阻挡Ga原子向Si衬底中进行扩散，进而可以降低Al原子和Ga原子扩散至Si衬底的浓度，能够避免因Al原子、Ga原子取代Si原子，而在Si衬底与外延层的界面处形成p型掺杂层，从而可以保证Si衬底的高阻特性，提升外延结构的质量以及半导体器件的质量
附图说明
图1是本发明实施例提供的一种半导体器件的外延结构的结构示意图；
图2是本发明实施例提供的一种半导体器件的外延结构的制备方法的流程图；
图3是本发明实施例提供的另一种半导体器件的外延结构的制备方法的流程图；
图4是本发明实施例提供的一种半导体器件的结构示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
图1是本发明实施例提供的一种半导体器件的外延结构的结构示意图，如图1所示，本发明实施例提供的一种半导体器件的外延结构包括：叠层设置的衬底110、阻挡层120、成核层130和至少一层其他外延层140；衬底110包括Si原子，阻挡层120包括阻挡原子，成核层130包括Al原子，至少一层其他外延层140包括Ga原子；阻挡原子的原子半径小于Ga原子的原子半径。
示例性的，参考图1，衬底110可以是由Si、SOI或其它适合生长氮化物的材料所制成。其中，衬底110可以为高电阻衬底，以便降低衬底110与外延层之间的射频耦合，提升外延结构以及半导体器件的射频性能。可选的，衬底110的电阻可以大于3000Ω/cm。
继续参考图1所示，本发明实施例提供的外延结构还包括位于衬底110一侧的成核层130和至少一层其他外延层140；成核层130起到粘合接下来需要生长的半导体层的作用；其他外延层140可以包括GaN层，基于GaN较大的禁带宽度、较高的电子饱和漂移速度、较强的击穿场强以及良好的导热性能，保证实现高温、高频、高压和大功率的半导体器件。进一步的，成核层130包括Al原子，可以是包括AlN和AlGaN的组合或其中至少一种材料，且成核层130的制备温度可以高于1100℃，保证成核层130的成膜特性良好。由于在高温下，Al原子会扩散至衬底110中，造成Al原子取代衬底110中的Si原子，进而在衬底和成核层的界面处形成p型掺杂层，降低衬底110的电阻率。基于此，本发明实施例创造性地在衬底110与成核层130之间增设阻挡层120，通过阻挡层120阻挡成核层130中的Al原子向衬底110中扩散，保证衬底110的高阻特性。进一步的，阻挡原子的原子半径小于Ga原子的原子半径，能够保证从至少一层其他外延层140向Si衬底110扩散的Ga原子被阻挡原子阻挡，降低扩散至衬底110中的Ga原子浓度，保证衬底110的高阻特性。
示例性的，兼顾成核层130的成膜品质以及外延结构的整体厚度，成核层130的厚度可以是50-200nm。
示例性的，至少一层其他外延层140包括Ga原子，可以由AlGaN、GaN等材料制成。
综上，本发明实施例提供的半导体器件的外延结构，在外延结构中设置阻挡层，并且阻挡层包括阻挡原子，能够阻挡成核层中的Al原子向衬底扩散，此外，通过设置阻挡原子的原子半径小于Ga原子的原子半径，阻挡原子能够阻挡Ga原子向Si衬底中进行扩散，进而可以降低Al原子和Ga原子扩散至Si衬底的浓度，能够避免因Al、Ga原子取代Si原子，在Si衬底与外延层的界面处形成p型掺杂层，从而可以保证Si衬底的高阻特性，提升外延结构的质量以及半导体器件的质量。
可选的，继续参考图1，阻挡原子包括Sc原子。Sc原子能够与GaN、AlN的晶格相匹配，Sc原子的晶格与GaN、AlN的晶格一致，进而能够减小外延结构的生长难度。此外，Sc原子半径小于Ga原子的原子半径，能够阻止Ga原子向Si衬底110扩散，可以保证Si衬底110的高阻特性。
可选的，继续参考图1，阻挡层120还包括Al原子；阻挡层120的制备温度小于成核层130的制备温度。
示例性的，由于成核层中包括Al原子，因此设置阻挡层120还包括Al原子，保证阻挡层120的晶格与成核层130的晶格匹配，便于在阻挡层120一侧制备外延层130。进一步的，阻挡层120的制备温度小于成核层130的制备温度，可以减少Al原子向Si衬底110扩散速度，从而降低扩散至衬底110中的Al原子浓度，能够保证衬底110的高阻特性，提升外延结构的质量以及半导体器件的质量。
具体的，成核层130的制备温度可以在高于1100℃的环境下，保证成核层130能够具备良好的成膜特性，阻挡层120的制备温度可以设置为1000℃-1050℃，一方面保证阻挡层120正常成膜，另一方面通过设置阻挡层120的制备温度小于成核层130的制备温度，能够降低Al原子向Si衬底110扩散速度，降低扩散至衬底110中的Al原子浓度，能够保证衬底110的高阻特性。
可选的，继续参考图1，阻挡层120包括ScxAl1-xN；其中，0<x≤0.5，x表示阻挡层120中Sc原子的原子数量占比。
具体的，阻挡层120包括ScxAl1-xN，其中Sc原子的原子数量占比可以小一些，例如Sc原子的原子数量小于Al原子的数量，也就是0<x≤0.5，如此可以保证阻挡层120呈纤锌矿结构，便于在阻挡层120远离衬底110的一侧继续生长其他外延层。
需要说明的是，当x>0.5时，阻挡层120中Sc原子的原子数量占比较高，ScAlN晶格会从纤锌矿结构变成闪锌矿结构，不利于后续GaN的生长。
可选的，继续参考图1，阻挡层120的厚度d满足20nm≤d≤200nm。
具体的，阻挡层120的厚度d满足20nm≤d≤200nm，在此厚度范围内，阻挡层120对Al原子以及Ga原子的阻挡效果均较好；同时，在此厚度范围内，不会影响其他外延层的制备，保证外延结构以及半导体器件的正常制备；并且，在此厚度范围内，保证阻挡层120的厚度与现有的制备工艺匹配，保证阻挡层120的制备工艺简单。
进一步的，当d＜20nm时，阻挡层120厚度太薄，阻挡效果会减弱；当d＞200nm时，阻挡层120厚度太厚，会降低阻挡层120远离衬底一侧的晶体成膜质量。
可选的，继续参考图1，至少一层其他外延层140可以包括应力控制层141，应力控制层141可以包括AlyGa1-yN，y表示应力控制层141中Al原子的原子数量占比。具体的，应力控制层141至少包括叠层设置的第一应力控制分部Aly1Ga1-y1N和第二应力控制分部Aly2Ga1-y2N，第一应力控制分部位于第二应力控制分部靠近衬底110的一侧，y1表示第一应力控制分部中Al原子的原子数量占比，y2表示第二应力控制分部中Al原子的原子数量占比，其中，1≥y1>y2≥0。
需要说明的是，在衬底110上生长其他外延结构时，由于外延结构与衬底110的结构的不同，会产生应力，造成衬底110出现翘曲，通过应力控制层141能够控制应力的产生，降低生长过程中的翘曲，保证外延结构以及半导体器件的正常制备。
具体的，应力控制层141可以包括Al原子组分逐渐降低的AlyGa1-yN，由于Al、N的晶格比GaN的晶格小，通过降低第一应力控制分部到第二应力控制分部Al原子的原子数量占比，可以产生压应力，中和衬底110的翘曲，降低外延结构生长过程中的翘曲，保证外延结构平整性良好。具体的，应力控制层141至少包括叠层设置的第一应力控制分部Aly1Ga1-y1N和第二应力控制分部Aly2Ga1-y2N，第一应力控制分部位于第二应力控制分部靠近衬底110的一侧，相较于第一应力控制分部来说，第二应力控制分部中的Al原子的原子数量占比较少，也就是说，1≥y1>y2≥0。
可选的，Al原子的原子数量占比可以连续减少，例如应力控制层141的厚度可以是1000nm，第一应力控制分部Aly1Ga1-y1N中Al原子的原子数量占比可以从65％逐渐降低到第二应力控制分部Aly2Ga1-y2N的20％。或者，Al原子的原子数量占比可以梯度降低，例如第一应力控制分部Al65GaN的厚度为500nm，第一应力控制分部Aly1Ga1-y1N中Al原子的原子数量占比可以是65％，第二应力控制分部Al40GaN的厚度为200nm，第二应力控制分部Aly2Ga1-y2N中Al原子的原子数量占比可以是40％。本发明实施例对Al原子的原子数量占比的具体数值以及第一应力控制分部、第二应力控制分部的具体厚度不进行限定。
可选的，继续参考图1，至少一层其他外延层140包括应力控制层141，应力控制层141包括AlyGa1-yN以及AlzGa1-zN的超晶格结构，y表示AlyGa1-yN结构中Al原子的原子数量占比，z表示AlzGa1-zN结构中Al原子的原子数量占比；其中，1≥y>z≥0。
示例性的，应力控制层141可以是AlN与Al30Ga70N的超晶格结构，并且应力控制层141的厚度d可以是500-2000nm，应力控制层141生长过程中产生的应力中和衬底110的翘曲，保证外延结构平整性良好。
可选的，继续参考图1，至少一层外延层140包括叠层设置的缓冲层142、沟道层143、势垒层144和帽层145。沟道层143位于缓冲层142远离衬底110的一侧，势垒层144位于沟道层143远离衬底110的一侧，帽层145位于势垒层144远离衬底110的一侧。
示例性的，缓冲层142可以为含有掺杂杂质的高阻缓冲层142，高阻缓冲层142的制备材料包括氮化物。例如，包括GaN或AlGaN，掺杂元素可以为C、Fe、Mg中的一种或多种。缓冲层142的厚度可以是500-2000nm。
示例性的，沟道层143位于缓冲层142远离衬底110的一侧，沟道层143的材料可以是GaN。势垒层144位于沟道层143远离衬底110的一侧，势垒层144的制备材料包括三元氮化物，可以包括InAlN、AlGaN、InAlGaN或其它半导体材料中的至少一种材料，势垒层144的厚度可以是5-50nm。沟道层143与势垒层144形成异质结结构，即形成二维电子气(Two-Dimensional Electron Gas，2DEG)的设置区域，如图1中虚线所示。
示例性的，帽层145位于势垒层144远离衬底110的一侧，帽层145可以用于钝化势垒层144表面、降低栅漏电流并且使金属/半导体欧姆接触变得容易。帽层145可以减小后续半导体器件的表面漏电，抑制电流崩塌，从而提升外延结构以及半导体器件的性能和可靠性。可选的，帽层145的材料可以为III族氮化物，例如为P型掺杂氮化镓(P-GaN)，P-GaN结构能够有效降低势垒层144的势垒高度。可选的，帽层145可以是厚度在1nm-10nm之间的GaN层。
需要说明的是，在其他实施例中，缓冲层可以复用为沟道层(图中未示出)，即缓冲层与势垒层形成异质结结构。
应该理解，本发明实施例是从半导体器件的外延结构设计的角度，在衬底与成核层之间增设阻挡层，通过阻挡层阻挡成核层中的Al原子扩展至衬底，保证衬底的高阻特性；并且通过设置阻挡层中阻挡原子的原子半径小于Ga原子的原子半径，阻挡原子能够阻挡Ga原子向Si衬底中进行扩散，进一步保证衬底的高阻特性，提升外延结构的质量以及半导体器件的质量。所述半导体器件包括但不限制于：工作在高电压大电流环境下的大功率HEMT、绝缘衬底上的硅(Silicon-On-Insulator，简称SOI)结构的晶体管、砷化镓(GaAs)基的晶体管以及金属氧化层半导体场效应晶体管(Metal-Oxide-Semiconductor Field-EffectTransistor，简称MOSFET)、金属绝缘层半导体场效应晶体管(Metal-SemiconductorField-Effect Transistor，简称MISFET)、双异质结场效应晶体管(DoubleHeterojunction Field-Effect Transistor，简称DHFET)、结型场效应晶体管(JunctionField-Effect Transistor，简称JFET)，金属半导体场效应晶体管(Metal-SemiconductorField-Effect Transistor，简称MESFET)，金属绝缘层半导体异质结场效应晶体管(Metal-Semiconductor Heterojunction Field-Effect Transistor，简称MISHFET)或者其他场效应晶体管。
本发明提供的半导体外延结构及其制备方法可以广泛用于射频微波、电源电子等领域。尤其对于禁带宽度大、电子迁移率高、击穿场强高、导热性能好的氮化镓电子器件优势更明显，能满足快速发展的电子通讯等领域的高性能要求。
基于同一发明构思，本发明实施例还提供了一种半导体器件的外延结构的制备方法，图2是本发明实施例提供的一种半导体器件的外延结构的制备方法的流程示意图。如图2所示，本发明实施例提供的半导体器件的外延结构的制备方法可以包括：
S101、提供衬底，衬底包括Si原子。
示例性的，衬底可以是为高电阻衬底，以便降低衬底与外延层之间的射频耦合，提升外延结构以及半导体器件的射频性能。衬底可以是由Si、SOI或其它适合生长氮化物的材料所制成。其中，衬底的电阻可以大于3000Ω/cm。衬底的制备方法可以是常压化学气相沉积法、亚常压化学气相沉积法、金属有机化合物气相沉淀法、低压力化学气相沉积法、高密度等离子体化学气相沉积法、超高真空化学气相沉积法、等离子体增强化学气相沉积法、触媒化学气相沉积法、混合物理化学气相沉积法、快速热化学气相沉积法、气相外延法、脉冲激光沉积法、原子层外延法、分子束外延法、溅射法或蒸发法。
S102、在衬底一侧制备阻挡层，阻挡层包括阻挡原子。
示例性的，可以采用金属有机化合物化学气相沉积、原子层沉积或者物理气相沉积工艺制备阻挡层。阻挡层中的阻挡原子可以是Sc原子，Sc原子的晶格与GaN、AlN的晶格一致，进而能够减小外延结构的生长难度。进一步的，阻挡层可以包括ScxAl1-xN，其中，0<x≤0.5，x表示阻挡层中Sc原子的原子数量占比，保证阻挡层呈纤锌矿结构，便于在阻挡层远离衬底的一侧继续生长其他外延层。进一步的，当x>0.5时，阻挡层中Sc原子的原子数量占比较高，ScAlN晶格会从纤锌矿结构变成闪锌矿结构，不利于后续GaN的生长。
可选的，阻挡层的厚度d满足20nm≤d≤200nm，在此厚度范围内，阻挡层对接下来生长的成核层中的Al原子以及其他外延层中的Ga原子的阻挡效果均较好；同时，在此厚度范围内，不会影响其他外延层的制备，保证外延结构以及半导体器件的正常制备；并且，在此厚度范围内，保证阻挡层的厚度与现有的制备工艺匹配，保证阻挡层的制备工艺简单。
S103、在阻挡层远离衬底的一侧制备成核层，成核层包括Al原子。
示例性的，在阻挡层远离衬底的一侧制备成核层，成核层起到粘合接下来需要生长的外延层的作用。成核层包括Al原子，可以是包括AlN和AlGaN的组合或其中至少一种材料。成核层的厚度可以是50-200nm。
由于成核层包括Al原子，通过在阻挡层远离衬底的一侧制备成核层，如此阻挡层可以阻挡成核层的Al原子向衬底扩展，保证衬底的高阻特性。
S104、在成核层远离衬底的一侧制备至少一层其他外延层，至少一层其他外延层包括Ga原子，且阻挡原子的原子半径小于Ga原子的原子半径。
示例性的，参考图1，在成核层130远离衬底110的一侧制备至少一层其他外延层140，至少一层其他外延层包括Ga原子，通过设置阻挡原子的半径小于Ga原子的原子半径，能够阻止Ga原子向Si衬底110扩散，可以保证Si衬底110的高阻特性。
可选的，至少一层其他外延层可以包括叠层设置的应力控制层、缓冲层、沟道层、势垒层和帽层；应力控制层生长过程中产生的应力可以中和衬底的翘曲，保证外延结构平整性良好；缓冲层可以为含有掺杂杂质的高阻缓冲层；沟道层与势垒层形成异质结结构，即形成二维电子气(Two-Dimensional Electron Gas，2DEG)的设置区域；帽层可以用于钝化势垒层表面、降低栅漏电流并且使金属/半导体欧姆接触变得容易，从而提升外延结构以及半导体器件的性能和可靠性。
本发明实施例提供的外延结构的制备方法，在外衬底和成核层之间设置阻挡层，阻挡层能够阻挡成核层中的Al原子向衬底中扩散，保证衬底的高阻特性。进一步的，阻挡层包括阻挡原子，并且通过设置阻挡原子的原子半径小于Ga原子的原子半径，能够保证从至少一层其他外延层向Si衬底扩散的Ga原子被阻挡原子阻挡，降低扩散至衬底中的Ga原子浓度，保证衬底的高阻特性。
在上述实施例的基础上，本发明实施例还提供了另外一种半导体器件的外延结构的制备方法，图3是本发明实施例提供的另一种半导体器件的外延结构的制备方法的流程示意图。如图3所示，本发明实施例提供的半导体器件的外延结构的制备方法可以包括：
S201、提供衬底，衬底包括Si原子。
S202、在第一制备温度下，在所述衬底一侧制备阻挡层，阻挡层包括阻挡原子和Al原子。
示例性的，第一制备温度可以是1000℃-1050℃，能够保证在衬底上沉积一层阻挡层。
S203、在第二制备温度下，在阻挡层远离衬底的一侧制备成核层，成核层包括Al原子，且第二制备温度大于第一制备温度。
示例性的，第二制备温度可以高于1100℃，保证成核层的成膜特性良好。此外，第二制备温度大于第一制备温度，可以降低Al原子向Si衬底的扩散速度，从而降低扩散至衬底中的Al原子浓度，能够保证衬底的高阻特性。
S204、在成核层远离衬底的一侧制备至少一层其他外延层，至少一层其他外延层包括Ga原子，且阻挡原子的原子半径小于Ga原子的原子半径。
本发明实施例提供的外延结构的制备方法，通过在第一制备温度下制备阻挡层，在第二制备温度下制备成核层，并且设置第二制备温度大于第一制备温度，可以降低Al原子向Si衬底的扩散速度，从而降低扩散至衬底中的Al原子浓度，能够保证衬底的高阻特性，提升外延结构的质量以及半导体器件的质量。
基于同一发明构思，本发明实施例还提供了一种半导体器件，包括本发明实施例所述的半导体器件的外延结构，图4是本发明实施例提供的一种半导体器件的结构示意图，如图4所示，半导体器件还包括：
位于至少一层其他外延层140远离衬底110一侧的源极210、栅极220和漏极230，栅极220位于源极210和漏极230之间。
示例性的，源极210和漏极230分别与势垒层144形成欧姆接触；栅极220位于源极210和漏极230之间，同时位于帽层145远离衬底110的一侧，栅极220与帽层145形成肖特基接触。
本发明实施例提供的半导体器件包括上述实施例中的外延结构，因此本发明实施例提供的半导体器件也具备上述实施例所描述的有益效果，此处不在赘述。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (11)

1.一种半导体器件的外延结构，其特征在于，包括叠层设置的衬底、阻挡层、成核层和至少一层其他外延层；
所述衬底包括Si原子，所述阻挡层包括阻挡原子，所述成核层包括Al原子，至少一层所述其他外延层包括Ga原子；
所述阻挡原子的原子半径小于所述Ga原子的原子半径。
2.根据权利要求1所述的外延结构，其特征在于，所述阻挡原子包括Sc原子。
3.根据权利要求1所述的外延结构，其特征在于，所述阻挡层还包括Al原子；
所述阻挡层的制备温度小于所述成核层的制备温度。
4.根据权利要求1所述的外延结构，其特征在于，所述阻挡层包括ScxAl1-xN；其中，0<x≤0.5，x表示所述阻挡层中所述Sc原子的原子数量占比。
5.根据权利要求1所述的外延结构，其特征在于，所述阻挡层的厚度d满足20nm≤d≤200nm。
6.根据权利要求1所述的外延结构，其特征在于，至少一层其他外延层包括应力控制层，所述应力控制层包括AlyGa1-yN，y表示所述应力控制层中所述Al原子的原子数量占比；
所述应力控制层至少包括叠层设置的第一应力控制分部Aly1Ga1-y1N和第二应力控制分部Aly2Ga1-y2N，所述第一应力控制分部位于所述第二应力控制分部靠近所述衬底的一侧，y1表示所述第一应力控制分部中所述Al原子的原子数量占比，y2表示所述第二应力控制分部中所述Al原子的原子数量占比；
其中，1≥y1>y2≥0。
7.根据权利要求1所述的外延结构，其特征在于，至少一层其他外延层包括应力控制层，所述应力控制层包括AlyGa1-yN以及AlzGa1-zN的超晶格结构，y表示AlyGa1-yN结构中所述Al原子的原子数量占比，z表示AlzGa1-zN结构中所述Al原子的原子数量占比；
其中，1≥y>z≥0。
8.根据权利要求1所述的外延结构，其特征在于，至少一层所述其他外延层包括叠层设置的缓冲层、沟道层、势垒层和帽层；
所述沟道层位于所述缓冲层远离所述衬底的一侧，所述势垒层位于所述沟道层远离所述衬底的一侧，所述帽层位于所述势垒层远离所述衬底的一侧。
9.一种半导体器件的外延结构的制备方法，其特征在于，包括：
提供衬底，所述衬底包括Si原子；
在所述衬底一侧制备阻挡层，所述阻挡层包括阻挡原子；
在所述阻挡层远离所述衬底的一侧制备成核层，所述成核层包括Al原子；
在所述成核层远离所述衬底的一侧制备至少一层其他外延层，至少一层所述其他外延层包括Ga原子，且所述阻挡原子的原子半径小于所述Ga原子的原子半径。
10.根据权利要求9所述的制备方法，其特征在于，在所述衬底一侧制备阻挡层，包括：
在第一制备温度下，在所述衬底一侧制备阻挡层，所述阻挡层包括Al原子；
在所述阻挡层远离所述衬底的一侧制备成核层，包括：
在第二制备温度下，在所述阻挡层远离所述衬底的一侧制备成核层；所述第二制备温度大于所述第一制备温度。
11.一种半导体器件，其特征在于，包括权利要求1-8任一项所述的外延结构；
所述半导体器件还包括位于至少一层所述其他外延层远离所述衬底一侧的源极、栅极和漏极，所述栅极位于所述源极和所述漏极之间。
CN202211358417.6A 2022-11-01 2022-11-01 一种半导体器件的外延结构及其制备方法、半导体器件 Pending CN118039665A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202211358417.6A CN118039665A (zh) 2022-11-01 2022-11-01 一种半导体器件的外延结构及其制备方法、半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202211358417.6A CN118039665A (zh) 2022-11-01 2022-11-01 一种半导体器件的外延结构及其制备方法、半导体器件

Publications (1)

Publication Number Publication Date
CN118039665A true CN118039665A (zh) 2024-05-14

Family

ID=90984495

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211358417.6A Pending CN118039665A (zh) 2022-11-01 2022-11-01 一种半导体器件的外延结构及其制备方法、半导体器件

Country Status (1)

Country Link
CN (1) CN118039665A (zh)

Similar Documents

Publication Publication Date Title
JP5004403B2 (ja) 高電子移動度トランジスタ（ｈｅｍｔ）
JP2011166067A (ja) 窒化物半導体装置
KR101809329B1 (ko) 실리콘 위에서 ⅲ－ⅴ 재료를 성장시키기 위한 시드 층 구조
US20130082360A1 (en) Compound semiconductor device and method for fabricating the same
US20230402525A1 (en) Manufacturing method for n-polar gan transistor structure and semiconductor structure
WO2014031229A1 (en) Ingan channel n-polar gan hemt profile
CN112133749A (zh) 一种p型帽层增强型hemt器件及其制备方法
US20150021665A1 (en) Transistor having back-barrier layer and method of making the same
KR20230007512A (ko) 베릴륨 도핑된 쇼트키 접촉층을 갖는 공핍 모드 고전자 이동도 전계 효과 트랜지스터(hemt) 반도체 장치
JP2011210785A (ja) 電界効果トランジスタ、およびその製造方法
KR101041729B1 (ko) ＡｌＧａＮ／ＧａＮ 이종접합 구조를 가지는 반도체 기판 및 이를 이용한 이종접합 전계효과 트랜지스터
US20160211358A1 (en) Semiconductor device
KR101935928B1 (ko) 게이트 누설 전류가 감소된 고 전자 이동도 트랜지스터
CN213212169U (zh) 一种半导体器件的外延结构及半导体器件
CN212542443U (zh) 一种氮化镓晶体管结构及氮化镓基外延结构
CN118039665A (zh) 一种半导体器件的外延结构及其制备方法、半导体器件
CN112768409A (zh) GaN HEMT集成器件及其制备方法
US20230015133A1 (en) Semi-conductor structure and manufacturing method thereof
US20230053045A1 (en) Semiconductor structure and manufacturing method therefor
US20230133164A1 (en) Enhancement-type semiconductor structure and manufacturing method thereof
JP2024062415A (ja) 窒化ガリウムベースの高電子移動度トランジスタの改良型バックバリア
KR20230090573A (ko) 다중 스트레인 구조를 가지는 AlGaN/GaN 이종 접합 구조의 고전자 이동도 트랜지스터 소자
KR20230090574A (ko) 입체구조를 갖는 AlGaN/GaN 이종 접합 구조의 고전자 이동도 트랜지스터 소자
CN118281043A (zh) 一种半导体器件的外延结构及其制备方法、半导体器件
CN114335159A (zh) 一种半导体器件的外延结构及其制备方法、半导体器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination