CN114335159A - 一种半导体器件的外延结构及其制备方法、半导体器件 - Google Patents

Abstract

本发明实施例提供了一种半导体器件的外延结构及其制备方法、半导体器件，所述外延结构包括衬底；位于所述衬底一侧的外延层，所述外延层包括缓冲层，所述缓冲层包括叠层设置的第一类缓冲层和第二类缓冲层，所述第一类缓冲层位于靠近所述衬底的一侧，且所述第一类缓冲层的掺杂浓度大于所述第二类缓冲层的掺杂浓度。采用上述技术方案，通过设置缓冲层包括第一类缓冲层和第二类缓冲层，同时设置第一类缓冲层的掺杂浓度大于第二类缓冲层的掺杂浓度，保证半导体器件中缓冲层的高阻特性的同时保证缓冲层的晶体质量良好，进而提升外延结构以及半导体器件的质量。

Description

一种半导体器件的外延结构及其制备方法、半导体器件

技术领域

本发明实施例涉及半导体技术领域，尤其涉及一种半导体器件的外延结构及其制备方法、半导体器件。

背景技术

由于AlGaN/GaN异质结构中存在较强的二维电子气，通常采用AlGaN/GaN异质结形成的高电子迁移率晶体管(High Electron Mobility Transistor；HEMT)为耗尽型器件，为了使该器件获得更大的击穿电压、更好的开关特性以及更可靠的性能，则必须先获得高阻的GaN缓冲层。

要获得高阻的GaN缓冲层方法有多种，常用的方法是进行C掺杂或者Fe掺杂。但是为了获得足够高阻的GaN缓冲层所需的C含量会导致晶体质量变差，进而影响最终器件的可靠性，并且C杂质形成的深能级陷阱容易使最终器件的输出功率等性能衰减；而为了获得足够高阻的GaN缓冲层所需的Fe含量则会引起外延层表面和晶体质量变差，同时也会影响最终器件的性能。因此如何在保证外延层晶体质量的同时又能保证最终器件的性能成为了目前亟需解决的问题。

发明内容

有鉴于此，本发明实施例提供一种半导体器件的外延结构及其制备方法、半导体器件，以提供一种缓冲层高阻特性以及晶体质量均良好的外延结构。

第一方面，本发明实施例提供了一种半导体器件的外延结构，包括：

衬底；

位于所述衬底一侧的外延层，所述外延层包括缓冲层，所述缓冲层包括叠层设置的第一类缓冲层和第二类缓冲层，所述第一类缓冲层位于靠近所述衬底的一侧，且所述第一类缓冲层的掺杂浓度大于所述第二类缓冲层的掺杂浓度。

可选的，所述第一类缓冲层包括至少一层第一缓冲层，所述第二类缓冲层包括至少一层第二缓冲层；

所述第一缓冲层的掺杂浓度大于所述第二缓冲层的掺杂浓度。

可选的，所述第一类缓冲层包括叠层设置的第一甲缓冲层和第一乙缓冲层，所述第一甲缓冲层位于靠近所述衬底的一侧；所述第一甲缓冲层的掺杂浓度大于或者等于所述第一乙缓冲层的掺杂浓度；

所述第二类缓冲层包括叠层设置的第二甲缓冲层和第二乙缓冲层，所述第二甲缓冲层位于靠近所述衬底的一侧；所述第二甲缓冲层的掺杂浓度大于所述第二乙缓冲层的掺杂浓度。

可选的，所述第一甲缓冲层、所述第一乙缓冲层、所述第二甲缓冲层和所述第二乙缓冲层中均掺杂有碳离子；

所述第一甲缓冲层中碳离子的掺杂浓度为第一掺杂浓度C1，所述第一乙缓冲层中碳离子的掺杂浓度为第二掺杂浓度C2，所述第二甲缓冲层中碳离子的掺杂浓度为第三掺杂浓度C3，所述第二乙缓冲层中碳离子的掺杂浓度为第四掺杂浓度C4，其中，C1＞C2≥C3＞C4。

可选的，所述第一甲缓冲层和所述第一乙缓冲层中还掺杂有铁离子，所述第二甲缓冲层和所述第二乙缓冲层中不掺杂铁离子；

所述第一甲缓冲层中铁离子的掺杂浓度为第五掺杂浓度，所述第一乙缓冲层中铁离子的掺杂浓度为第六掺杂浓度其中，所述第五掺杂浓度与所述第六掺杂浓度相同。

可选的，所述第一甲缓冲层中碳离子的掺杂浓度为第一掺杂浓度C1，所述第五掺杂浓度C5，其中，C1/C5＝(0.5～1.2)/10；

所述第一乙缓冲层中碳离子的掺杂浓度为第二掺杂浓度C2，所述第六掺杂浓度C6，其中C2/C6＝(0.1～0.3)/10；

所述第二甲缓冲层中碳离子的掺杂浓度为第三掺杂浓度C3，其中，C3＝C2；

所述第二乙缓冲层中碳离子的掺杂浓度为第四掺杂浓度C4，其中，C4/C3＝(1～2)/10。

可选的，所述第五掺杂浓度C5＝1*10¹⁸/cm³～1*10¹⁹/cm³，所述第六掺杂浓度C6＝1*10¹⁸/cm³～1*10¹⁹/cm³。

可选的，所述第一缓冲层的厚度大于所述第二缓冲层的厚度。

可选的，所述第一类缓冲层包括叠层设置的第一甲缓冲层和第一乙缓冲层，所述第一甲缓冲层位于靠近所述衬底的一侧；所述第一甲缓冲层的厚度大于或者等于所述第一乙缓冲层的厚度；

所述第二类缓冲层包括叠层设置的第二甲缓冲层和第二乙缓冲层，所述第二甲缓冲层位于靠近所述衬底的一侧；所述第二甲缓冲层的厚度大于所述第二乙缓冲层的厚度。

可选的，所述第一甲缓冲层的厚度为h1，所述第一乙缓冲层的厚度为h2，所述第二甲缓冲层的厚度为h3，所述第二乙缓冲层的厚度为h4；

其中，h2＝h1，2/10≤h3/h2≤9/10，4/10≤h4/h3≤9/10。

可选的，所述外延层还包括位于所述缓冲层靠近所述衬底一侧的成核层；

位于所述缓冲层远离所述衬底一侧的间隔层；

位于所述间隔层远离所述衬底基板一侧的势垒层，所述势垒层与所述缓冲层形成异质结结构；

位于所述势垒层远离所述衬底一侧的盖层。

第二方面，本发明实施例还提供了一种半导体器件，包括第一方面所述的外延结构，所述外延结构包括衬底以及依次位于所述衬底一侧的成核层、缓冲层、间隔层、势垒层以及帽层；

所述半导体器件还包括：

位于所述势垒层远离所述衬底一侧的源极和漏极：

位于所述盖层远离所述衬底一侧的栅极，所述栅极位于所述源极和所述漏极之间。

第三方面，本发明实施例还提供了一种半导体器件的外延结构的制备方法，用于制备第一方面所述的外延结构，所述制备方法包括：

提供衬底；

在所述衬底一侧制备外延层，所述外延层包括缓冲层，所述缓冲层包括叠层设置的第一类缓冲层和第二类缓冲层，所述第一类缓冲层位于靠近所述衬底的一侧，且所述第一类缓冲层的掺杂浓度大于所述第二类缓冲层的掺杂浓度。

可选的，在所述衬底一侧制备外延层，包括：

在所述衬底一侧制备成核层；

在所述成核层远离所述衬底的一侧制备缓冲层；

在所述缓冲层远离所述衬底的一侧制备间隔层；

在所述间隔层远离所述衬底的一侧制备势垒层，所述述势垒层与所述缓冲层形成异质结结构；

在所述势垒层远离所述衬底的一侧制备盖层。

本发明实施例提供的半导体器件的外延结构及其制备方法、半导体器件，通过设置缓冲层包括叠层设置的第一类缓冲层和第二类缓冲层，同时设置第一类缓冲层的掺杂浓度大于第二类缓冲层的掺杂浓度，保证外延结构中缓冲层的高阻特性的同时保证缓冲层的晶体质量良好，进而提升外延结构以及半导体器件的质量。

附图说明

图1是本发明实施例提供的一种半导体器件的外延结构的结构示意图；

图2是本发明实施例提供的一种半导体器件的结构示意图；

图3是本发明实施例提供的一种半导体器件的外延结构的制备方法的流程示意图；

图4是本发明实施例提供的一种半导体器件的制备方法的流程示意图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

图1是本发明实施例提供的一种半导体器件的外延结构结构示意图，如图1所示，本发明实施例提供的外延结构包括衬底11，位于衬底11一侧的外延层12，外延层12包括缓冲层122，缓冲层122包括叠层设置的第一类缓冲层1221和第二类缓冲层1222，第一类缓冲层1221位于靠近衬底11的一侧，且第一类缓冲层1221的掺杂浓度大于第二类缓冲层1222的掺杂浓度。

示例性的，衬底11可以是氮化镓、铝镓氮、铟镓氮、铝铟镓氮、磷化铟、砷化镓、碳化硅、金刚石、蓝宝石、锗、硅中的一种或多种的组合，或任何其他能够生长III族氮化物的材料，本发明实施例对衬底11的具体类型不进行限定。

外延层12位于衬底11一侧，外延层12具体可以包括基于III-V族化合物的半导体材料。

具体的，外延层12包括缓冲层122，缓冲层122起到粘合接下来需要生长的半导体材料层的作用。

缓冲层122包括叠层设置的第一类缓冲层1221和第二类缓冲层1222，第一类缓冲层1221位于靠近衬底11的一侧，第二类缓冲层1222位于远离衬底11的一侧，第一类缓冲层1221和第二类缓冲层1222的材料可以相同，优选可以为氮化镓。进一步的，第一类缓冲层1221和第二类缓冲层1222的厚度和掺杂可以不同。

首先对第一类缓冲层1221和第二类缓冲层1222的掺杂情况进行说明。

由于获得高阻GaN缓冲层所需的C掺杂浓度需要满足>1*10¹⁹/cm³，如此会导致GaN缓冲层晶体质量变差；而获得高阻GaN缓冲层所需的Fe掺杂浓度需要满足>1*10¹⁹/cm³，如此会影响最终器件的性能。本发明实施例创造性地设置缓冲层122包括多层缓冲层，例如包括叠层设置的第一类缓冲层1221和第二类缓冲层1222，第一类缓冲层1221位于靠近衬底11的一侧，同时设置第一类缓冲层1221的掺杂浓度大于第二类缓冲层1222的掺杂浓度，通过第一类缓冲层1221和第二类缓冲层1222特定的掺杂浓度关系来实现高阻缓冲层，例如可以设置缓冲层为轻掺杂，如此可以保证在半导体器件漏电和击穿等性能不变差的前提下提升外延结构以及半导体器件的可靠性。

综上，本发明实施例提供的外延结构，通过设置缓冲层包括叠层设置的第一类缓冲层和第二类缓冲层，同时设置第一类缓冲层的掺杂浓度大于第二类缓冲层的掺杂浓度，保证外延结构中缓冲层的高阻特性的同时保证缓冲层的晶体质量良好；同时通过第一类缓冲层和第二类缓冲层特定的掺杂浓度关系来实现高阻缓冲层，例如可以设置缓冲层为轻掺杂，如此可以保证在半导体器件漏电和击穿等性能不变差的前提下提升外延结构以及半导体器件的可靠性。

在上述实施例的基础上，第一类缓冲层1221可以包括至少一层第一缓冲层，第二类缓冲层1222可以包括至少一层第二缓冲层；第一缓冲层的掺杂浓度大于第二缓冲层的掺杂浓度。

示例性的，第一类缓冲层1221可以包括一层或者多层第一缓冲层，第二类缓冲层1222可以包括一层或者多层第二缓冲层，每层第一缓冲层的掺杂浓度均大于第二缓冲层的掺杂浓度，保证缓冲层的高阻特性的同时保证缓冲层的晶体质量良好；同时缓冲层可以为轻掺杂，如此可以保证在半导体器件漏电和击穿等性能不变差的前提下提升外延结构以及半导体器件的可靠性。

具体的，第一类缓冲层1221可以包括两层第一缓冲层，第二类缓冲层1222可以包括两层第二缓冲层，本发明实施例以第一类缓冲层1221包括两层第一缓冲层，第二类缓冲层1222包括两层第二缓冲层为例进行说明。示例性的，继续参考图1所示，第一类缓冲层1221包括叠层设置的第一甲缓冲层1221a和第一乙缓冲层1221b，第一甲缓冲层1221a位于靠近衬底11的一侧；第一甲缓冲层1221a的掺杂浓度大于或者等于第一乙缓冲层1221b的掺杂浓度；第二类缓冲层1222包括叠层设置的第二甲缓冲层1222a和第二乙缓冲层1222b，第二甲缓冲层1222a位于靠近衬底11的一侧；第二甲缓冲层1222a的掺杂浓度大于第二乙缓冲层1222b的掺杂浓度。

示例性的，如图1所示，缓冲层122从下至上可以依次包括第一甲缓冲层1221a、第一乙缓冲层1221b、第二甲缓冲层1222a和第二乙缓冲层1222b，第一甲缓冲层1221a和第一乙缓冲层1221b中任意一层的掺杂浓度大于第二甲缓冲层1222a和第二乙缓冲层1222b中任意一层的掺杂浓度，且第一甲缓冲层1221a的掺杂浓度大于或者等于第一乙缓冲层1221b的掺杂浓度，第二甲缓冲层1222a的掺杂浓度大于第二乙缓冲层1222b的掺杂浓度，如此缓冲层122中位于下层的缓冲层的掺杂浓度均不小于位于上层的缓冲层的掺杂浓度。进一步的，第一甲缓冲层1221a、第一乙缓冲层1221b、第二甲缓冲层1222a和第二乙缓冲层1222b在远离衬底的方向上四层缓冲层的掺杂浓度逐渐减小。如此通过缓冲层中特定的掺杂浓度关系来实现高阻缓冲层，而对缓冲层的具体掺杂浓度不做要求，保证在半导体器件漏电和击穿等性能不变差的前提下提升外延结构以及半导体器件的可靠性。

在上述实施例的基础上，第一甲缓冲层1221a、第一乙缓冲层1221b、第二甲缓冲层1222a和第二乙缓冲层1222b中可以均掺杂有碳离子；第一甲缓冲层1221a的掺杂浓度为C1，第一乙缓冲层1221b的掺杂浓度为C2，第二甲缓冲层1222a的掺杂浓度为C3，第二乙缓冲层1222b的掺杂浓度为C4；其中，C1＞C2≥C3＞C4。

示例性的，通过设置第一甲缓冲层1221a的掺杂浓度C1、第一乙缓冲层1221b的掺杂浓度C2，第二甲缓冲层1222a的掺杂浓度C3以及第二乙缓冲层1222b的掺杂浓度C4满足C1＞C2≥C3＞C4，保证缓冲层122中位于下层的缓冲层的掺杂浓度均不小于位于上层的缓冲层的掺杂浓度，通过合理设置第一甲缓冲层1221a、第一乙缓冲层1221b、第二甲缓冲层1222a以及第二乙缓冲层1222b相应的掺杂浓度关系，可以在实现传统高阻GaN缓冲层相同作用的同时保证晶体质量不变差。

在上述实施例的基础上，第一甲缓冲层1221a和第一乙缓冲层1221b中还掺杂有铁离子，第二甲缓冲层1222a和第二乙缓冲层1222b中不掺杂铁离子；第一甲缓冲层中1221a铁离子的掺杂浓度为第五掺杂浓度，第一乙缓冲层1221b中铁离子的掺杂浓度为第六掺杂浓度，其中，第五掺杂浓度与第六掺杂浓度相同。

示例性的，第一甲缓冲层1221a和第一乙缓冲层1221b中还可以掺杂有相同浓度铁离子，第二甲缓冲层1222a和第二乙缓冲层1222b中不掺杂铁离子，通过合理设置各个缓冲层中的掺杂成分，保证在实现传统高阻GaN缓冲层相同作用的同时保证晶体质量不变差。

进一步的，第一甲缓冲层1221a中碳离子的掺杂浓度为第一掺杂浓度C1，第五掺杂浓度C5，其中，C1/C5＝(0.5～1.2)/10；第一乙缓冲层1221b中碳离子的掺杂浓度为第二掺杂浓度C2，第六掺杂浓度C6，其中C2/C6＝(0.1～0.3)/10；第二甲缓冲层1222a中碳离子的掺杂浓度为第三掺杂浓度C3，其中，C3＝C2；第二乙缓冲层1222b中碳离子的掺杂浓度为第四掺杂浓度C4，其中，C4/C3＝(1～2)/10。通过合理设置同一缓冲层中碳离子和铁离子的掺杂比例，同时设置不同缓冲层中碳离子的掺杂比例，保证最终可以好的高阻的缓冲层，且缓冲层的晶体质量良好，保证外延结构以及半导体器件的质量良好，可靠性高。

进一步的，由于第一乙缓冲层1221b、第二甲缓冲层1222a以及第二乙缓冲层1222b中的碳离子的掺杂浓度均直接或者间距与第一甲缓冲层1221a中碳离子的掺杂浓度相关，且第一甲缓冲层1221a中碳离子的掺杂浓度与第一甲缓冲层1221a中铁离子的掺杂浓度相关，因此当第一甲缓冲层1221a中铁离子的掺杂浓度发生变化后，第一甲缓冲层1221a中碳离子的掺杂浓度也要相应调整，同时第一乙缓冲层1221b、第二甲缓冲层1222a以及第二乙缓冲层1222b中的碳离子的掺杂浓度也要相应调整。例如当第一甲缓冲层1221a中铁离子的掺杂浓度增大至两倍掺杂浓度时，第一甲缓冲层1221a中碳离子的掺杂浓度也要相应调整，同时第一乙缓冲层1221b、第二甲缓冲层1222a以及第二乙缓冲层1222b中的碳离子的掺杂浓度也要相应调整。

具体的，第一甲掺杂层1221a中碳离子的掺杂浓度C1与铁离子的掺杂浓度C5满足C1/C5＝(0.5～1.2)/10，可以是C1/C5＝0.5/10，也可以是C1/C5＝0.8/10，也可以是C1/C5＝1.0/10，也可以是C1/C5＝1.2/10，本发明实施例对第一甲掺杂层1221a中碳离子的掺杂浓度C1与铁离子的掺杂浓度C5的具体掺杂比例不进行限定，只需满足C1/C5＝(0.5～1.2)/10即可。进一步的，第一乙掺杂层1221b中碳离子的掺杂浓度C2与铁离子的掺杂浓度C6满足C2/C6＝(0.1～0.3)/10，可以是C2/C6＝0.1/10，也可以是C2/C6＝0.2/10，也可以是C2/C6＝0.3/10，本发明实施例对第一乙掺杂层1221b中碳离子的掺杂浓度C2与铁离子的掺杂浓度C6的具体掺杂比例不进行限定，只需满足C2/C6＝(0.1～0.3)/10即可。进一步的，第二乙掺杂层1222b中碳离子的掺杂浓度C4与第二甲掺杂层1222a中碳离子的掺杂浓度C3满足C4/C3＝(1～2)/10，可以是C4/C3＝1/10，也可以是C4/C3＝1.5/10，也可以是C4/C3＝2/10，本发明实施例对第二乙掺杂层1222b中碳离子的掺杂浓度C4与第二甲掺杂层1222a中碳离子的掺杂浓度C3的具体掺杂比例不进行限定，只需满足C4/C3＝(1～2)/10即可。

进一步的，第一甲缓冲层1221a中铁离子的掺杂浓度C5可以满足C5＝1*10¹⁸/cm³～1*10¹⁹/cm³，第一乙缓冲层1221b中铁离子的掺杂浓度C6可以满足C6＝1*10¹⁸/cm³～1*10¹⁹/cm³，第一甲缓冲层1221a中铁离子的掺杂浓度和第一乙缓冲层1221b中铁离子的掺杂浓度均为轻掺杂，不会影响各个缓冲层的晶体质量，保证外延结构以及半导体器件性能稳定。作为一种可行的实施方式，第一甲缓冲层1221a中碳离子的掺杂浓度C1可以为2*10¹⁷/cm³，第一甲缓冲层1221a中铁离子的掺杂浓度C5可以为2*10¹⁸/cm³，第一乙缓冲层1221b中碳离子的掺杂浓度C2可以为5*10¹⁶/cm³，第一乙缓冲层1221b中铁离子的掺杂浓度C6可以为2*10¹⁸/cm³，第二甲缓冲层1222a中碳离子的掺杂浓度C3可以为5*10¹⁶/cm³，第二甲缓冲层1222a中铁离子的掺杂浓度为0，第二乙缓冲层1222b中碳离子的掺杂浓度C4可以为2.5*10¹⁶/cm³，第二乙缓冲层1222b中铁离子的掺杂浓度为0。

上述实施例对各个缓冲层中的掺杂情况进行说明，通过合理设置各个缓冲层中的掺杂浓度，可以保证外延结构中缓冲层的高阻特性的同时保证缓冲层的晶体质量良好，保证在半导体器件漏电和击穿等性能不变差的前提下提升外延结构以及半导体器件的可靠性。

接下来对第一类缓冲层1221和第二类缓冲层1222的厚度情况进行说明。

可选的，第一缓冲层的厚度大于第二缓冲层的厚度。

示例性的，第一类缓冲层1221可以包括一层或者多层第一缓冲层，第二类缓冲层1222可以包括一层或者多层第二缓冲层，每层第一缓冲层的厚度均大于第二缓冲层的厚度，保证缓冲层的高阻特性的同时保证缓冲层的晶体质量良好；同时缓冲层可以为轻掺杂，如此可以保证在半导体器件漏电和击穿等性能不变差的前提下提升外延结构以及半导体器件的可靠性。

具体的，第一类缓冲层1221可以包括两层第一缓冲层，第二类缓冲层1222可以包括两层第二缓冲层，本发明实施例以第一类缓冲层1221包括两层第一缓冲层，第二类缓冲层1222包括两层第二缓冲层为例进行说明。示例性的，继续参考图1所示，第一类缓冲层1221包括叠层设置的第一甲缓冲层1221a和第一乙缓冲层1221b，第一甲缓冲层1221a位于靠近衬底11的一侧；第一甲缓冲层1221a的厚度大于或者等于第一乙缓冲层1221b的厚度；第二类缓冲层1222包括叠层设置的第二甲缓冲层1222a和第二乙缓冲层1222b，第二甲缓冲层1222a位于靠近衬底11的一侧；第二甲缓冲层1222a的厚度大于第二乙缓冲层1222b的厚度。

示例性的，如图1所示，缓冲层122从下至上可以依次包括第一甲缓冲层1221a、第一乙缓冲层1221b、第二甲缓冲层1222a和第二乙缓冲层1222b，第一甲缓冲层1221a和第一乙缓冲层1221b中任意一层的厚度大于第二甲缓冲层1222a和第二乙缓冲层1222b中任意一层的厚度，且第一甲缓冲层1221a的厚度大于或者等于第一乙缓冲层1221b的厚度，第二甲缓冲层1222a的厚度大于第二乙缓冲层1222b的厚度，如此缓冲层122中位于下层的缓冲层的厚度均不小于位于上层的缓冲层的厚度。例如，以靠近衬底的第一类甲缓冲层厚度h1为基础，在远离衬底的方向上各缓冲层的厚度逐渐减小。即第一类甲缓冲层厚度h1为预设厚度，其他缓冲层厚度h根据h1的厚度关系确定，h≤h1。如此通过缓冲层中特定的厚度关系来实现高阻缓冲层，而对缓冲层的掺杂浓度不做要求，保证在半导体器件漏电和击穿等性能不变差的前提下提升外延结构以及半导体器件的可靠性。

在上述实施例的基础上，第一甲缓冲层1221a的厚度为h1，第一乙缓冲层1221b的厚度为h2，第二甲缓冲层1222a的厚度为h3，第二乙缓冲层1222b的厚度为h4；其中，h2＝h1，2/10≤h3/h2≤9/10，4/10≤h4/h3≤9/10。

示例性的，通过设置第一甲缓冲层1221a的厚度h1、第一乙缓冲层1221b的厚度h2，第二甲缓冲层1222a的厚度h3以及第二乙缓冲层1222b的厚度h4满足h2＝h1、2/10≤h3/h2≤9/10、410≤h4/h3≤9/10，通过合理设置第一甲缓冲层1221a、第一乙缓冲层1221b、第二甲缓冲层1222a以及第二乙缓冲层1222b之间相应的厚度比例，可以在实现传统高阻GaN缓冲层相同作用的同时保证晶体质量不变差。

具体的，第一乙缓冲层1221b的厚度h2和第二甲缓冲层1222a的厚度h3满足2/10≤h3/h2≤9/10，可以是h3/h2＝2/10、或者是h3/h2＝4/10、或者是h3/h2＝6/10、或者是h3/h2＝8/10、或者是h3/h2＝9/10，本发明实施例对第一乙缓冲层1221b的厚度h2和第二甲缓冲层1222a的厚度h3的具体比例关系不进行限定，只需满足2/10≤h3/h2≤9/10即可。进一步的，第二甲缓冲层1222a的厚度h3和第二乙缓冲层1222b的厚度h4满足4/10≤h4/h3≤9/10，可以是h4/h3＝4/10、或者是h4/h3＝6/10、或者是h4/h3＝8/10、或者是h4/h3＝9/10，本发明实施例对第二甲缓冲层1222a的厚度h3和第二乙缓冲层1222b的厚度h4的具体比例关系不进行限定，只需满足4/10≤h4/h3≤9/10即可。作为一种可行的实施方式，第一甲缓冲层1221a的厚度h1可以为500nm，第一乙缓冲层1221b的厚度h2可以为500nm，第二甲缓冲层1222a的厚度h3可以为400nm，第二乙缓冲层1222b的厚度h4可以为300nm。

上述实施例对各个缓冲层的厚度情况进行说明，通过合理设置各个缓冲层的厚度，可以保证外延结构中缓冲层的高阻特性的同时保证缓冲层的晶体质量良好，保证在半导体器件漏电和击穿等性能不变差的前提下提升外延结构以及半导体器件的可靠性。

综上，上述实施例分别从不同缓冲层的掺杂浓度情况以及厚度情况两个方面对外延层的具体设置方式进行了说明。可以理解的是，在实际外延层设置中，可以综合考虑不同缓冲层的掺杂浓度情况以及厚度情况，例如对于厚度较厚的缓冲层，可以设置其掺杂浓度较大，对于厚度较小的缓冲层，可以设置其掺杂浓度较小。通过综合考虑不同缓冲层的掺杂浓度情况以及厚度情况，保证外延结构中缓冲层的高阻特性的同时保证缓冲层的晶体质量良好，保证在半导体器件漏电和击穿等性能不变差的前提下提升外延结构以及半导体器件的可靠性。

在上述实施例的基础上，继续参考图1所示，本发明实施例提供的外延层12还可以包括位于缓冲层122靠近衬底11一侧的成核层121；位于缓冲层122远离衬底11一侧的间隔层123；位于间隔层123远离衬底11基板一侧的势垒层124，势垒层124与缓冲层122形成异质结结构；位于势垒层124远离衬底11一侧的盖层125。

示例性的，成核层121影响外延层12中位于成核层121上方的其他膜层的晶体质量、表面形貌以及电学性质等参数；成核层121主要起到匹配衬底11材料和外延层12中异质结结构中的半导体材料层的作用。

间隔层123可以为AlN间隔层，间隔层123可以抬高势垒，增加二维电子气的限域性，同时减小合金散射，提升迁移率。

势垒层124可以为AlGaN势垒层，势垒层124与缓冲层122一起形成异质结结构，形成二维电子气的运动沟道。

盖层125的主要作用是减小表面态，减小后续半导体器件的表面漏电，抑制电流崩塌，从而提升外延结构以及半导体器件的性能和可靠性。可选的，盖层125的材料为III族氮化物，优选为P型掺杂氮化镓(P-GaN)，P-GaN结构能够有效降低AlGaN层的势垒高度。

基于同样的发明构思，本发明实施例还提供了一种半导体器件，本发明实施例提供的半导体器件包括上述实施例所述的半导体器件的外延结构。进一步的，图2是本发明实施例提供的一种半导体器件的结构示意图，如图2所示，本发明实施例提供的半导体器件包括：

衬底11；

位于衬底11一侧的外延层12，外延层12包括依次位于衬底11一侧的成核层121、缓冲层122、间隔层123、势垒层124以及帽层125；

位于势垒层124远离衬底11一侧的源极131和漏极132；

位于帽层125远离衬底11一侧的栅极133，栅极133位于源极131和漏极132之间。

示例性的，源极131和漏极132位于势垒层124远离衬底11的一侧，源极131和漏极132分别与势垒层124形成欧姆接触；栅极133位于源极131和漏极132之间，同时位于盖层125远离衬底11的一侧，栅极133与盖层125形成肖特基接触。

应该理解，本发明实施例是从半导体器件结构设计的角度来保证半导体器件中成核层的热阻不变高的情况下提升成核层的晶体质量。半导体器件包括但不限制于：工作在高电压大电流环境下的大功率氮化镓高电子迁移率晶体管(High Electron MobilityTransistor，简称HEMT)、绝缘衬底上的硅(Silicon-On-Insulator，简称SOI)结构的晶体管、砷化镓(GaAs)基的晶体管以及金属氧化层半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，简称MOSFET)、金属绝缘层半导体场效应晶体管(Metal-Semiconductor Field-Effect Transistor，简称MISFET)、双异质结场效应晶体管(Double Heterojunction Field-Effect Transistor，简称DHFET)、结型场效应晶体管(Junction Field-Effect Transistor，简称JFET)，金属半导体场效应晶体管(Metal-Semiconductor Field-Effect Transistor，简称MESFET)，金属绝缘层半导体异质结场效应晶体管(Metal-Semiconductor Heterojunction Field-Effect Transistor，简称MISHFET)或者其他场效应晶体管。

基于同一发明构思，本发明实施例还提供了一种半导体器件的外延结构制备方法，图3是本发明实施例提供的一种半导体器件的外延结构的制备方法的流程示意图，如图3所示，本发明实施例提供的半导体器件的外延结构的制备方法可以包括：

S110、提供衬底。

示例性的，衬底的材料可以氮化镓、铝镓氮、铟镓氮、铝铟镓氮、磷化铟、砷化镓、碳化硅、金刚石、蓝宝石、锗、硅中的一种或多种的组合，或任何其他能够生长III族氮化物的材料。衬底的制备方法可以是常压化学气相沉积法、亚常压化学气相沉积法、金属有机化合物气相沉淀法、低压力化学气相沉积法、高密度等离子体化学气相沉积法、超高真空化学气相沉积法、等离子体增强化学气相沉积法、触媒化学气相沉积法、混合物理化学气相沉积法、快速热化学气相沉积法、气相外延法、脉冲激光沉积法、离子层外延法、分子束外延法、溅射法或蒸发法。

S120、在所述衬底一侧制备外延层，所述外延层包括缓冲层，所述缓冲层包括叠层设置的第一类缓冲层和第二类缓冲层，所述第一类缓冲层位于靠近所述衬底的一侧，且所述第一类缓冲层的掺杂浓度大于所述第二类缓冲层的掺杂浓度。

由于获得高阻GaN缓冲层所需的C掺杂浓度需要满足>1*10¹⁹/cm³，如此会导致GaN缓冲层晶体质量变差；而获得高阻GaN缓冲层所需的Fe掺杂浓度需要满足>1*10¹⁹/cm³，如此会影响最终器件的性能。本发明实施例创造性地设置缓冲层122包括多层缓冲层，例如包括叠层设置的第一类缓冲层1221和第二类缓冲层1222，第一类缓冲层1221位于靠近衬底11的一侧，同时设置第一类缓冲层1221的掺杂浓度大于第二类缓冲层1222的掺杂浓度，通过第一类缓冲层1221和第二类缓冲层1222特定的掺杂浓度关系来实现高阻缓冲层，而对缓冲层的具体掺杂浓度不作要求，例如可以设置缓冲层为轻掺杂，如此可以保证在半导体器件漏电和击穿等性能不变差的前提下提升外延结构以及半导体器件的可靠性。

综上，本发明实施例提供的半导体器件的外延结构的制备方法，通过设置缓冲层包括叠层设置的第一类缓冲层和第二类缓冲层，同时设置第一类缓冲层的掺杂浓度大于第二类缓冲层的掺杂浓度，保证半导体器件中缓冲层的高阻特性的同时保证缓冲层的晶体质量良好；同时通过第一类缓冲层和第二类缓冲层特定的掺杂浓度关系来实现高阻缓冲层，而对缓冲层的具体掺杂浓度不作要求，例如可以设置缓冲层为轻掺杂，如此可以保证在半导体器件漏电和击穿等性能不变差的前提下提升外延结构以及半导体器件的可靠性。

在上述实施的基础上，在衬底一侧制备外延层，可以包括：

在衬底一侧制备成核层；

在成核层远离衬底的一侧制备缓冲层；

在缓冲层远离衬底的一侧制备间隔层；

在间隔层远离衬底的一侧制备势垒层，述势垒层与缓冲层形成异质结结构；

在势垒层远离衬底的一侧制备盖层。

通过成核层匹配衬底材料和外延层中异质结结构中的半导体材料层；通过间隔层抬高势垒，增加二维电子气的限域性，同时减小合金散射，提升迁移率；通过势垒层与缓冲层一起形成异质结结构，形成二维电子气的运动沟道；通过盖层减小表面态，减小后续半导体器件的表面漏电，抑制电流崩塌，从而提升外延结构以及半导体器件的性能和可靠性。

基于同样的发明构思，本发明实施例还提供了一种半导体器件的制备方法，图4是本发明实施例提供的一种半导体器件的制备方法的流程示意图，如图4所示，本发明实施例提供的半导体器件的制备方法可以包括：

S210、提供衬底。

S220、在所述衬底一侧制备外延层，所述外延层包括依次位于所述衬底一侧的成核层、缓冲层、间隔层、势垒层和帽层。

S230、在所述势垒层远离所述衬底的一侧制备源极和漏极；在所述帽层远离所述衬底的一侧制备栅极，所述栅极位于所述源极和所述漏极之间。

源极和漏极分别与势垒层形成欧姆接触，栅极与盖层形成肖特基接触。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (14)

1.一种半导体器件的外延结构，其特征在于，包括：

衬底；

位于所述衬底一侧的外延层，所述外延层包括缓冲层，所述缓冲层包括叠层设置的第一类缓冲层和第二类缓冲层，所述第一类缓冲层位于靠近所述衬底的一侧，且所述第一类缓冲层的掺杂浓度大于所述第二类缓冲层的掺杂浓度。

2.根据权利要求1所述的外延结构，其特征在于，所述第一类缓冲层包括至少一层第一缓冲层，所述第二类缓冲层包括至少一层第二缓冲层；

所述第一缓冲层的掺杂浓度大于所述第二缓冲层的掺杂浓度。

3.根据权利要求2所述的外延结构，其特征在于，所述第一类缓冲层包括叠层设置的第一甲缓冲层和第一乙缓冲层，所述第一甲缓冲层位于靠近所述衬底的一侧；所述第一甲缓冲层的掺杂浓度大于或者等于所述第一乙缓冲层的掺杂浓度；

所述第二类缓冲层包括叠层设置的第二甲缓冲层和第二乙缓冲层，所述第二甲缓冲层位于靠近所述衬底的一侧；所述第二甲缓冲层的掺杂浓度大于所述第二乙缓冲层的掺杂浓度。

4.根据权利要求3所述的外延结构，其特征在于，所述第一甲缓冲层、所述第一乙缓冲层、所述第二甲缓冲层和所述第二乙缓冲层中均掺杂有碳离子；

所述第一甲缓冲层中碳离子的掺杂浓度为第一掺杂浓度C1，所述第一乙缓冲层中碳离子的掺杂浓度为第二掺杂浓度C2，所述第二甲缓冲层中碳离子的掺杂浓度为第三掺杂浓度C3，所述第二乙缓冲层中碳离子的掺杂浓度为第四掺杂浓度C4，其中，C1＞C2≥C3＞C4。

5.根据权利要求3或4所述的外延结构，其特征在于，所述第一甲缓冲层和所述第一乙缓冲层中还掺杂有铁离子，所述第二甲缓冲层和所述第二乙缓冲层中不掺杂铁离子；

所述第一甲缓冲层中铁离子的掺杂浓度为第五掺杂浓度，所述第一乙缓冲层中铁离子的掺杂浓度为第六掺杂浓度其中，所述第五掺杂浓度与所述第六掺杂浓度相同。

6.根据权利要求5所述的外延结构，其特征在于，所述第一甲缓冲层中碳离子的掺杂浓度为第一掺杂浓度C1，所述第五掺杂浓度C5，其中，C1/C5＝(0.5～1.2)/10；

所述第一乙缓冲层中碳离子的掺杂浓度为第二掺杂浓度C2，所述第六掺杂浓度C6，其中C2/C6＝(0.1～0.3)/10；

所述第二甲缓冲层中碳离子的掺杂浓度为第三掺杂浓度C3，其中，C3＝C2；

所述第二乙缓冲层中碳离子的掺杂浓度为第四掺杂浓度C4，其中，C4/C3＝(1～2)/10。

7.根据权利要求5所述的外延结构，其特征在于，所述第五掺杂浓度C5＝1*10¹⁸/cm³～1*10¹⁹/cm³，所述第六掺杂浓度C6＝1*10¹⁸/cm³～1*10¹⁹/cm³。

8.根据权利要求2所述的外延结构，其特征在于，所述第一缓冲层的厚度大于所述第二缓冲层的厚度。

9.根据权利要求8所述的外延结构，其特征在于，所述第一类缓冲层包括叠层设置的第一甲缓冲层和第一乙缓冲层，所述第一甲缓冲层位于靠近所述衬底的一侧；所述第一甲缓冲层的厚度大于或者等于所述第一乙缓冲层的厚度；

所述第二类缓冲层包括叠层设置的第二甲缓冲层和第二乙缓冲层，所述第二甲缓冲层位于靠近所述衬底的一侧；所述第二甲缓冲层的厚度大于所述第二乙缓冲层的厚度。

10.根据权利要求9所述的外延结构，其特征在于，所述第一甲缓冲层的厚度为h1，所述第一乙缓冲层的厚度为h2，所述第二甲缓冲层的厚度为h3，所述第二乙缓冲层的厚度为h4；

其中，h2＝h1，2/10≤h3/h2≤9/10，4/10≤h4/h3≤9/10。

11.根据权利要求1所述的外延结构，其特征在于，所述外延层还包括位于所述缓冲层靠近所述衬底一侧的成核层；

位于所述缓冲层远离所述衬底一侧的间隔层；

位于所述间隔层远离所述衬底基板一侧的势垒层，所述势垒层与所述缓冲层形成异质结结构；

位于所述势垒层远离所述衬底一侧的盖层。

12.一种半导体器件，其特征在于，包括权利要求1-11任一项所述的外延结构，所述外延结构包括衬底以及依次位于所述衬底一侧的成核层、缓冲层、间隔层、势垒层以及帽层；

所述半导体器件还包括：

位于所述势垒层远离所述衬底一侧的源极和漏极：

位于所述盖层远离所述衬底一侧的栅极，所述栅极位于所述源极和所述漏极之间。

13.一种半导体器件的外延结构的制备方法，用于制备权利要求1-11任一项所述的外延结构，其特征在于，包括：

提供衬底；

在所述衬底一侧制备外延层，所述外延层包括缓冲层，所述缓冲层包括叠层设置的第一类缓冲层和第二类缓冲层，所述第一类缓冲层位于靠近所述衬底的一侧，且所述第一类缓冲层的掺杂浓度大于所述第二类缓冲层的掺杂浓度。

14.根据权利要求13所述的制备方法，其特征在于，在所述衬底一侧制备外延层，包括：

在所述衬底一侧制备成核层；

在所述成核层远离所述衬底的一侧制备缓冲层；

在所述缓冲层远离所述衬底的一侧制备间隔层；

在所述间隔层远离所述衬底的一侧制备势垒层，所述势垒层与所述缓冲层形成异质结结构；

在所述势垒层远离所述衬底的一侧制备盖层。

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