TW201635427A - 半導體裝置及其製造方法 - Google Patents

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Abstract

本發明之實施形態提供一種可實現開關損失之降低之半導體裝置。 實施形態之半導體裝置包括：SiC基板，其包括第1面及第2面；複數個第1導電型之第1SiC區域，其等設置於SiC基板內之第1面；第2導電型之第2SiC區域，其設置於第1SiC區域與第2面之間；第3SiC區域，其設置於SiC基板內之第2面，且第2導電型雜質濃度高於第2SiC區域；第1電極，其設置於第1面上，與第1SiC區域電性連接；及第2電極，其設置於第2面上，與第3SiC區域電性連接；於將第2SiC區域中第1SiC區域與第2面之間之區域設為第1區域，將第2SiC區域中鄰接之第1SiC區域之間與第2面之間之區域設為第2區域之情況，距上述第1面特定距離之第1區域之Z1/2能階密度高於距上述第1面上述特定距離之第2區域之Z1/2能階密度。

Description

半導體裝置及其製造方法 [相關申請案]
本申請案享有以日本專利申請案2015-52277號(申請日：2015年3月16日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。
本發明之實施形態係關於一種半導體裝置及其製造方法。
於PIN(positive-intrinsic-negative，正-本徵-負)二極體之類之雙極性器件中，期待降低開關損失。例如，若延長少數載子之壽命，則電導調變效果提高，導通電阻降低。另一方面，若延長少數載子之壽命，則斷開時用以排出少數載子之時間(反向再現時間)變長，而使開關損失變大。又，例如，若使少數載子之注入量增多，則電導調變效果提高，導通電阻降低。另一方面，若使少數載子之注入量增多，則斷開時用以排出少數載子之時間(反向再現時間)變長，而使開關損失變大。
本發明所欲解決之問題在於提供一種可實現開關損失之降低之半導體裝置及其製造方法。
實施形態之半導體裝置包括：SiC基板，其包括第1面及第2面；複數個第1導電型之第1SiC區域，其等設置於上述SiC基板內之第1面；第2導電型之第2SiC區域，其設置於上述第1SiC區域與上述第2面 之間；第3SiC區域，其設置於上述SiC基板內之上述第2面，且第2導電型雜質濃度高於上述第2SiC區域；第1電極，其設置於上述第1面上，與上述第1SiC區域電性連接；及第2電極，其設置於上述第2面上，與上述第3SiC區域電性連接；於將上述第2SiC區域中上述第1SiC區域與上述第2面之間之區域設為第1區域，將上述第2SiC區域中鄰接之上述第1SiC區域之間與上述第2面之間之區域設為第2區域之情況，距上述第1面特定距離之上述第1區域之Z1/2能階密度高於距上述第1面上述特定距離之上述第2區域之Z1/2能階密度。
10‧‧‧SiC基板
12‧‧‧p+型第1陽極區域(第1SiC區域)
14‧‧‧p型第2陽極區域(第4SiC區域)
16‧‧‧n-型漂移區域(第2SiC區域)
16a‧‧‧第1區域
16b‧‧‧第2區域
16c‧‧‧第3區域
16d‧‧‧第4區域
18‧‧‧n+型陰極區域(第3SiC區域)
20‧‧‧陽極電極(第1電極)
22‧‧‧陰極電極(第2電極)
30‧‧‧掩膜材料
32‧‧‧碳佈植層
34‧‧‧掩膜材料
36‧‧‧掩膜材料
38‧‧‧掩膜材料
40‧‧‧熱氧化膜
50‧‧‧SiC基板
52‧‧‧p+型接觸區域(第1SiC區域)
54‧‧‧p型基極區域(第4SiC區域)
56‧‧‧n-型漂移區域(第2SiC區域)
56a‧‧‧第1區域
56b‧‧‧第2區域
56c‧‧‧第3區域
56d‧‧‧第4區域
58‧‧‧n+型汲極區域(第3SiC區域)
60‧‧‧n+型源極區域(第5SiC區域)
62‧‧‧閘極絕緣膜
64‧‧‧閘極電極
66‧‧‧源極電極(第1電極)
68‧‧‧汲極電極(第2電極)
70‧‧‧層間絕緣膜
100‧‧‧PIN二極體(半導體裝置)
200‧‧‧MODFET(半導體裝置)
t‧‧‧第1面至n+型陰極區域之距離
w‧‧‧p+型第1陽極區域之寬度
圖1係第1實施形態之半導體裝置之模式剖視圖。
圖2係第1實施形態之半導體裝置之作用及效果之說明圖。
圖3係第2實施形態之半導體裝置之製造方法之製造中途之半導體裝置的模式剖視圖。
圖4係第2實施形態之半導體裝置之製造方法之製造中途之半導體裝置的模式剖視圖。
圖5係第2實施形態之半導體裝置之製造方法之製造中途之半導體裝置的模式剖視圖。
圖6係第3實施形態之半導體裝置之製造方法之製造中途之半導體裝置的模式剖視圖。
圖7係第4實施形態之半導體裝置之製造方法之製造中途之半導體裝置的模式剖視圖。
圖8係第4實施形態之半導體裝置之製造方法之製造中途之半導體裝置的模式剖視圖。
圖9係第4實施形態之半導體裝置之製造方法之製造中途之半導體裝置的模式剖視圖。
圖10係第5實施形態之半導體裝置之製造方法之製造中途之半導 體裝置的模式剖視圖。
圖11係第6實施形態之半導體裝置之模式剖視圖。
以下，一面參照圖式，一面對本發明之實施形態進行說明。再者，於以下之說明中，對相同構件等標註相同符號，對已經進行說明之構件等適當省略其說明。
又，於以下之說明中，n+、n、n-及p+、p、p-之標記係表示各導電型中之雜質濃度之相對高低。即，n+表示與n相比n型雜質濃度相對較高，n-表示與n相比n型雜質濃度相對較低。又，p+表示與p相比p型雜質濃度相對較高，p-表示與p相比p型雜質濃度相對較低。再者，亦存在將n+型、n-型簡略地記作n型，將p+型、p-型簡略地記作p型之情況。
雜質濃度例如可藉由SIMS(Secondary Ion Mass Spectrometry，二次離子質譜法)而測定。又，雜質濃度之相對高低例如亦可根據利用SCM(Scanning Capacitance Microscopy，掃描電容微鏡術)求出之載子濃度之高低而判斷。
本說明書中，「SiC基板」例如係亦包含在基板上藉由磊晶生長而形成之SiC層之概念。
(第1實施形態)
本實施形態之半導體裝置具備：SiC基板，其具備第1面及第2面；複數個p型第1SiC區域，其等設置於SiC基板內之第1面；n型第2SiC區域，其設置於第1SiC區域與第2面之間；第3SiC區域，其設置於SiC基板內之第2面，且n型雜質濃度高於第2SiC區域；第1電極，其設置於第1面上，與第1SiC區域電性連接；及第2電極，其設置於第2面上，與第3SiC區域電性連接；於將第2SiC區域中第1SiC區域與第2面之間之區域設為第1區域，將第2SiC區域中鄰接之第1SiC區域之間 與第2面之間之區域設為第2區域之情況，第1區域之Z1/2能階密度高於第2區域之Z1/2能階密度。
圖1係本實施形態之半導體裝置之模式剖視圖。本實施形態之半導體裝置係PIN二極體。
PIN二極體100具備SiC基板10、p+型第1陽極區域(第1SiC區域)12、p型第2陽極區域(第4SiC區域)14、n-型漂移區域(第2SiC區域)16、n+型陰極區域(第3SiC區域)18、陽極電極(第1電極)20、及陰極電極(第2電極)22。
SiC基板10具備第1面及第2面。圖1中，第1面係SiC基板10之上側之面。又，圖1中，第2面係SiC基板10之下側之面。SiC基板10例如係4H-SiC結構之SiC。
p+型第1陽極區域(第1SiC區域)12設置於SiC基板10之第1面。設置有複數個p+型第1陽極區域12。p+型第1陽極區域(第1SiC區域)12設置於p型第2陽極區域14中。
藉由將p+型第1陽極區域12分割設置於p型第2陽極區域14中，而抑制PIN二極體100之接通時之電洞之注入量，從而謀求反向再現時間之縮短。
如圖1所示，p+型第1陽極區域12之寬度(圖1中之「w」)較理想為第1面至n+型陰極區域(第3SiC區域)18之距離(圖1中之「t」)之2倍以上。容易形成n-型漂移區域16中之碳空位濃度之橫向之分佈。
p+型第1陽極區域12含有p型雜質。p型雜質例如為鋁(Al)。p型雜質之雜質濃度例如為1×1019cm-3以上且1×1020cm-3以下。
p型第2陽極區域(第4SiC區域)14設置於p+型第1陽極區域12與n-型漂移區域(第2SiC區域)16之間。p型第2陽極區域14含有p型雜質。p型雜質例如為鋁(Al)。p型第2陽極區域14之雜質濃度低於p+型第1陽極區域12之雜質濃度。p型雜質之雜質濃度例如為5×1016cm-3以上且5×1018 cm-3以下。
p型第2陽極區域14抑制當PIN二極體100斷開時，空乏層端到達至缺陷密度較高之p+型第1陽極區域12而使耐壓劣化。
n-型漂移區域(第2SiC區域)16設置於p+型第1陽極區域12與第2面之間。n-型漂移區域16設置於p型第2陽極區域14與第2面之間。
n-型漂移區域16含有n型雜質。n型雜質例如為氮(N)。n型雜質之雜質濃度例如為1×1014以上且5×1016cm-3以下。n-型漂移區域16之厚度例如為5μm以上且100μm以下。
n+型陰極區域(第3SiC區域)18設置於SiC基板10之第2面。n+型陰極區域18含有n型雜質。n型雜質例如為氮(N)。n+型陰極區域18之雜質濃度高於n-型漂移區域16之雜質濃度。n型雜質之雜質濃度例如為1×1018以上且1×1021cm-3以下。n+型陰極區域18之厚度例如為50μm以上且500μm以下。
再者，亦可於n+型陰極區域18與n-型漂移區域16之間設置n型雜質之雜質濃度為n+型陰極區域18之雜質濃度與n-型漂移區域16之雜質濃度之中間之濃度的n型緩衝層(未圖示)。又，亦可於n+型陰極區域18與陰極電極(第2電極)22之間設置濃度高於n+型陰極區域18之n+區域。
陽極電極(第1電極)20設置於SiC基板10之第1面上。陽極電極20電性連接於p+型第1陽極區域12。陽極電極20例如為金屬。陽極電極20例如為鈦(Ti)與鋁(Al)之積層膜。
亦可於陽極電極20之與p+型第1陽極區域12相接之部分設置矽化物層。矽化物層例如為矽化鎳。陽極電極20與p+型第1陽極區域12之接觸係歐姆接觸。
陰極電極(第2電極)22設置於SiC基板10之第2面上。陰極電極22電性連接於n+型陰極區域18。陰極電極22例如為金屬。陰極電極22例如為鈦(Ti)與鎳(Ni)之積層膜。
亦可於陰極電極22之與n+型陰極區域18相接之部分設置矽化物層。矽化物層例如為矽化鎳。陰極電極22與n+型陰極區域18之接觸係歐姆接觸。
於PIN二極體100中，n-型漂移區域16中之碳空位濃度具備橫向之分佈。已知碳空位濃度與藉由DLTS(Deep Level Transient Specroscopy，深能階暫態譜術)而測定之Z1/2能階密度呈正相關。
將n-型漂移區域16中之p+型第1陽極區域12與第2面之間之區域設為第1區域16a。第1區域16a位於p+型第1陽極區域12正下方，係n-型漂移區域16中之靠近n+型陰極區域18之區域。具體而言，係較n-型漂移區域16之厚度方向之中間位置更靠近n+型陰極區域18之區域。
又，將n-型漂移區域16中之鄰接之p+型第1陽極區域12之間與第2面之間之區域設為第2區域16b。第2區域16b位於第1面中不存在p+型第1陽極區域12之區域之正下方。第2區域16b係n-型漂移區域16中之靠近n+型陰極區域18之區域。具體而言，係較n-型漂移區域16之厚度方向之中間位置更靠近n+型陰極區域18之區域。
進而，將n-型漂移區域16中之第1區域16a與第1面之間之區域設為第3區域16c。第3區域16c位於p+型第1陽極區域12正下方，係n-型漂移區域16中之靠近p型第2陽極區域14之區域。具體而言，係較n-型漂移區域16之厚度方向之中間位置更靠近p型第2陽極區域14之區域。
而且，將n-型漂移區域16中之第2區域16b與第1面之間之區域設為第4區域16d。第4區域16d位於第1面中不存在p+型第1陽極區域12之區域之正下方。第4區域16d係n-型漂移區域16中之靠近p型第2陽極區域14之區域。具體而言，係較n-型漂移區域16之厚度方向之中間位置更靠近p型第2陽極區域14之區域。
第1區域16a之碳空位濃度高於第2區域16b之碳空位濃度。即，第1區域16a之Z1/2能階密度高於第2區域16b之Z1/2能階密度。
又，第1區域16a之碳空位濃度高於第3區域16c之碳空位濃度。即，第1區域16a之Z1/2能階密度高於第3區域16c之Z1/2能階密度。
又，第2區域16b之碳空位濃度高於第4區域16d之碳空位濃度。即，第2區域16b之Z1/2能階密度高於第4區域16d之Z1/2能階密度。
如上所述，於PIN二極體100中，p+型第1陽極區域12正下方之尤其是靠近n+型陰極區域18之區域之碳空位濃度較高。而且，不存在p+型第1陽極區域12之區域之正下方之區域之碳空位濃度較低。因此，於PIN二極體100中，n-型漂移區域16中之碳空位濃度具備橫向之分佈。
接著，對本實施形態之作用及效果進行說明。圖2係本實施形態之作用及效果之說明圖。
圖2係表示PIN二極體100之接通時之電流分佈之模式圖。SiC中之p型雜質之活化率例如低於Si(矽)中之p型雜質之活化率。因此，難以實現p型第2陽極區域14之低電阻化。
因此，接通時之電流分佈向橫向之擴展得以抑制，p+型第1陽極區域12正下方之電流密度變高。因此，斷開時殘留於n-型漂移區域16內之少數載子(電洞)之密度亦於p+型第1陽極區域12正下方變高。
為了降低PIN二極體100之開關損失，較理想為縮短p+型第1陽極區域12正下方之n-型漂移區域16之少數載子壽命。尤其是較理想為當將電洞抽出至陽極電極20側時，使距陽極電極20之距離較遠之n+型陰極區域18附近之少數載子壽命縮短。
於本實施形態之PIN二極體100中，第1區域16a之碳空位濃度高於第2區域16b之碳空位濃度。又，第1區域16a之碳空位濃度高於第3區域16c之碳空位濃度。
碳空位發揮作為少數載子之壽命扼殺劑(killer)之功能。因此，所注入之少數載子(電洞)之密度較高之區域之少數載子壽命變短，反向 再現時間變短。因此，實現可降低開關損失之PIN二極體。
於PIN二極體100之類之雙極性器件中，導通電阻之降低與開關損失之降低為取捨關係。例如，若延長少數載子之壽命，則電導調變效果提高，而使導通電阻降低。另一方面，若延長少數載子之壽命，則斷開時用以排出少數載子之時間(反向再現時間)變長，而使開關損失變大。又，例如，若使少數載子之注入量變多，則電導調變效果提高，而使導通電阻降低。另一方面，若使少數載子之注入量變多，則斷開時用以排出少數載子之時間(反向再現時間)變長，而使開關損失變大。因此，需要改善導通電阻之降低與開關損失之降低之取捨關係的器件設計。
於PIN二極體100中，n-型漂移區域16中之碳空位濃度具備橫向之分佈，藉此，斷開時殘留於n-型漂移區域16內之少數載子(電洞)之密度趨於均一化之方向。可藉由在使殘留之少數載子(電洞)之密度均一化之狀態下，例如使少數載子之注入量最佳化，而改善導通電阻之降低與開關損失之降低之取捨關係。
又，藉由使斷開時殘留於n-型漂移區域16內之少數載子(電洞)之密度均一化，而使斷開時之反向再現電流之面內分佈亦降低。因此，可抑制因起因於反向再現電流之振盪(ringing)而引起之器件之破壞或雜訊之產生。
根據本實施形態之PIN二極體100，可實現開關損失之降低。又，可改善導通電阻之降低與開關損失之降低之取捨關係。進而，可抑制因起因於反向再現電流之振盪(ringing)而引起之器件之破壞或雜訊之產生。
(第2實施形態)
本實施形態之半導體裝置之製造方法係於具備第1面及第2面之n型SiC基板之第1面進行p型雜質之第1離子佈植，形成複數個p型SiC區 域，進行自第1面側對SiC基板佈植碳(C)之第2離子佈植，於第1離子佈植之後，進行使碳擴散之熱處理，於SiC基板之第1面上形成第1電極，於SiC基板之第2面上形成第2電極。
本實施形態之半導體裝置之製造方法係第1實施形態之PIN二極體100之製造方法之一例。圖3~圖5係本實施形態之半導體裝置之製造方法之製造中途之半導體裝置的模式剖視圖。
首先，準備具備第1面及第2面之n型SiC基板10。SiC基板10於n+型陰極區域18上具備n-型漂移區域16。n-型漂移區域16例如係藉由磊晶生長形成於n+型陰極區域18上之磊晶層。
接著，對第1面離子佈植p型雜質，而形成p型第2陽極區域14。p型雜質例如為鋁(Al)。
然後，於第1面形成掩膜材料30。掩膜材料30例如係藉由CVD(Chemical Vapor Deposition，化學氣相沈積)法而形成之氧化矽膜。
之後，使掩膜材料30圖案化。掩膜材料30之圖案化例如係藉由微影法及RIE(Reactive Ion Etching，反應性離子蝕刻)法而進行。
接著，以掩膜材料30為掩膜，進行p型雜質之離子佈植(第1離子佈植)(圖3)。藉由第1離子佈植，形成複數個p+型第1陽極區域(SiC區域)12。p型雜質例如為鋁(Al)。
然後，將掩膜材料30去除。掩膜材料30例如係藉由濕式蝕刻而去除。
之後，進行自第1面側佈植碳(C)之第2離子佈植(圖4)。藉由第2離子佈植，形成碳佈植層32。藉由第2離子佈植，於p+型第1陽極區域12亦佈植有碳。
再者，亦可於第1離子佈植之前進行第2離子佈植。
接著，進行使碳擴散之熱處理(圖5)。藉由熱處理，使碳佈植層 32之碳擴散(圖5中之箭頭)。此時，碳被p+型第1陽極區域12中之缺陷捕獲。尤其是於將原子半徑較大之鋁用作p型雜質之情況，顯著產生碳之捕獲。
因此，如圖5中虛線所示，可抑制p+型第1陽極區域12下之碳之擴散。因此，p+型第1陽極區域12正下方之n-型漂移區域16之碳濃度變得低於p+型第1陽極區域12之間之區域正下方之p+型第1陽極區域12正下方之n-型漂移區域16之碳濃度。
使碳擴散之熱處理例如係於非氧化性環境下，以1300℃以上且2000℃以下之溫度進行。藉由該熱處理，p+型第1陽極區域12中之p型雜質亦活化。再者，亦可另行設置使p+型第1陽極區域12中之p型雜質活化之熱處理。
較理想為以於p+型第1陽極區域12之間之區域之正下方，使碳佈植層32之碳到達至n+型陰極區域18之方式設定第2離子佈植之條件及熱處理之條件。
如圖5所示，p+型第1陽極區域12之寬度(圖5中「w」)較理想為第1面至n+型陰極區域18之距離(圖5中「t」)之2倍以上。藉由設定為該條件，於p+型第1陽極區域12之間之區域正下方，即便碳到達至n+型陰極區域18，碳亦不易到達至p+型第1陽極區域12之正下方，從而容易形成n-型漂移區域16中之碳濃度之橫向之分佈。
其後，藉由公知之製程，形成陽極電極(第1電極)20及陰極電極(第2電極)22。藉由以上之製造方法，而製造PIN二極體100。
根據本實施形態之製造方法，p+型第1陽極區域12正下方之n-型漂移區域16之碳濃度變得低於p+型第1陽極區域12之間之區域之正下方之n-型漂移區域16之碳濃度。因此，p+型第1陽極區域12正下方之尤其是靠近n+型陰極區域18之區域之碳空位濃度變高。進而，不存在p+型第1陽極區域12之區域之正下方之區域之碳空位濃度變低。
因此，根據本實施形態之製造方法，能夠製造可降低開關損失之PIN二極體100。於本實施形態中，當進行碳之離子佈植(第2離子佈植)時，並不遮蔽p+型第1陽極區域12或p+型第1陽極區域12之形成預定區域。又，藉由同一熱處理進行p+型第1陽極區域12之活化與碳之擴散。因此，能夠以簡易之製造方法製造PIN二極體100。
(第3實施形態)
於本實施形態之半導體裝置之製造方法中，當進行自第1面側佈植碳(C)之第2離子佈植時，並不對p型SiC區域進行離子佈植，除此以外係與第2實施形態相同。因此，對與第2實施形態重複之內容省略一部分記述。
本實施形態之半導體裝置之製造方法係第1實施形態之PIN二極體100之製造方法之一例。圖6係本實施形態之半導體裝置之製造方法之製造中途之半導體裝置的模式剖視圖。
當進行自第1面側佈植碳(C)之第2離子佈植時，係以掩膜材料34為掩膜而進行(圖6)。掩膜材料34被覆p+型第1陽極區域(SiC區域)12。因此，碳佈植層32形成於除p+型第1陽極區域12以外之區域。
當進行使碳擴散之熱處理的熱處理時，因未對p+型第1陽極區域12佈植碳，故而可使p+型第1陽極區域12正下方之n-型漂移區域16之碳濃度低於第2實施形態。換言之，可使p+型第1陽極區域12正下方之n-型漂移區域16之碳空位濃度高於第2實施形態。因此，可製造開關損失進一步降低之PIN二極體100。
(第4實施形態)
本實施形態之半導體裝置之製造方法係進行對具備第1面及第2面之n型SiC基板之第1面之選擇區域佈植碳(C)之第1離子佈植，於第1離子佈植後進行使碳擴散之第1熱處理，進行於除選擇區域以外之區域形成p型SiC區域之p型雜質之第2離子佈植，於第2離子佈植後，進 行使p型雜質活化之第2熱處理，於SiC基板之第1面上形成第1電極，於SiC基板之第2面上形成第2電極。
本實施形態於在形成p型SiC區域之前進行使碳擴散之熱處理之方面與第2或第3實施形態不同。對與第2或第3實施形態重複之內容省略一部分記述。
圖7~圖9係本實施形態之半導體裝置之製造方法之製造中途之半導體裝置的模式剖視圖。
首先，準備具備第1面及第2面之n型SiC基板10。SiC基板10於n+型陰極區域18上具備n-型漂移區域16。
接著，對第1面離子佈植p型雜質，而形成p型第2陽極區域14。p型雜質例如為鋁(Al)。
然後，於第1面形成掩膜材料36。掩膜材料36例如係藉由CVD(Chemical Vapor Deposition)法而形成之氧化矽膜。
之後，使掩膜材料36圖案化。掩膜材料36之圖案化例如係藉由微影法及RIE法而進行。
接著，自第1面側，以掩膜材料36為掩膜，進行對選擇區域佈植碳(C)之第1離子佈植(圖7)。藉由第1離子佈植，形成碳佈植層32。
然後，將掩膜材料36去除。掩膜材料36例如係藉由濕式蝕刻而去除。
之後，進行使碳擴散之第1熱處理。藉由第1熱處理，使碳佈植層32之碳擴散(圖8)。第1熱處理例如係於非氧化性環境下，以1100℃以上且1400℃以下之溫度進行。
接著，於第1面形成掩膜材料38。然後，使掩膜材料38圖案化。之後，以掩膜材料38為掩膜，進行p型雜質之離子佈植(第2離子佈植)(圖9)。p型雜質例如為鋁(Al)。
藉由第2離子佈植，形成複數個p+型第1陽極區域(SiC區域)12。 藉由第2離子佈植，於在掩膜材料36之圖案化後未被掩膜材料36被覆之區域、即選擇區域以外之區域，形成p+型第1陽極區域(SiC區域)12。
接著，將掩膜材料38去除。然後，進行使p型雜質活化之第2熱處理。第2熱處理例如係於非氧化性環境下，以1800℃以上且2000℃以下之溫度進行。第2熱處理較理想為溫度高於第1熱處理。
之後，藉由公知之製程，形成陽極電極(第1電極)20及陰極電極(第2電極)22。藉由以上之製造方法，製造PIN二極體100。
根據本實施形態之製造方法，能夠製造可降低開關損失之PIN二極體100。又，根據本實施形態，可與p+型第1陽極區域12之形成條件獨立地設定使碳擴散之第1熱處理之條件。因此，製造製程之自由度提高。
(第5實施形態)
本實施形態之半導體裝置之製造方法係於具備第1面及第2面之n型SiC基板之第1面進行p型雜質之離子佈植，形成p型SiC區域，於離子佈植之後，於第1面上形成熱氧化膜，將熱氧化膜剝離，於SiC基板之第1面上形成第1電極，於SiC基板之第2面上形成第2電極。
本實施形態於藉由熱氧化使SiC基板內產生之碳擴散之方面與第2至第4實施形態不同。對與第2至第4實施形態重複之內容省略一部分記述。
圖10係本實施形態之半導體裝置之製造方法之製造中途之半導體裝置的模式剖視圖。
至對第1面離子佈植p型雜質而形成複數個p型第1陽極區域12為止，係與第2實施形態相同。
接著，進行使p型雜質活化之熱處理。熱處理例如係於非氧化性環境下，以1800℃以上且2000℃以下之溫度進行。
然後，於第1面上形成熱氧化膜40。當形成該熱氧化膜40時，於SiC基板10與熱氧化膜40之界面產生剩餘之碳。該碳擴散至SiC基板10內。
此時，碳被p+型第1陽極區域12中之缺陷捕獲。因此，如圖10之虛線所示，可抑制p+型第1陽極區域12下之碳之擴散。
熱氧化膜40之形成例如係於氧化性環境下，以1100℃以上且1300℃以下之溫度進行30分鐘以上且6小時以下。
之後，將熱氧化膜40剝離。熱氧化膜40之剝離例如係藉由濕式蝕刻而進行。
其後，藉由公知之製程，形成陽極電極(第1電極)20及陰極電極(第2電極)22。藉由以上之製造方法，製造PIN二極體100。
根據本實施形態之製造方法，能夠製造可實現開關損失之降低之PIN二極體100。
(第6實施形態)
本實施形態之半導體裝置具備：SiC基板，其具備第1面及第2面；複數個p型第1SiC區域，其等設置於SiC基板之第1面；n型第2SiC區域，其設置於第1SiC區域與第2面之間；第3SiC區域，其設置於SiC基板之第2面，且n型雜質濃度高於第2SiC區域；第1電極，其設置於SiC基板之第1面側，與第1SiC區域電性連接；及第2電極，其設置於SiC基板之第2面側，與第3SiC區域電性連接；於將第2SiC區域中第1SiC區域與第2面之間之區域設為第1區域，將第2SiC區域中鄰接之第1SiC區域之間與第2面之間之區域設為第2區域之情況，第1區域之Z1/2能階密度高於第2區域之Z1/2能階密度。
本實施形態之半導體裝置進而具備：第4SiC區域，其設置於第1SiC區域與第2SiC區域之間，且p型雜質濃度低於第1SiC區域；n型第5SiC區域，其設置於第4SiC區域內之第1面；閘極絕緣膜，其設置於 第4SiC區域上；及閘極電極，其係於與第4SiC區域之間夾著閘極絕緣膜而設置。
圖11係本實施形態之半導體裝置之模式剖視圖。本實施形態之半導體裝置係MOSFET(Metal Semiconductor Field Effect Transistor，金屬半導體場效電晶體)。
MOSFET200具備SiC基板50、p+型接觸區域(第1SiC區域)52、p型基極區域(第4SiC區域)54、n-型漂移區域(第2SiC區域)56、n+型汲極區域(第3SiC區域)58、n+型源極區域(第5SiC區域)60、閘極絕緣膜62、閘極電極64、源極電極(第1電極)66、汲極電極(第2電極)68、及層間絕緣膜70。
於MOSFET200中，p+型接觸區域(第1SiC區域)52、p型基極區域(第4SiC區域)54、n-型漂移區域(第2SiC區域)56、及n+型汲極區域(第3SiC區域)58構成內接二極體。內接二極體係PIN二極體。
於MOSFET200中，n-型漂移區域56中之碳空位濃度具備橫向之分佈。
將n-型漂移區域56中之p+型接觸區域52與第2面之間之區域設為第1區域56a。第1區域56a位於p+型接觸區域52正下方，係n-型漂移區域56中之靠近n+型汲極區域58之區域。具體而言，係較n-型漂移區域56之厚度方向之中間位置更靠近n+型汲極區域58之區域。
又，將n-型漂移區域56中之鄰接之p+型接觸區域52之間與第2面之間之區域設為第2區域56b。第2區域56b位於第1面中不存在p+型接觸區域52之區域之正下方，係n-型漂移區域56中之靠近n+型汲極區域58之區域。具體而言，係較n-型漂移區域56之厚度方向之中間位置更靠近n+型汲極區域58之區域。
進而，將n-型漂移區域56中之第1區域56a與第1面之間之區域設為第3區域56c。第3區域56c位於p+型接觸區域52正下方，係n-型漂移 區域56中之靠近p型基極區域54之區域。具體而言，係較n-型漂移區域56之厚度方向之中間位置更靠近p型基極區域54之區域。
而且，將n-型漂移區域56中之第2區域56b與第1面之間之區域設為第4區域56d。第4區域56d位於第1面中不存在p+型接觸區域52之區域之正下方，係n-型漂移區域56中之靠近p型基極區域54之區域。具體而言，係較n-型漂移區域56之厚度方向之中間位置更靠近p型基極區域54之區域。
第1區域56a之碳空位濃度高於第2區域56b之碳空位濃度。即，第1區域56a之Z1/2能階密度高於第2區域56b之Z1/2能階密度。
又，第1區域56a之碳空位濃度高於第3區域56c之碳空位濃度。即，第1區域56a之Z1/2能階密度高於第3區域56c之Z1/2能階密度。
又，第2區域56b之碳空位濃度高於第4區域56d之碳空位濃度。即，第2區域56b之Z1/2能階密度高於第4區域56d之Z1/2能階密度。
如上所述，於MOSFET200中，p+型接觸區域52正下方之尤其是靠近n+型汲極區域58之區域之碳空位濃度較高。而且，不存在p+型接觸區域52之區域之正下方之區域之碳空位濃度較低。於MOSFET200中，n-型漂移區域56中之碳空位濃度具備橫向之分佈。於MOSFET200中，p+型接觸區域52正下方之尤其是靠近n+型汲極區域58之區域之少數載子壽命較短。
根據本實施形態之MOSFET200，可藉由與第1實施形態之PIN二極體100相同之作用，使作為PIN二極體之內接二極體之開關損失降低。
因此，可實現內接二極體之開關損失降低之MOSFET200。
於第1至第6實施形態中，雖未提及終端結構，但為了實現高耐壓之半導體裝置，亦可於元件區域之周圍具備終端結構。
雖然對本發明之若干實施形態進行了說明，但該等實施形態係 作為例子而提出者，並非意在限定發明之範圍。該等新穎實施形態能夠以其他各種形態實施，可於不脫離發明之主旨之範圍內進行各種省略、置換、變更。例如，亦可將一實施形態之構成要素與其他實施形態之構成要素置換或變更。該等實施形態或其變化包含於發明之範圍或主旨，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
10‧‧‧SiC基板
12‧‧‧p+型第1陽極區域(第1SiC區域)
14‧‧‧p型第2陽極區域(第4SiC區域)
16‧‧‧n-型漂移區域(第2SiC區域)
16a‧‧‧第1區域
16b‧‧‧第2區域
16c‧‧‧第3區域
16d‧‧‧第4區域
18‧‧‧n+型陰極區域(第3SiC區域)
20‧‧‧陽極電極(第1電極)
22‧‧‧陰極電極(第2電極)
100‧‧‧PIN二極體(半導體裝置)
t‧‧‧第1面至n+型陰極區域之距離
w‧‧‧p+型第1陽極區域之寬度

Claims (12)

  1. 一種半導體裝置，其包括：SiC基板，其包括第1面及第2面；複數個第1導電型之第1SiC區域，其等設置於上述SiC基板內之第1面；第2導電型之第2SiC區域，其設置於上述第1SiC區域與上述第2面之間；第3SiC區域，其設置於上述SiC基板內之上述第2面，且第2導電型雜質濃度高於上述第2SiC區域；第1電極，其設置於上述第1面上，與上述第1SiC區域電性連接；及第2電極，其設置於上述第2面上，與上述第3SiC區域電性連接；且於將上述第2SiC區域中上述第1SiC區域與上述第2面之間之區域設為第1區域，且將上述第2SiC區域中鄰接之上述第1SiC區域之間與上述第2面之間之區域設為第2區域之情況，距上述第1面特定距離之上述第1區域之Z1/2能階密度高於距上述第1面上述特定距離之上述第2區域之Z1/2能階密度。
  2. 如請求項1之半導體裝置，其中於將上述第2SiC區域中上述第1區域與上述第1面之間之區域設為第3區域之情況，距上述第1面上述特定距離之上述第1區域之Z1/2能階密度高於距上述第1面上述特定距離之上述第3區域之Z1/2能階密度。
  3. 如請求項1或2之半導體裝置，其更包含：第4SiC區域，其設置於上述第1SiC區域與上述第2SiC區域之 間，且第1導電型雜質濃度低於上述第1SiC區域。
  4. 如請求項1或2之半導體裝置，其更包含：第4SiC區域，其設置於上述第1SiC區域與上述第2SiC區域之間，且第1導電型雜質濃度低於上述第1SiC區域；第2導電型之第5SiC區域，其設置於上述第4SiC區域內之上述第1面；閘極絕緣膜，其設置於上述第4SiC區域上；及閘極電極，其係於與上述第4SiC區域之間夾著上述閘極絕緣膜而設置。
  5. 如請求項1或2之半導體裝置，其中上述第1SiC區域之寬度為上述第1面至上述第3SiC區域之距離之2倍以上。
  6. 一種半導體裝置之製造方法，其係於包括第1面及第2面之第2導電型之SiC基板之上述第1面進行第1導電型雜質之第1離子佈植，形成複數個第1導電型之SiC區域；進行第2離子佈植，其係自上述第1面側對上述SiC基板佈植碳(C)；於上述第1離子佈植之後，進行使碳擴散之熱處理；於上述第1面上形成第1電極；且於上述第2面上形成第2電極。
  7. 如請求項6之半導體裝置之製造方法，其中於上述第1離子佈植之後，進行上述第2離子佈植。
  8. 如請求項6或7之半導體裝置之製造方法，其中當進行上述第2離子佈植時，對包含上述SiC區域之區域佈植碳。
  9. 如請求項6或7之半導體裝置之製造方法，其中上述熱處理為1800℃以上。
  10. 一種半導體裝置之製造方法，其係進行第1離子佈植，其係對包 括第1面及第2面之第2導電型之SiC基板之上述第1面之選擇區域佈植碳(C)；於上述第1離子佈植之後，進行使碳擴散之第1熱處理；進行第1導電型雜質之第2離子佈植，其係於除上述選擇區域以外之區域形成第1導電型之SiC區域；於上述第2離子佈植之後，進行使上述第1導電型雜質活化之第2熱處理；於上述第1面上形成第1電極；且於上述第2面上形成第2電極。
  11. 一種半導體裝置之製造方法，其係於包括第1面及第2面之第2導電型之SiC基板之上述第1面進行第1導電型雜質之離子佈植，形成第1導電型之SiC區域；於上述離子佈植之後，於第1面上形成熱氧化膜；將上述熱氧化膜剝離；於上述第1面上形成第1電極；且於上述第2面上形成第2電極。
  12. 如請求項11之半導體裝置之製造方法，其中上述熱氧化膜之形成溫度為1100℃以上且1300℃以下。
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