CN107251233B - 半导体装置 - Google Patents

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Abstract

在作为漏区的n+型SiC基板(1)的正面依次外延生长n‑型漂移层(2)、p型基极层(3)和n+型源极层(4)。在n+型源极层(4)的内部选择性地设置p+型接触区(5)。设置沿深度方向(z)贯通n+型源极层(4)和p型基极层(3)而到达n‑型漂移层(2)的沟槽(6)，在沟槽(6)的内部隔着栅绝缘膜(7)设置栅电极(8)。相邻沟槽(6)间的宽度(w1)例如为1μm以下，沟槽(6)的深度(d)例如为1μm以下。由于宽度(w1)窄，因此沟道形成于大致整个p型基极层(3)。单元(10)具备从两侧面由MOS栅(9)夹持一个沟道的FinFET结构。通过这样设置，能够降低通态电阻，并能够防止可靠性的降低。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
以往，使用硅(Si)作为控制高电压、大电流的功率半导体装置的构成材料。功率半导体装置有双极晶体管、IGBT(Insulated Gate Bipolar Transistor：绝缘栅型双极晶体管)、MOSFET(Metal Oxide Semiconductor Field Effect Transistor(金属氧化物半导体场效应晶体管)：绝缘栅型场效应晶体管)等多种，这些配合用途来区分使用。
例如，双极晶体管、IGBT与MOSFET相比电流密度高且能够大电流化，但是不能高速地进行开关。具体地，双极晶体管以数kHz程度的开关频率使用为极限，IGBT以数十kHz程度的开关频率使用为极限。另一方面，功率MOSFET与双极晶体管、IGBT相比电流密度低且难以大电流化，但是能够进行达数MHz程度的高速开关动作。
在市场上，对兼有大电流和高速性的功率半导体装置的需求强劲，对于IGBT、功率MOSFET，致力于其改良，目前为止开发已进展至几乎接近材料极限。从功率半导体装置的观点出发，对代替硅的半导体材料进行研究，作为在低导通电压、高速特性、高温特性方面优异的能够制作(制造)下一代功率半导体装置的半导体材料，碳化硅(SiC)受到了瞩目(例如，参见下述非专利文献1)。
碳化硅是化学上非常稳定的半导体材料，带隙宽至3eV，即使在高温下也能够作为半导体而极其稳定地使用。另外，碳化硅的最大电场强度也比硅大一个数量级以上，因此作为能够使通态电阻非常小的半导体材料而受到期待。这样的碳化硅的特点，对例如氮化镓(GaN)等比硅的带隙宽的所有半导体(以下称作宽带隙半导体)都同样合适。因此，通过使用宽带隙半导体，从而能够使半导体装置耐高压化(例如，参见下述非专利文献2)。
对于以往的半导体装置的结构，以作为使用碳化硅制作的开关装置的平面栅结构的n沟道型MOSFET为例进行说明。图9是示出以往的半导体装置的有源区的结构的立体图。如图9所示，在以往的半导体装置中，在由碳化硅构成的n+型支撑基板(以下，称作n+型SiC基板)101的正面上设置有由碳化硅构成的n-型半导体层(以下，称作n-型SiC层)102。n+型SiC基板101作为漏区发挥功能。在n-型SiC层102的与n+型SiC基板101侧相反一侧的表面层选择性地设置有p型基区103。n-型SiC层102的、p型基区103以外的部分是漂移区。
在n-型SiC层102的与n+型SiC基板101侧相反一侧的表面，层叠有由碳化硅构成的p型半导体层(以下，称作p型SiC层)104。在p型SiC层104的内部，在沿深度方向与p型基区103对置的部分分别选择性地设置有n+型源区105和p+型接触区106。设置有沿深度方向贯通p型SiC层104而到达n-型SiC层102的n型半导体区107。n型半导体区107相对于n+型源区105，在与p+型接触区106相反一侧，与n+型源区105分开而配置。
p型SiC层104的，n+型源区105、p+型接触区106和n型半导体区107以外的部分(以下，称作第二p型基区)104a与p型基区(以下，称作第一p型基区)103一起作为基区发挥功能。n型半导体区(以下，称作n型JFE区)107是相邻的基区间夹持的JFET(结型FET)区，与n-型SiC层102一起作为漂移区发挥功能。通过使n型JFET区107的杂质浓度比n-型SiC层102的杂质浓度高，从而使漂移区的被夹持在相邻的基区间的部分的n型杂质浓度变高而实现JFET电阻的降低。
在第二p型基区104a的被n+型源区105与n型JFET区107所夹持的部分的表面上，从n+型源区105跨越n型JFET区107隔着栅绝缘膜108而设置有栅电极109。源电极110与n+型源区105以及p+型接触区106接触，并且通过层间绝缘膜111与栅电极109电绝缘。在图9中，为了使n+型源区105、p+型接触区106和栅电极109的配置清楚而省略源电极110的附图近前侧的部分的图示。在源电极110上设置有源电极焊垫112。在n+型SiC基板101的背面设置有漏电极113。
在图9所示的构成的MOSFET中，在漏电极113相对于源电极110施加有正电压的状态下，在栅电极109施加了阈值电压以下的电压时，由于第二p型基区104a与n型JFET区107之间的pn结成为被反向偏置的状态，因此确保有源区的反向耐压，没有电流流通。与此相对地，当在栅电极109施加阈值电压以上的电压时，在第二p型基区104a的、栅电极109正下方(漏区侧)的部分的表面层形成n型的反转层(沟道)。据此，电流流通于n+型SiC基板101、n-型SiC层102、n型JFET区107、第二p型基区104a的表面反转层以及n+型源区105的路径。如此，通过控制栅电压，从而能够进行周知的MOSFET的开关动作。
然而，即使为了有效利用碳化硅的特点而使用碳化硅如上所述形成了MOS栅(由金属-氧化膜-半导体构成的绝缘栅)结构(参见图9)，也不能提高沟道的迁移率、n型JFET区107的电阻(JFET电阻)并降低通态电阻。因此，为了使通态电阻降低，需要降低沟道电阻。作为降低了低通态电阻的半导体装置，提出了使JFET区的宽度成为0.8μm以上且3μm以下，另外，使JFET区的杂质密度为漂移层的杂质密度以上且为1×1016/cm3以上的装置(例如，参见下述专利文献1)。在下述专利文献1中，通过使沟道电阻、JFET电阻降低的结构，从而使通态电阻降低。
现有技术文献
专利文献
专利文献1：日本特开2011-159797号公报
非专利文献
非专利文献1：K.Shenai另两名，大功率电子器件的优化半导体(optimumsemiconductors for high-power electronics)，IEEE Transactions on ElectronDevices，1989年9月，第36卷，第9号，第1811-1823页
非专利文献2：B.Jayant Baliga著，碳化硅功率器件(Silicon Carbide PowerDivices)，(美国)，世界科学出版社(World Scientific Publishing Co.)，2006年3月30日，第61页
发明内容
技术问题
然而，在以往的半导体装置中，为了降低通态电阻，如上所述，特别需要使沟道电阻减小，但是在减小了沟道电阻的情况下，因短沟道效应，在栅电压低的动作区域(线性区域的与截断区域的边界附近的动作区域)中，电流(漏极电流)容易在漏极-源极间流通，元件变得难以关断。即，阈值电压变化而降低。并且，夹断(pinch off)之后，在漏极-源极间电压高的动作区域(饱和区域)中，漏极电流也容易流通而变得难以饱和。如此，存在漏极电流难以由栅电压控制，可靠性降低的问题。
本发明为了解决上述的现有技术所产生的问题，目的在于提供一种能够降低通态电阻，并且能够防止可靠性降低的半导体装置。
技术方案
为了解决上述课题，实现本发明的目的，本发明的半导体装置具有以下特征。在由带隙比硅的带隙宽的宽带隙半导体构成的第一导电型的半导体基板的正面设置由杂质浓度比上述半导体基板的杂质浓度低的宽带隙半导体构成的第一导电型的第一半导体层。在上述第一半导体层的相对于上述半导体基板侧相反一侧的表面设置有由宽带隙半导体构成的第二导电型的第二半导体层。在上述第二半导体层的相对于上述半导体基板侧相反一侧的表面设置有由宽带隙半导体构成的第一导电型的第三半导体层。在上述第三半导体层的内部选择性地设置有杂质浓度比上述第二半导体层的杂质浓度高的第二导电型半导体区。上述第二导电型半导体区沿深度方向贯通上述第三半导体层而到达上述第二半导体层。设置有贯通上述第三半导体层以及上述第二半导体层而到达上述第一半导体层的沟槽。在上述沟槽的内部隔着栅绝缘膜设置有栅电极。第一电极与上述第三半导体层以及上述第二导电型半导体区接触。第二电极与上述半导体基板的背面接触。相邻的上述沟槽间的宽度以及上述沟槽的深度小于以硅的材料极限实现预定的电流能力的最小尺寸。
另外，本发明的半导体装置的特征在于，在上述的发明中，相邻的上述沟槽间的宽度为1μm以下，上述沟槽的深度为1μm以下。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述沟槽配置成与上述半导体基板的正面平行且呈带状的平面布局。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述沟槽配置成与上述半导体基板的正面平行且呈网格状的平面布局。
另外，本发明的半导体装置的特征在于，在上述的发明中还具备从所述第三半导体层以及所述第二导电型半导体区的相对于所述半导体基板侧相反一侧的表面以预定深度设置的槽。上述第一电极在上述槽的内壁与上述第三半导体层以及上述第二导电型半导体区接触。
另外，本发明的半导体装置的特征在于，在上述的发明中，使用碳化硅作为宽带隙半导体。
根据上述的发明，能够消除JFET电阻，并且能够减小沟道电阻。另外，根据上述的发明，能够抑制短沟道效应，因此能够使第一、第二电极间的电流在栅电压低的动作区域难以流通。另外，夹断之后，即使在第一、第二电极间的电压高的动作区域中也能够使第一、第二电极间的电流难以流通。因此，能够仅通过栅电压来完全控制第一、第二电极间的电流。
技术效果
根据本发明的半导体装置，实现能够降低通态电阻，并且能够防止可靠性的降低的效果。
附图说明
图1是示出实施方式1的半导体装置的结构的立体图。
图2是示出实施方式2的半导体装置的结构的立体图。
图3是示出沿图2的剖切线A－A的平面布局的俯视图。
图4是示出实施方式3的半导体装置的结构的立体图。
图5是示出沿图4的剖切线B－B'的截面构造的俯视图。
图6是示出沿图4的剖切线C－C'的截面构造的俯视图。
图7是示出实施例的半导体装置的电流特性的特性图。
图8是示出实施例的半导体装置的电流－电压特性的特性图。
图9是示出以往的半导体装置的有源区的结构的立体图。
符号说明
1 n+型SiC基板
2 n-型漂移层
3 p型基极层
4 n+型源极层
5 p+型接触区
6、26 沟槽
7、27 栅绝缘膜
8、28 栅电极
9、29 MOS栅
10 单元
11 层间绝缘膜
11a 接触孔
12、32 势垒金属
13、33 正面电极
14 正面电极焊垫
15 背面电极
31 槽
L1 沟道长度
d 沟槽的深度
w1 相邻的沟槽间的宽度
w2 槽的第二方向的宽度
x 第一方向(与基体主面平行的方向)
y 第二方向(与基体主面平行的方向)
z 深度方向
具体实施方式
以下，参照附图对本发明的半导体装置的优选的实施方式进行详细地说明。本说明书以及附图中，前缀了n或p的层或区域分别意味着电子或空穴为多数载流子。另外，标记于n和p的+或－，分别意味着与没有标记的层或区域相比为高杂质浓度或低杂质浓度。需要说明的是，在以下的实施方式的说明以及附图中，对相同的构成标记相同的符号，并省略重复的说明。另外，在本说明书中，在密勒指数的标记中，"-"意味着标记于紧随其后的指数的横杠，通过在指数之前标记"-"来表示负指数。
(实施方式1)
实施方式1的半导体装置是使用宽带隙半导体构成的MOS(金属-氧化膜-半导体)型半导体装置。对于实施方式1的半导体装置的结构，以作为比硅(Si)带隙宽的半导体(宽带隙半导体)而使用了例如碳化硅(SiC)的MOSFET为例进行说明。图1是示出实施方式1的半导体装置的结构的立体图。在图1中仅图示有源区，并省略包围有源区的周围的边缘终端结构部的图示。有源区是导通状态时电流流通的区域。边缘终端结构部是缓和漂移区的基体正面侧的电场并保持耐压的区域。
图1所示的实施方式1的半导体装置是使用了碳化硅半导体基体(半导体芯片)的n沟道型MOSFET。碳化硅半导体基体例如是在由碳化硅构成的n+型支撑基板(以下，称作n+型SiC基板)1的正面上依次外延生长由碳化硅构成的n-型漂移层2、p型基极层3和n+型源极层4而成。需要说明的是，也可以代替外延生长而由离子注入形成n-型漂移层2、p型基极层3和n+型源极层4。n+型SiC基板1作为漏区发挥功能。在基体正面(n+型源极层4侧的面)的表面层设置有沟槽栅型的MOS栅结构，该沟槽栅型的MOS栅结构构成为以沿深度方向z贯通p型基极层3和n+型源极层4的方式将MOS栅(由金属-氧化膜-半导体构成的绝缘栅)9凹状地选择性地填入到基体正面的表面层。
p型基极层3和n+型源极层4例如仅层积于有源区中的n-型漂移层2上。p型基极层3和n+型源极层4的总厚度成为比沟槽6的深度薄的尺寸，以使n-型漂移层2和后述的栅电极8夹持沟槽6的侧壁的栅绝缘膜7而对置。这是因为，如果p型基极层3和n+型源极层4的总厚度薄，则容易围绕沟道，只要能够围绕沟道也可以成为厚的尺寸。在n+型源极层4的内部选择性地设置有p+型接触区5。p+型接触区5从基体正面(n+型源极层4的表面)沿深度方向贯通n+型源极层4而到达p型基极层3。p+型接触区5可以与后述的MOS栅9分开而配置，也可以与MOS栅9接触。在图1中示出p+型接触区5与MOS栅9分开而配置的情况。
另外，p+型接触区5被配置为在MOS栅9带状地延伸的方向(以下，称作第一方向)x上以预定间隔而配置，并且在与第一方向x垂直的与基体正面平行的方向(以下，称作第二方向)y上夹持MOS栅9而相邻的矩阵状的平面布局。设置有沿深度方向z贯通n+型源极层4和p型基极层3而到达n-型漂移层2的沟槽6。在p+型接触区5与MOS栅9接触的情况下，沟槽6沿深度方向z贯通n+型源极层4、p型基极层3和p+型接触区5。沟槽6以沿第一方向x带状地延伸的平面布局而配置多个。相邻的沟槽6(台部)间的宽度w1、以及、沟槽6的深度d小于以硅的材料极限达到预定的电流能力的最小尺寸(例如小于10μm的程度)。具体地，相邻沟槽6间的宽度w1为例如1μm以下，沟槽6的深度d为例如1μm以下。
在沟槽6的内部，沿着沟槽6的内壁设置有栅绝缘膜7，在栅绝缘膜7的内侧设置有栅电极8。栅电极8的上端(源极侧端部)可以不到达基体正面的高度位置。即，在沟槽6的内部，可以在栅电极8上填入后述的层间绝缘膜11。由该沟槽6、栅绝缘膜7以及栅电极8构成MOS栅9。由设置在相邻的沟槽6的中心之间的p型基极层3、n+型源极层4以及p+型接触区5与夹着这些区域而对置的MOS栅9构成一个单元(元件的功能单位)10的MOS栅结构。由于相邻的沟槽6间的宽度w1窄，因此在p型基极层3的大致整体形成沟道(n型的反转层)。因此，单元10的MOS栅结构成为将一个沟道从两侧面(第二方向y的两侧面)被MOS栅9夹持的、所谓的双栅结构。即，单元10具备FinFET(鳍式FET)结构。在图1中，示出将多个单元10并排配置的状态。
以覆盖栅电极8的方式设置有层间绝缘膜11。在沿深度方向贯通层间绝缘膜11的接触孔11a，露出n+型源极层4以及p+型接触区5。接触孔11a例如被设置为沿第一方向x带状地延伸的平面布局。势垒金属12沿着层间绝缘膜11的表面以及接触孔11a的内壁而设置，并与n+型源极层4以及p+型接触区5接触。势垒金属12具有防止从后述的正面电极13向碳化硅半导体基体以及层间绝缘膜11侧的金属原子的扩撒、防止夹着势垒金属12而对置的区域间的相互反应的功能。
势垒金属12可以是例如将钛(Ti)膜、氮化钛(TiN)膜以及钛膜依次层叠而成的三层构造。势垒金属12作为源电极发挥功能。正面电极13以填入到接触孔11a的方式设置于势垒金属12上。正面电极13介由势垒金属12与n+型源极层4以及p+型接触区5电连接，与势垒金属12一同作为源电极发挥作用。正面电极13例如可以由铝(Al)构成，也可以由以1％的比例包含硅的铝(Al-Si)构成。
正面电极13以及势垒金属12通过层间绝缘膜11与栅电极8电绝缘。在图1中，为了明确n+型源极层4、p+型接触区5以及MOS栅9的平面布局，省略势垒金属12以及正面电极13的附图近前侧的部分的图示(在图2中也相同)。在正面电极13上设置有正面电极焊垫14。另外，在基体正面，与正面电极焊垫14隔开而设置有栅电极焊垫(未图示)。在基体背面(n+型SiC基板1的背面)，设置有作为漏电极发挥功能的背面电极15。
接着，关于实施方式1的半导体装置的制造方法，以制作例如1200V的耐压水平的n沟道型MOSFET的情况为例进行说明。首先，准备例如以2×1019/cm3左右的杂质浓度掺杂了氮(N)的n+型SiC基板1。n+型SiC基板1的主面例如可以是与＜11-20＞方向具有4度左右偏离角的(000-1)面。接着，在n+型SiC基板1的主面上，外延生长例如由以1.0×1016/cm3的杂质浓度掺杂了氮的厚度为10μm的碳化硅构成的n-型漂移层2。接着，在有源区的n-型漂移层2上，外延生长例如由掺杂了铝的碳化硅构成的p型基极层3。
接着，在有源区的p型基极层3上，外延生长例如由掺杂了氮的碳化硅构成的n+型源极层4。通过到此为止的工序，制作出在n+型SiC基板1的正面上依次层叠了n-型漂移层2、p型基极层3以及n+型源极层4的碳化硅半导体基体。也可以代替外延生长而以离子注入的方式形成n-型漂移层2、p型基极层3以及n+型源极层4。接着，通过光刻以及离子注入在n+型源极层4的内部选择性地形成p+型接触区5。接着，通过热处理(退火)来使p+型接触区5活性化。用于活性化的热处理例如可以在1620℃左右的温度下进行2分钟左右。
接着，通过光刻以及蚀刻来形成沿深度方向z贯通n+型源极层4以及p型基极层3而到达n-型漂移层2的沟槽6。相邻的沟槽6间的宽度w1以及沟槽6的深度d如上所述。p+型接触区5以及沟槽6的形成顺序能够调换。接着，对基体正面(n+型源极层4侧的面)以及沟槽6的内壁进行热氧化，沿着基体正面以及沟槽6的内壁形成例如厚度为50nm以上100nm以下程度的栅绝缘膜7。用于形成栅绝缘膜7的热氧化例如可以是在包含氧(O2)和氮(N2)的混合气体氛围中，以1000℃以上1300℃以下程度的温度进行的热处理。
接着，在基体正面上以填入到沟槽6的内部的方式层叠(形成)例如掺杂了磷(P)或硼(B)的多晶硅(poly-Si)层。接着，蚀刻多晶硅层直到基板正面上的栅绝缘膜7露出为止，在沟槽6的内部残留成为栅电极8的多晶硅层。接着，以栅电极8为掩模，去除基板正面上的栅绝缘膜7。接着，以覆盖栅电极8的方式将例如磷硅玻璃(PSG:Phospho Silicate Glass)以1.0μm的厚度成膜而作为层间绝缘膜11。接着，对层间绝缘膜11进行图案化而选择性地去除，形成沿深度方向z贯通层间绝缘膜11的接触孔11a，并使n+型源极层4以及p+型接触区5露出。接着，进行用于使层间绝缘膜11平坦化的热处理(回流)。
接着，例如通过溅射法，沿着层间绝缘膜11的表面以及接触孔11a的内壁而成膜(形成)与n+型源极层4以及p+型接触区5接触的势垒金属12。接着，例如通过溅射法，在势垒金属12上以填入接触孔11a的内部的方式形成了正面电极13之后，对正面电极13以及势垒金属12进行图案化。正面电极13的厚度可以是例如5μm。接着，例如通过溅射法，在基体背面(n+型SiC基板1的背面)的整面成膜例如镍(Ni)膜来作为背面电极15。并且，例如在970℃左右的温度下进行热处理，形成由n+型SiC基板1与镍膜反应而成的镍硅化物膜，并形成n+型SiC基板1与背面电极15的欧姆接触(电接触部)。
接着，例如通过溅射法在正面电极13上层叠金属层而进行图案化，从而形成正面电极焊垫14以及栅电极焊垫。接着，以覆盖在边缘终端结构部(未图示)露出的基体正面的方式形成例如由聚酰亚胺构成的钝化膜等保护膜(未图示)。接着，例如通过溅射法，在镍膜的表面(根据用于形成欧姆接触的热处理条件，在镍硅化物膜的表面)例如依次成膜钛、镍以及金(Au)来作为背面电极15，完成图1所示的n沟道型MOSFET。
如以上的说明，根据实施方式1，通过形成沟槽栅结构而能够使JFET电阻消失，并且通过将沟槽的深度设置得浅且将沟道长度设置得短，从而能够减小沟道电阻。另外，在使用了硅的通常的半导体装置中，根据硅的材料极限，沟槽的深度为例如10μm左右，但在本发明中，使用比硅的最大电场强度大一个数量级以上的宽带隙半导体。因此，根据实施方式1，有效利用宽带隙半导体的特点，在沟槽的深度以及沟道的长度浅至以及短至使用了硅的通常的半导体装置的1/10左右的情况下，也能够获得与使用了硅的通常的半导体装置相同程度以上的电流能力。因此，能够以维持与使用了硅的通常的半导体装置相同程度以上的电流能力的状态，降低通态电阻。
另外，根据实施方式1，通过形成使相邻的沟槽间的宽度变窄了的FinFET结构，从而能够在栅电压低的动作区域(线性区域的与截断区域的边界附近的动作区域)使p型基极层完全耗尽。据此，能够抑制短沟道效应，从而能够使漏极电流在栅电压低的动作区域难以流通。另外，夹断之后，在漏极-源极间电压高的动作区域(饱和区域)中，也能够使漏极电流难以流通。因此，能够仅通过栅电压而完全控制漏极电流，并能够防止开关动作的可靠性降低。
另外，根据实施方式1，通过形成FinFET结构，从而能够使单元间距缩小而缩小尺寸。另外，根据实施方式1，通过形成FinFET结构，从而还能够使沟道的杂质浓度降低，使沟道电阻降低。
(实施方式2)
接着，对实施方式2的半导体装置的结构进行说明。图2是示出实施方式2的半导体装置的结构的立体图。图3是示出图2的剖切线A－A处的平面布局的俯视图。在图3中，示出沿与基体正面平行的方向剖切栅电极28的剖切线A－A处的平面布局。实施方式2的半导体装置与实施方式1的半导体装置的不同点在于，将MOS栅29配置为网格状的平面布局。即，沟槽26被配置为沿第一方向x带状地延伸，并且沿第二方向y带状地延伸的网格状的平面布局。在该沟槽26的内部，隔着栅绝缘膜27设置有栅电极28。
p型基极层3以在沟槽26间与栅绝缘膜27接触的方式配置，具有沿第一方向x夹着MOS栅29而相邻，并且沿第二方向y夹着MOS栅29而相邻的矩阵状的平面布局。n+型源极层4配置在p型基极层3上。即，n+型源极层4与p型基极层3同样地也以在沟槽26间与栅绝缘膜27接触的方式配置。n+型源极层4具有沿第一方向x夹着MOS栅29而相邻，并且沿第二方向y夹着MOS栅29而相邻的矩阵状的平面布局。p+型接触区5在通过沟槽26分隔的各n+型源极层4各配置一个。
实施方式2的半导体的制造方法，只要是在实施方式1的半导体的制造方法中，使用于形成沟槽26的蚀刻以形成网格状的平面布局的方式进行即可。即，只要将用于形成沟槽26的蚀刻掩模图案化为网格状的平面布局，并将该蚀刻掩模作为掩模来形成沟槽26即可。实施方式2的半导体的制造方法的沟槽26的形成工序以外的工序与实施方式1相同。
如上述说明，根据实施方式2，能够获得与实施方式1相同的效果。另外，根据实施方式2，通过将栅电极配置为网格状的平面布局，从而能够在芯片内部使栅电极的布线电阻差变得均等。据此，即使以栅电阻变大的多晶硅层形成栅电极，也能够减小由在栅电极的从栅电极焊垫分离的部分的栅延迟造成的布线延迟差。据此，能够使布线延迟时间大致稳定，因此即使在处于过渡动作的状态下，也能够维持稳定的元件特性。
(实施方式3)
接着，对实施方式3的半导体装置的结构进行说明。图4是示出实施方式3的半导体装置的结构的立体图。在图4中，为了明确n+型源极层4、p+型接触区5、MOS栅9以及槽31的平面布局以及截面形状，省略势垒金属32以及正面电极33的附图近前侧的部分的图示。图5是示出图4的剖切线B－B'处的截面构造的俯视图。图6是示出图4的剖切线C－C'处的截面构造的俯视图。实施方式3的半导体装置与实施方式1的半导体装置的不同点在于，通过在碳化硅半导体基体的接触孔11a露出的部分设置槽31，从而使源电极(势垒金属32以及正面电极33)与碳化硅半导体基体的欧姆接触的面积增大。
具体地，如图4～6所示，在碳化硅半导体基体的露出于接触孔11a的部分(即，n+型源极层4以及p+型接触区5)设置有槽31。槽31例如被配置为沿第一方向x直线状地延伸的平面布局。槽31的深度只要设置为不到达n-型漂移层2的深度即可，例如可以比n+型源极层4的深度浅也可以比n+型源极层4的深度深。槽31的第二方向y的宽度w2比相邻的沟槽6间的宽度w1窄(w2＜w1)，例如与接触孔11a的宽度大致相同。在该槽31内隔着势垒金属32填入有正面电极33。在槽31的内壁势垒金属32与碳化硅半导体基体接触，形成欧姆接触。
实施方式3的半导体的制造方法是在实施方式1的半导体的制造方法中，在层间绝缘膜11的回流之后，形成势垒金属32之前，将层间绝缘膜11作为掩模进行蚀刻，在碳化硅半导体基体的露出于接触孔11a的部分形成槽31。并且，沿着层间绝缘膜11的表面、接触孔11a的侧壁以及槽31的内壁，成膜与n+型源极层4以及p+型接触区5接触的势垒金属32。然后，可以以填入到接触孔11a以及槽31的内部的方式形成正面电极33。即，除了增加实施方式3的半导体的制造方法的槽31的形成工序以外，其他与实施方式1相同。
如上述说明，根据实施方式3，能够获得与实施方式1相同的效果。另外，根据实施方式3，源电极与碳化硅半导体基体的欧姆接触的面积增加，因此能够降低接触电阻，进一步地能够降低通态电阻。因此，即使单元间距缩小而芯片尺寸缩小，也能够维持与在碳化硅半导体基体的露出于接触孔的部分不设置槽的情况相同程度的接触面积，能够防止接触电阻变高。因此，即使将单元间距缩窄，也能够维持通态电阻。
(实施例)
接着，对本发明的半导体装置的静态特性进行了验证。图7是示出实施例的半导体装置的电流特性的特性图。图7的D点是阈值电压。在图7中示出模拟在使施加于上述的实施方式1的半导体装置(以下，称作实施例，参考图1)的栅电压(栅极-源极间电压)Vgs增加时的漏极电流(漏极-源极间电流)Id的特性而得的结果。另外，在图7中，作为比较，对以往的平面栅结构的n沟道型MOSFET(以下，称作以往例，参见图9)也同样地示出模拟漏极电流Id的特性而得的结果。使以往例的沟道长度(n+型源区105与n型JFET区107之间的宽度)L100与实施例的沟道长度(p型基极层3的厚度)L1相等。
根据图7所示的结果，确认了在以往例中漏极电流Id与栅电压Vgs的増加成比例地增加。在如以往例这样的平面栅结构的MOS栅中，为了实现低通态电阻化而需要缩短沟道长度L100。由于沟道长度L100短，因此第二p型基区104a的表面反转层的电荷量变少，从而难以引起电子与空穴(hole)的复合，漏极电流Id在栅电压Vgs低的动作区域容易流通。与此相对地，在实施例中，确认了在栅电压Vgs低的动作区域(线性区域的与截断区域的边界附近的动作区域)中，漏极电流Id相对于栅电压Vgs的増加的増加率比以往例小。即，可知实施例与以往例相比，在栅电压低的动作区域中，漏极电流Id难以流通。其理由如下。
在本发明中，通过使沟槽6的深度d变浅而沟道长度L1变短，并且使相邻的沟槽6间的宽度w1变窄，从而使p型基极层3与n-型漂移层2之间的寄生电容变小。并且，通过从第二方向y的两侧面侧向寄生电容小的p型基极层3施加栅电压Vgs，从而p型基极层3的n型的反转层的电荷量多，因此电子与空穴复合而易于回到平衡状态。据此，能够使p型基极层3完全耗尽。因此，在栅电压Vgs低的动作区域，难以受到漏极-源极间电压Vds的不利影响，能够抑制漏极电流。因此，能够仅通过栅电压Vgs而完全控制漏极电流。
另外，对实施例和以往例的电流－电压特性进行模拟而得的结果一起示于图8。图8是示出实施例的半导体装置的电流－电压特性的特性图。图8的E点是夹断电压。根据图8所示的结果，确认了在以往例中，在夹断之后，即使在漏极-源极间电压Vds高的动作区域(饱和区域)中，漏极电流Id也易于流通且难以饱和。与此相对地，确认了在实施例中，夹断之后，即使在漏极-源极间电压Vds高的动作区域中，也难以受到漏极-源极间电压Vds的不利影响，能够抑制漏极电流Id的増加而使其饱和。
以上，本发明在不脱离本发明主旨的范围内可以进行各种变更，在上述的各实施方式中，例如各部分的尺寸、杂质浓度等根据所要求的规格来进行各种设定。另外，在上述的实施方式中，以在成为漂移区的n-型半导体层上外延生长的p型半导体层以及n+型半导体层分别作为基区以及源区的情况为例进行了说明，但也可以在成为漂移区的n-型半导体层通过离子注入形成p型基区以及n+型源区。该情况下，n-型半导体层的p型基区、n+型源区以及p+型接触区以外的部分成为漂移区。另外，可以将由碳化硅构成的半导体基板(SiC基板)作为漂移区使用，并在该SiC基板通过离子注入形成p型基区、n+型源区以及n+型漏区。在该情况下，SiC基板的p型基区、n+型源区、p+型接触区以及n+型漏区以外的部分成为漂移区。
另外，在上述的实施方式中，以MOSFET为例进行了说明，但在应用于作为开关装置而使用的双极晶体管、IGBT的情况下，也获得同样的效果。另外，在上述的实施方式中，以将由碳化硅制成的碳化硅基板的(0001)面作为主面的情况为例进行了说明，但并不限于此，可以对基板主面的面方位、构成基板的宽带隙半导体材料等进行各种变更。例如，可以使基板主面为(000-1)面，可以使用由氮化镓(GaN)等宽带隙半导体制成的半导体基板。另外，在各实施方式中，将第一导电型设为n型，将第二导电型设为p型，但本发明将第一导电型设为p型，第二导电型设为n型也同样成立。
产业上的可利用性
如上，本发明的半导体装置对作为开关装置而使用的半导体装置有用，特别适用于在碳化硅半导体基体上制作的纵型MOSFET。

Claims (5)

1.一种半导体装置，其特征在于，具备：
第一导电型的半导体基板，其由带隙比硅的带隙宽的宽带隙半导体构成；
第一导电型的第一半导体层，其设置于所述半导体基板的正面，由杂质浓度比所述半导体基板的杂质浓度低的宽带隙半导体构成；
第二导电型的第二半导体层，其设置于所述第一半导体层的相对于所述半导体基板侧相反一侧的表面，由宽带隙半导体构成；
第一导电型的第三半导体层，其设置于所述第二半导体层的相对于所述半导体基板侧相反一侧的表面，由宽带隙半导体构成；
第二导电型半导体区，其选择性地设置于所述第三半导体层的内部，沿深度方向贯通所述第三半导体层而到达所述第二半导体层，且所述第二导电型半导体区的杂质浓度比所述第二半导体层的杂质浓度高；
沟槽，其贯通所述第三半导体层以及所述第二半导体层而到达所述第一半导体层；
栅电极，其隔着栅绝缘膜而设置于所述沟槽的内部；
第一电极，其与所述第三半导体层以及所述第二导电型半导体区接触；以及
第二电极，其与所述半导体基板的背面接触；
相邻的所述沟槽间的宽度以及所述沟槽的深度小于以硅的材料极限实现预定的电流能力的最小尺寸，
所述半导体装置的耐压水平为1200V以上，
所述沟槽配置成与所述半导体基板的正面平行且呈带状的平面布局，
所述第二导电型半导体区在所述沟槽带状地延伸的第一方向上以预定间隔配置，并且被配置为在第二方向上夹持所述沟槽而相邻的矩阵状的平面布局，所述第二方向与所述第一方向垂直且与所述半导体基板的正面平行，
所述第一半导体层、所述第二半导体层和所述第三半导体层均为外延层，
所述第二导电型半导体区在所述第三半导体层的表面露出。
2.如权利要求1所述的半导体装置，其特征在于，
相邻的所述沟槽间的宽度为1μm以下，
所述沟槽的深度为1μm以下。
3.如权利要求1所述的半导体装置，其特征在于，还具备：
槽，其从所述第三半导体层以及所述第二导电型半导体区的相对于所述半导体基板侧相反一侧的表面以预定深度设置，
所述第一电极在所述槽的内壁与所述第三半导体层以及所述第二导电型半导体区接触。
4.如权利要求1～3任一项所述的半导体装置，其特征在于，
使用碳化硅作为宽带隙半导体。
5.一种半导体装置，其特征在于，具备：
第一导电型的半导体基板，其由带隙比硅的带隙宽的宽带隙半导体构成；
第一导电型的第一半导体层，其设置于所述半导体基板的正面，由杂质浓度比所述半导体基板的杂质浓度低的宽带隙半导体构成；
第二导电型的第二半导体层，其设置于所述第一半导体层的相对于所述半导体基板侧相反一侧的表面，由宽带隙半导体构成；
第一导电型的第三半导体层，其设置于所述第二半导体层的相对于所述半导体基板侧相反一侧的表面，由宽带隙半导体构成；
第二导电型半导体区，其选择性地设置于所述第三半导体层的内部，沿深度方向贯通所述第三半导体层而到达所述第二半导体层，且所述第二导电型半导体区的杂质浓度比所述第二半导体层的杂质浓度高；
沟槽，其贯通所述第三半导体层以及所述第二半导体层而到达所述第一半导体层；
栅电极，其隔着栅绝缘膜而设置于所述沟槽的内部；
第一电极，其与所述第三半导体层以及所述第二导电型半导体区接触；以及
第二电极，其与所述半导体基板的背面接触；
相邻的所述沟槽间的宽度以及所述沟槽的深度小于以硅的材料极限实现预定的电流能力的最小尺寸，
所述半导体装置的耐压水平为1200V以上，
所述沟槽配置成沿第一方向带状地延伸且沿第二方向带状地延伸的网格状的平面布局，所述第一方向与所述半导体基板的正面平行，所述第二方向与所述第一方向垂直且与所述半导体基板的正面平行，
所述第二导电型半导体区被配置为在所述第一方向上夹持所述沟槽而相邻并且在所述第二方向上夹持所述沟槽而相邻的矩阵状的平面布局，
所述第一半导体层、所述第二半导体层和所述第三半导体层均为外延层，
所述第二导电型半导体区在所述第三半导体层的表面露出。
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