TWI597766B - 溝槽式功率半導體器件及其製備方法 - Google Patents

Description

溝槽式功率半導體器件及其製備方法

本發明涉及一種用於功率轉換的金屬氧化物半導體場效應電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor；MOSFET)的半導體器件，更確切的說，本發明旨在提供具有較好非箝制電感性切換(Unclamped Inductive Switching；UIS)之切換能力的溝槽式功率半導體器件，改善溝槽式功率半導體器件在終端區的低突崩擊穿能力並提供製備該器件的方法。

在功率轉換器件中，基於電晶體單元密度和其他各種優勢的考慮，閘極可以形成在自半導體矽襯底的表面向下延伸的溝槽之中，典型的例子就是溝槽式MOSFET，其他的例如還包括溝槽式的絕緣閘極雙極電晶體等，它們有一個共同的特徵，就是都包括各類具有各種功能的溝槽，但出於器件自身結構的特性，某些時候，終端區的溝槽底部處的電場強度顯示出為器件的最大電場密度，在電壓升高到器件進入突崩擊穿(avalanche breakdown)的點上，在溝槽的角部發生突崩擊穿而出現碰撞電離，會發生擊穿或崩潰(breakdown)產生崩潰電流。突崩擊穿一般容易導致熱載流子效應，當接近閘極氧化層處發生擊穿時，一個不良後果是熱載流子可以被捕獲注入至閘極氧化層，這可以損傷或斷裂閘極氧化層，誘發功率器件長 期的可靠性問題。此外，這樣的溝槽常常成為器件達到高擊穿電壓的限制因素。

一般而言，如果在低電流水平突崩擊穿期間，終端區發生擊穿不會過大的妨礙器件的性能，此時器件無需擔憂安全工作問題。但是一旦在一些特殊的工作期間，例如非箝制電感性切換(UIS)的切換期間，由於電路系統中電感的電流不會突變，導致器件往往要承受一些比較大的電壓強度，相當於器件處於高電流水準突崩擊穿事件期間，面積有限的終端區很可能將無法安全有效地處理功率損耗，因為一個功率器件不可能消減器件有效電晶體單元的面積而無限地給終端區分配過大的面積，而後果就是，終端區的擊穿會作為一個負面效應來影響了器件的安全工作區域(Safe Operating Area；SOA)，這都是我們所不期望發生的。尤其是有源區的閘極溝槽和終端區的端接溝槽深度不一致時，終端區將擊穿電壓鉗制的一個很低的水平。

正是鑒於現有技術所面臨的該等各種棘手難題，本發明認為很有必要將器件限定在安全工作區域SOA和設定在最優的非箝制電感性切換(UIS)條件下，重新調整分佈於器件的電場強度，使功率轉換器件具備較佳的SOA和良好的UIS能力，所以本發明就是在這一前提下提出了後續內容中的各項實施方案。

在一個實施例中，本發明揭示了一種溝槽式功率半導體器件的製備方法，包括以下步驟：提供一個半導體襯底，包含底部襯底及位於底部襯底上方的外延層；蝕刻外延層，為第一次蝕刻步驟，形成有源區的 具第一深度的有源溝槽，和同步形成終端區的具預期深度的端接溝槽，此時第一深度值比該端接溝槽的預期深度值小；然後再利用一個遮罩覆蓋在端接溝槽上但暴露出有源溝槽；並繼續實施蝕刻的步驟以增加有源溝槽的深度，為第二次蝕刻步驟，獲得預期的具第二深度的有源溝槽；其中第二深度與端接溝槽的預期深度之間的差值，比第一深度與端接溝槽的預期深度之間的差值要小。

上述方法，蝕刻外延層的步驟中，先設置一個硬質遮罩層覆蓋在半導體襯底之上並形成其中的開口；用於蝕刻製備有源溝槽的開口的尺寸，比用於蝕刻製備端接溝槽的開口的尺寸要小，使端接溝槽比有源溝槽要寬，並籍由形成端接溝槽的蝕刻速率比形成有源溝槽的蝕刻速率快，使端接溝槽的預期深度比第一深度更深。

上述方法，還包括：在有源溝槽、端接溝槽各自的底部及側壁內襯絕緣層，並填充導電材料至有源溝槽、端接溝槽內；回蝕導電材料，僅保留有源溝槽、端接溝槽各自下部的導電材料；填充絕緣材料至有源溝槽、端接溝槽各自的上部；回蝕有源溝槽內的絕緣材料，和回蝕終端區的一個端接溝槽內靠近有源區一側的一部分絕緣材料，同時保留有源溝槽、端接溝槽各自下部的導電材料之上的一個絕緣隔離層；在有源溝槽、端接溝槽各自上部裸露的側壁上覆蓋另一個絕緣層，並再次填充導電材料至有源溝槽、端接溝槽各自的上部。

上述方法，還包括：植入與半導體襯底導電類型相反的離子至外延層的頂部，形成一本體層至少圍繞在有源溝槽上部的側壁周圍，和隨後植入與半導體襯底導電類型相同的離子至本體層的頂部，形成一個頂 部摻雜層。

上述方法，填充絕緣材料至有源溝槽、端接溝槽各自的上部之後，終端區中端接溝槽的上部填充的絕緣材料靠近終端區的一部分被一個遮罩遮擋，但端接溝槽的上部填充的絕緣材料靠近有源區的另一部分卻從該遮罩中予以暴露出來，以使端接溝槽上部填充的導電材料向有源區偏移。

上述方法，執行第二次蝕刻加深有源溝槽的深度的步驟中，降低端接溝槽的預期深度和有源溝槽具有的第二深度兩者間的差異，使它們的差值接近於0，用於抑制終端區中的靠近有源區的一個端接溝槽底部拐角處誘發的突崩擊穿。

在另一個實施例中，本發明公開了一種溝槽式功率半導體器件，包括：一個半導體襯底，半導體襯底包含底部襯底及位於底部襯底上方的外延層；位於終端區的外延層中的第一溝槽和位於有源區的外延層中的第二溝槽；第二溝槽的寬度比第一溝槽要窄並且第二溝槽的深度不小於第一溝槽的深度。

上述溝槽式功率半導體器件，當發生突崩擊穿時，突崩擊穿發生在有源區。

上述溝槽式功率半導體器件，例如端接溝槽的第一溝槽和例如有源溝槽的第二溝槽具有相同的深度。

上述溝槽式功率半導體器件，第一溝槽側壁上附著有一層比第二溝槽側壁上設置的閘極氧化層要厚的氧化層。

上述溝槽式功率半導體器件，與外延層導電類型相反的一個 本體區在第一溝槽和第二溝槽之間的外延層中延伸。

上述溝槽式功率半導體器件，與本體區導電類型相反的一個源極區在第一溝槽和第二溝槽之間延伸，位於本體區頂部。

上述溝槽式功率半導體器件，本體區及源極區圍繞在第一溝槽兩側。

上述溝槽式功率半導體器件，本體區及源極區圍繞在第二溝槽兩側。

依本發明精神，降低預設較深的端接溝槽的深度值減去有源溝槽的深度值之差，終端區中最靠近有源區的端接溝槽的底部拐角處的電場強度和擁擠度得到減緩，有效抑制了終端區擊穿弱點發生突崩擊穿的機率，提升了終端區的擊穿電壓和器件的堅固性，例如體現出MOSFET器件在閘極源極短路時的汲極源極間擊穿電壓(BVDSS)得到極大提升。

100‧‧‧底部襯底

101、102‧‧‧開口

110‧‧‧外延層

111‧‧‧端接溝槽

112‧‧‧有源溝槽

116‧‧‧絕緣層

118‧‧‧絕緣層

120‧‧‧硬質遮罩層

130‧‧‧遮罩

140‧‧‧導電材料

140a‧‧‧導電材料或遮罩閘極

140b‧‧‧導電材料或遮罩電極

145‧‧‧絕緣材料

145b‧‧‧絕緣材料或絕緣層

145c‧‧‧絕緣材料或絕緣隔離層

146‧‧‧遮罩

150‧‧‧導電材料

150a‧‧‧導電材料或控制閘極

150b‧‧‧導電材料或閘極電極

160‧‧‧本體層

170‧‧‧頂部摻雜層

190‧‧‧絕緣鈍化層

220‧‧‧頂部金屬電極

303‧‧‧接觸孔

310‧‧‧終端區

320‧‧‧有源區

AA、BB‧‧‧對稱中心線

第1A圖至第1O圖是本發明製備溝槽式MOSFET器件的方法流程示意圖。

第2圖是有源溝槽和端接溝槽之間具有深度差值的結構示意圖。

第1A圖中，在溝槽式MOSFET器件中，半導體襯底包括一個重摻雜的底部襯底100，和包括相對底部襯底100摻雜濃度要低很多的外延層110，它們的導電摻雜類型相同，後續內容以外延生長在N+型襯底100上的N-型外延層110作為示範進行說明。以圖中一個帶有開口101、102圖案 的硬質遮罩層120作為蝕刻遮罩，對外延層110實施異向性的乾式蝕刻，來製備和定義有源區或終端區的溝槽，如圖1B，分別蝕刻形成從外延層110的上表面向下延伸的至少一個端接溝槽111和多個有源溝槽112，它們的底部終止在外延層110中。在剖面圖中，展示了一個單獨晶片的半導體襯底的局部圖，作為示範但非限制，半導體襯底的終端區310具有端接溝槽111和在半導體襯底的有源區320中具有有源溝槽112，終端區310圍繞著有源區320。 硬質遮罩層120可以是單層結構如較厚的SiO2，也可以採用多層的複合結構，如包括由下至上依次沉積在半導體襯底上表面之上的二氧化矽-氮化矽-二氧化矽的複合結構。

通常會利用塗覆在硬質遮罩層120上的光刻膠(未示意出)，經曝光顯影後將遮罩板上預期的溝槽圖案轉移至光刻膠中，並利用帶有開口圖案的光刻膠蝕刻硬質遮罩層120，便可形成其中的開口101、102。注意開口101的開口尺寸比開口102的尺寸要大，更大的開口寬度是為了在半導體襯底中蝕刻出更寬的溝槽。

第1B圖中，以硬質遮罩層120作為蝕刻遮罩，執行了溝槽的第一次蝕刻步驟。在蝕刻過程中，硬質遮罩層120中開口寬度越大，意味著溝槽被定義得越寬，乾式蝕刻反應氣體的反應活性粒子進入寬溝槽就越容易，相反的是，硬質遮罩層120中開口寬度越小，溝槽被定義得越窄，乾式蝕刻反應氣體的反應活性粒子進入較窄的溝槽就越難，所以會造成不同寬度溝槽的蝕刻速率出現差異，這是等離子體蝕刻的微負載效應。具體而言，端接溝槽111籍由較寬的開口101定義，有源溝槽112籍由較窄的開口102定義，端接溝槽111較之有源溝槽112更寬。與此同時，蝕刻氣體在針對開口101 下方的半導體襯底材料進行蝕刻時，其蝕刻速率比蝕刻開口102下方的半導體襯底材料的速率更快，所以形成端接溝槽111的蝕刻速率比形成有源溝槽112的蝕刻速率快。

蝕刻結果是，當異向性乾式蝕刻外延層110(如RIE法)，直接形成具預期深度D1的端接溝槽111，同時也形成第一深度D2的有源溝槽112，但具深度D2的有源溝槽112還未達到最終預期的深度。在現有技術中，一個棘手的難題就在於，該第一深度D2與端接溝槽111的預期深度D1間存在較大的差值T，這個差值足以讓MOSFET器件的擊穿電壓被鉗制在終端區的低擊穿電壓點，這在後續內容中將詳細介紹。

第1C圖中，額外提供一個遮罩130，遮罩130如光刻膠起始被塗覆到整個半導體襯底的終端區310和有源區320上方。遮罩130覆蓋在硬質遮罩層120之上，同時還覆蓋在有源溝槽112和端接溝槽111上或填充在它們內部。經光刻曝光顯影後，選擇性地去除有源區310的遮罩130，遮罩130僅僅保留在終端區310中以便至少將各個端接溝槽111覆蓋住。這樣有源區320的有源溝槽112便可從其遮罩130中裸露出來，但終端區310的端接溝槽111依然被遮罩130覆蓋住或填充。

第1D圖中，執行了溝槽的第二次蝕刻步驟，繼續實施異向性的乾式蝕刻步驟。在有源區320仍然以硬質遮罩層120作為蝕刻遮罩，來蝕刻具第一深度D2的有源溝槽112底部下方的外延層110部分，以增加有源溝槽112的深度。而終端區310除了原有的硬質遮罩層120外，還有額外引入了一個遮罩130作為蝕刻遮罩層，作用在於，在蝕刻加深有源溝槽112的同時，端接溝槽111因為遮罩130的遮罩作用而沒有外露，端接溝槽111底部下 方的外延層110不會遭受任何蝕刻的影響，端接溝槽111原有的預期深度D1不會發生任何改變。這期間，加深有源溝槽112的蝕刻步驟停止於有源溝槽112達到第二深度D'2，這是有源溝槽112最終的預期深度，本發明的一個目的就在於，期望降低端接溝槽111的預期深度D1和有源溝槽112最終具有的第二深度D'2兩者間的差異，使第二深度D’2與端接溝槽111的預期深度D1幾乎相等，更優選的，使第二深度D'2不小於端接溝槽111的預期深度D1。其後需要剝離移除掉終端區310覆蓋住該端接溝槽111的遮罩130，最終獲得的端接溝槽111、有源溝槽112皆向下延伸，直至它們的底部都位於外延層110內，它們的底部大致齊平。

先行申明，基於本發明第1A圖~第1D圖揭示的步驟，實現了最小化有源溝槽和端接溝槽之間深度差值的目的，本發明的發明精神已經予以體現，其後續製備溝槽MOSFET器件的方案並不唯一，任意一種基於第1A圖至第1D圖的手段而製備MOSFET的方法都未脫離本案的發明精神。 雖然後續內容中(第1E圖~第1M圖)進一步闡釋了一個完整結構的MOSFET器件是如何提升擊穿電壓的，但該實施方式僅僅作為示範和解釋，不構成限制。

第1E圖中，剝離終端區310的遮罩130後，端接溝槽111、有源溝槽112各自側壁及底部的外延層110皆裸露出來。然後如第1F圖，在端接溝槽111和每個有源溝槽112的側壁及底部都生長一個厚絕緣層116，典型的例如利用熱氧化工藝生長的二氧化矽層。如第1G圖所示，其後再沉積導電材料140(如重摻雜的多晶矽)覆蓋在硬質遮罩層120之上，導電材料140同時還填充在各個端接溝槽111、有源溝槽112內，導電材料140譬如可以通 過化學氣相沉積CVD形成原位磷摻雜的多晶矽。

第1H圖中，執行回蝕(etch back)導電材料140的步驟，將硬質遮罩層120上方的導電材料140蝕刻移除掉，同時還回蝕和除去該端接溝槽111、有源溝槽112各自內部中較上部的導電材料140，在每個溝槽111、112的上部留下間隙空間。如第1H圖所示，經回蝕後，保留端接溝槽111內部中較下部的導電材料140b，以及保留各有源溝槽112內部之中較下部的導電材料140a，通常執行標準的多晶矽乾式回蝕工藝可以實現這一點。雖然終端區310可以設置一個或者多個端接溝槽111，為了敍述的方便，僅僅展示了最靠近有源區320或晶片中心的最內側的一個端接溝槽111。

第1I圖中，通過低壓化學氣相沉積LPCVD或等離子體增強化學氣相沉積PECVD，將絕緣材料145填充至第1H圖中的各個端接溝槽111、有源溝槽112上部的間隙空間中，典型的絕緣材料145如氧化矽，絕緣材料145同時還覆蓋在硬質遮罩層120的上方。此後如第1J圖，需要除去(如CMP法)硬質遮罩層120及其上方的絕緣材料145，僅僅保留端接溝槽111、有源溝槽112各自上部填充的絕緣材料145，同時原本附著在這些溝槽上部側壁上的絕緣層116被融合在絕緣材料145中。值得注意的是，其後需對絕緣材料145進行回蝕，並需要採用一個塗覆在半導體襯底上方的蝕刻遮罩146，起始遮罩146覆蓋住有源區和終端區。如第1K圖所示，圖案化其遮罩146，端接溝槽111靠近終端區310或晶片邊緣一側的一部分被遮罩146覆蓋住，但端接溝槽111靠近有源區320或晶片中心一側的另一部分從該遮罩146中暴露出來，有源區320也從遮罩146中暴露出來。以遮罩146作為蝕刻遮罩，對端接溝槽111較上部的裸露出來的一部分絕緣材料145和對有源溝槽 112上部的裸露出來的絕緣材料145實施蝕刻。端接溝槽111上部填充的絕緣材料145從遮罩146中暴露出的一部分會被蝕刻掉，但溝槽111中絕緣材料145靠近終端區或晶片邊緣一側的未從遮罩146中暴露出的另一部分或絕緣層145b會保留下來。

如第1L圖，在對絕緣材料145執行的回蝕的步驟中，絕緣材料145絕大部分都被移除，但一部分也被保留下來，例如在端接溝槽111、有源溝槽112各自下部的導電材料140b、140a上方製備絕緣材料145c，絕緣材料145c即源於蝕刻絕緣材料145但屬於其被保留下來的部分，並作為絕緣隔離層。這期間，在端接溝槽111上部的原始絕緣材料145的一部分區域中形成了間隙空間、和在有源溝槽112的上部形成了間隙空間，使得有源溝槽112的上部的側壁是裸露的，端接溝槽111上部靠近有源區320或晶片中心的側壁是裸露的，半導體襯底的上表面也是裸露的，但由於端接溝槽111上部中保留了該溝槽靠近終端區或晶片邊緣一側的側壁上的絕緣材料或絕緣層145b，所以端接溝槽111被絕緣層145b覆蓋住的側壁不會裸露出來，此後需要剝離移除掉遮罩146。

第1M圖中，先在半導體襯底裸露的上表面，也即外延層110的上表面上生成一層緻密的絕緣層118，絕緣層118同時還覆蓋在端接溝槽111、有源溝槽112各自上部裸露的側壁上。其中，溝槽111、112上部的側壁上內襯的絕緣層118比溝槽111、112下部的側壁及底部上附著的絕緣層116要薄得多。此後，再次沉積另一次導電材料150(例如原位磷摻雜的多晶矽)，覆蓋在半導體襯底上表面之上的絕緣層118的上方，和填充在端接溝槽111、有源溝槽112各自上部的間隙空間內。然後執行導電材料150的回蝕 步驟，將半導體襯底上表面之上的絕緣層118上方覆蓋的導電材料150回蝕去除掉，同時分別保留：有源溝槽112上部空間內填充的導電材料150a，端接溝槽111上部空間內填充的導電材料150b。此時由於存在比絕緣層118厚得多的絕緣層145b，導致導電材料150b在端接溝槽111內是向有源區320或晶片中心偏移的。此時，半導體襯底上表面上方的絕緣層118裸露出來，這裏所謂半導體襯底上表面上方的絕緣層118是指絕緣層118交疊在半導體襯底上表面之上的部分，而不是附著在端接溝槽111、有源溝槽112上部側壁上的那部分絕緣層118。

如第1N圖所示，通過全面離子注入(blanket implant)，先後形成本體層160和頂部摻雜層170，頂部摻雜層170作為MOSFET電晶體單元的源極區/源極摻雜區。本體層160的導電類型與半導體襯底相反(為P型)，頂部摻雜層170的導電類型與半導體襯底相同，但摻雜濃度大於外延層110，為N+型。本體層160位於外延層110的頂部，至少圍繞在這些溝槽111、112較上部的側壁的周圍，頂部摻雜層170位於本體層160的頂部並位於外延層110的上表面附近，其也圍繞在這些溝槽較上部的側壁的周圍，但比本體層160要淺得多。在分裂柵器件中，本體層160的離子注入深度要滿足一定的條件：本體層160與外延層110在有源溝槽112、端接溝槽111附近的交界面的位置，要略高於導電材料150a、150b底面的位置，以便在本體層160中能沿著有源溝槽112或端接溝槽111的側壁形成垂直方向上的反型層來建立溝道。

第1O圖中，沉積一個絕緣鈍化層190(如低溫氧化物LTO和/或含有硼酸的矽玻璃BPSG)，覆蓋在半導體襯底上表面之上，它還融合了 半導體襯底上表面之上原有的絕緣層118。絕緣鈍化層190同時還覆蓋在絕緣材料145b、導電材料150b和150a的上方。製備絕緣鈍化層190之後，需要在絕緣鈍化層190上方再額外旋塗一個光刻膠層，並形成其中的一些開口圖案，利用這個光刻膠層作為接觸孔蝕刻遮罩，經過適當的異向性乾式蝕刻之後，形成若干貫穿絕緣鈍化層190厚度的接觸孔303。

接觸孔303向下延伸到有源區320的本體層160內，還貫穿有源區320的頂部摻雜層170。在一些實施例中，一些接觸孔303向下延伸到相鄰兩個有源溝槽112之間的本體層160內，以及一些接觸孔303向下延伸到並排設置的多個有源溝槽112中最外側的一個有源溝槽112和端接溝槽111之間的本體層160內。在一些可選實施例中，端接溝槽111可以是閉合的環形溝槽，最外側的這個有源溝槽112其實就是端接溝槽111的平行於有源溝槽112的一部分附近的一個有源溝槽。注意在接觸孔303底部周圍的本體層160內注入重摻雜的本體接觸區(P+型)的步驟在圖中沒有示出。

第1O圖中，可以在各個接觸孔303的底部及側壁和在絕緣鈍化層190的上表面上沉積一個勢壘金屬層，然後再填充金屬材料(如鎢)在各個接觸孔303內，接觸孔303內的勢壘金屬層和金屬材料共同形成金屬栓塞或金屬接頭。

然後，再製備一個頂部金屬層覆蓋在整個絕緣鈍化層190的上方，如果絕緣鈍化層190上表面預先沉積有勢壘金屬層，則頂部金屬層實質是覆蓋在勢壘金屬層之上。之後對它們實施圖案化，分割頂部金屬層和勢壘金屬層，至少製備一個頂部金屬電極220。頂部金屬電極220(作為源極電極)至少交疊在部分有源區320之上。接觸孔303內的金屬栓塞將有源 區320的本體層160、頂部摻雜層170短路，並將它們電性連接到頂部金屬電極220。在可選的實施例中，在未示意出的維度上，條狀的有源溝槽112可以與端接溝槽111的垂直於有源溝槽112的那部分連通，以便有源溝槽112下部的導電材料140a與端接溝槽111下部的導電材料140b互連，導電材料140a、140b電性連接到頂部金屬電極220，處於源極電位。此外，在未示意出的維度上，有源溝槽112上部的導電材料150a與端接溝槽111上部填充的導電材料150b互連，同時連接到未示意出的閘極拾取溝槽內的導電材料上，而對準和接觸閘極拾取溝槽內的導電材料的金屬栓塞可以將導電材料150a、150b導出到絕緣鈍化層190上方一個閘極金屬電極上。另外，一個覆蓋於底部襯底100底面上的未示意出的底部金屬電極作為汲極電極。

場效應電晶體單元或電晶體晶胞集成在有源區320，有源溝槽112下部的導電材料140a作為MOS電晶體單元的遮罩閘極，上部的導電材料150a作為MOS電晶體單元的控制閘極，控制閘極150a交疊在遮罩閘極140a之上，依靠它們間的絕緣隔離層145c該兩者彼此電絕緣。在有源溝槽112或端接溝槽111內，作為閘極氧化層的絕緣層118(或稱之為第二絕緣層)比溝槽111、112下部的側壁或底部上附著的絕緣層116(或稱之為第一絕緣層)要薄。

比較特殊的是，端接溝槽111上部原有的絕緣材料145的一部分被蝕刻掉，而後填充的導電材料150b也作為一個閘極電極，可沿著該端接溝槽111上部靠近有源區320或晶片中心一側的側壁，在本體層160中構建垂直溝道區，並以附著在這一側的側壁上的絕緣層118作為閘極氧化層。另外，端接溝槽111上部靠近端接區310一側的側壁上的絕緣層145b(或稱之 為第三絕緣層)比絕緣層116、118厚得多，該絕緣層145b其實就是絕緣材料145填充在端接溝槽111上部未被蝕刻而保留的那一部分。閘極電極150b與下方的遮罩電極140b通過它們之間的絕緣隔離層145c彼此電絕緣。

閘極電極150b在它寬度方向上的對稱中心線AA，與端接溝槽111在寬度方向上的對稱中心線BB並不重合，該中心線AA到端接溝槽111靠近終端區310一側側壁的距離，比到端接溝槽111靠近有源區320一側側壁的距離大。鑒於閘極電極150b的對稱中心線AA向有源區320或晶片中心偏移了一些距離，可認為閘極電極150b在端接溝槽111上部是以非對稱的方式設置，略微向有源區320或晶片中心偏移了少許。

第2圖與第1M圖的結構基本相同，除了有源溝槽112的深度與端接溝槽111的深度之間差值較大，這常常是在現有技術中存在的問題(即第1B圖的結果)。預設較深的端接溝槽111的深度值減去有源溝槽112的深度值之差為T，在Trenched MOSFET器件的源極和汲極間進行擊穿電壓仿真時，T值不同時體現了器件不同的耐壓性能：T值越大，器件耐擊穿電壓的能力越小，反之亦然，T值愈小，器件耐擊穿電壓的能力愈大。

當T值較大時，器件的擊穿電壓受到終端區較低擊穿電壓的鉗制。例如MOSFET器件運行在非箝制電感性切換(Un-damped Inductive Switching；UIS)之切換事件期間，端接溝槽111的底部拐角位置是突崩擊穿弱點，很容易在端接溝槽111的底部拐角處誘發突崩擊穿，尤其是端接溝槽111的靠近有源區320一側的底部拐角，突崩擊穿過程中將出現碰撞電離，產生雪崩電流。突崩擊穿一般容易導致熱載流子效應，當在接近絕緣層116(如一個氧化層)附近處發生擊穿時，一個不良後果是熱載流子可以 被捕獲注入至絕緣層116中，從而損傷或斷裂閘極氧化層，誘發功率器件長期的可靠性問題。依本發明精神，降低T值，終端區310中最靠近有源區320的端接溝槽111的底部拐角處的電場強度和擁擠度得到減緩，有效抑制了終端區310擊穿弱點發生突崩擊穿的機率，提升了終端區的擊穿電壓和器件的堅固性，例如體現出MOSFET器件在閘極源極短接時的汲極源極間擊穿電壓(BVDSS)得到極大提升。

以上，通過說明和附圖，給出了具體實施方式的特定結構的典型實施例，上述發明提出了現有的較佳實施例，但這些內容並不作為局限。對於本領域的技術人員而言，閱讀上述說明後，各種變化和修正無疑將顯而易見。因此，所附的申請專利範圍應看作是涵蓋本發明的真實意圖和範圍的全部變化和修正。在申請專利範圍內任何和所有等價的範圍與內容，都應認為仍屬本發明的意圖和範圍內。

100‧‧‧底部襯底

110‧‧‧外延層

111‧‧‧端接溝槽

112‧‧‧有源溝槽

118‧‧‧絕緣層

140a‧‧‧導電材料或遮罩閘極

140b‧‧‧導電材料或遮罩電極

145b‧‧‧絕緣材料或絕緣層

150a‧‧‧導電材料

150b‧‧‧導電材料或閘極電極

190‧‧‧絕緣鈍化層

220‧‧‧頂部金屬電極

303‧‧‧接觸孔

310‧‧‧終端區

320‧‧‧有源區

AA、BB‧‧‧對稱中心線

Claims (6)

1. 一種溝槽式功率半導體器件的製備方法，包括以下步驟：提供一半導體襯底，包含一底部襯底及一位於該底部襯底上方的外延層；蝕刻該外延層，形成一有源區的一具第一深度的有源溝槽，和形成一終端區的一具預期深度的端接溝槽，該第一深度比該端接溝槽的預期深度值小；利用一遮罩完全覆蓋住該端接溝槽但暴露出該有源溝槽；及繼續實施蝕刻的步驟以增加該有源溝槽的深度，獲得預期的一具第二深度的有源溝槽；其中該第二深度與該端接溝槽的預期深度之間的差值，比該第一深度與該端接溝槽的預期深度之間的差值要小。
2. 如請求項1所述的方法，其中，於蝕刻該外延層的步驟中，先設置一硬質遮罩層覆蓋在該半導體襯底之上並形成其中的開口；以及用於蝕刻製備該有源溝槽的開口的尺寸，比用於蝕刻製備該端接溝槽的開口的尺寸要小，使該端接溝槽比該有源溝槽要寬，並藉由形成該端接溝槽的蝕刻速率比形成該有源溝槽的蝕刻速率快，使該端接溝槽的預期深度比該第一深度更深。
3. 如請求項1所述的方法，還包括以下步驟：在該有源溝槽、該端接溝槽各自的底部及側壁內襯一絕緣層，並填充一導電材料至該有源溝槽、該端接溝槽內；回蝕該導電材料，僅保留該有源溝槽、該端接溝槽各自下部的該導電材料； 填充一絕緣材料至該有源溝槽、該端接溝槽各自的上部；回蝕該有源溝槽內的該絕緣材料，和回蝕該終端區該端接溝槽內靠近該有源區一側的一部分該絕緣材料，同時保留該有源溝槽、該端接溝槽各自下部的該導電材料之上的該絕緣材料以形成一絕緣隔離層；在該有源溝槽、該端接溝槽各自上部裸露的側壁上覆蓋另一絕緣層，並再次填充該導電材料至該有源溝槽、該端接溝槽各自的上部。
4. 如請求項3所述的方法，還包括以下步驟：植入與該半導體襯底之導電類型相反的離子至該外延層的頂部，形成一本體層至少圍繞在該有源溝槽上部的側壁周圍，和隨後植入與該半導體襯底之導電類型相同的離子至該本體層的頂部，形成一頂部摻雜層。
5. 如請求項3所述的方法，其中，填充該絕緣材料至該有源溝槽、該端接溝槽各自的上部之後，該端接溝槽的上部填充的該絕緣材料靠近該終端區的一部分被一個遮罩遮擋，但靠近該有源區的另一部分從該遮罩中予以暴露，從而使該端接溝槽上部填充的該導電材料向該有源區偏移。
6. 如請求項1所述的方法，其中，降低該端接溝槽的預期深度和該有源溝槽最終具有的該第二深度兩者間的差異，使它們的差值接近於0，以抑制該端接溝槽底部拐角處誘發的突崩擊穿。