KR20230085939A - 반도체 전력 소자의 제조 방법 - Google Patents

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Abstract

본 출원은 반도체 전력 소자 기술분야에 속하는 것으로, 반도체 전력 소자의 제조 방법을 개시하였으며, 해당 방법은, 제1 절연층, 제2 절연층 및 제3 절연층을 마스크로서 자체로 얼라인하여 n형 기판을 식각하고, n형 기판 내에 제2 트렌치를 형성하며, 제2 트렌치 내에 제4 절연층 및 게이트를 형성하는 것을 포함한다.

Description

반도체 전력 소자의 제조 방법{Method for Manufacturing Semiconductor Power Device}
본 출원은 2020년 10월 20일에 중국특허청에 제출된 출원번호가 202011127631.1인 중국특허출원의 우선권을 주장하는 바, 해당 출원의 전부 내용은 참조로서 본 출원에 포함된다.
본 출원은 반도체 전력 소자 기술분야에 관한 것으로, 예를 들어, 반도체 전력 소자의 제조 방법에 관한 것이다.
관련 기술에서의 반도체 전력 소자의 제조 방법은, 제공된 실리콘 기판 상에 하드 마스크층을 형성하고, 포토리소그래피 공정을 사용하여 트렌치의 위치를 정의한 후, 트렌치가 위치하는 부분의 하드 마스크층을 식각하여 제거하는 단계; 식각 후의 하드 마스크층을 마스크로서 실리콘 기판을 식각하여 트렌치를 형성하는 단계; 트렌치의 하단부 표면 및 측면을 커버하여 제1 유전체층을 형성하는 단계; 제1 다결정 실리콘층을 증착하며, 제1 다결정 실리콘층은 제1 유전체층이 형성된 트렌치를 완전히 충진하고 트렌치의 외부로 연장되는 단계; 다결정 실리콘을 에치백하여 트렌치 외부에 위치한 제1 다결정 실리콘층을 제거하는 단계-식각 후 남아있는 제1 다결정 실리콘층은 차폐형 게이트를 형성함-; 트렌치 측면의 실리콘과 제1 다결정 실리콘층을 자체 얼라인 경계로하여 제1 유전체층에 대해 자체 얼라인 식각을 진행하고, 자체 얼라인 식각을 통해 트렌치 상부에 위치한 제1 유전체층을 제거하고, 트렌치 하부에 위치한 제1 유전체층을 보류하는 단계-보류된 제1 유전체층은 추후에 형성되는 바디 영역의 하부에 위치됨-; 제1 유전체층이 제거된 후 트렌치의 상단부 영역의 내부 표면에 제4 절연층을 형성하는 단계-제4 절연층의 두께는 제1 유전층의 두께보다 얇음-; 제2 다결정 실리콘층을 증착하고, 제2 다결정 실리콘층은 제1 유전체층이 제거된 후 제4 절연층이 형성된 트렌치의 상단부 영역을 완전히 충진하는 단계; 다결정 실리콘 에치백을 수행하여 트렌치 외부에 위치한 제2 다결정 실리콘층을 제거하며, 식각 후 남아있는 제2 다결정 실리콘층은 다결정 실리콘 게이트를 형성하는 단계; 를 포함한다. 관련 기술 중의 반도체 전력 소자의 제조 방법은 다결정 실리콘 게이트의 품질을 보장하기 위해 충분한 두께의 제1 유전체층을 형성하여야 하나, 제1 유전체층의 두께는 트렌치 하부의 전하 공핍에 영향을 미쳐, 반도체 전력 소자의 내전압에 영향을 미치게 된다.
본 출원은 게이트 품질을 보장하는 조건하에 반도체 전력 소자의 내전압이 영향을 받지 않도록 할 수 있는 반도체 전력 소자의 제조 방법을 제공한다.
제1 측면에서, 본 출원은 반도체 전력 소자의 제조 방법을 제공하고, 해당 방법은,
n형 기판 상에 제1 절연층을 형성하고, 상기 제1 절연층을 식각하여 개구를 형성하는 단계;
상기 개구 내에 절연 사이드월을 형성하는 단계;
상기 제1 절연층과 상기 절연 사이드월을 마스크로서 상기 n형 기판을 식각하고, 상기 n형 기판 내에 제1 트렌치를 형성하는 단계;
상기 제1 트렌치 내에 제2 절연층과 차폐형 게이트를 형성하는 단계;
상기 차폐형 게이트의 표면에 제3 절연층을 형성하는 단계;
상기 절연 사이드월을 식각하여 제거하고, 상기 제1 절연층, 상기 제2 절연층 및 상기 제3 절연층을 마스크로서 상기 n형 기판을 식각하며, 상기 n형 기판 내에 제2 트렌치를 형성하는 단계; 를 포함한다.
선택적으로, 본 출원의 반도체 전력 소자의 제조 방법은,
상기 제2 트렌치 내에 제4 절연층과 게이트를 형성하는 단계-상기 게이트는 상기 제2 절연층을 통해 상기 차폐형 게이트와 격리됨-;
상기 제1 절연층과 상기 제3 절연층을 식각하여 제거하는 단계;
상기 n형 기판 내에 p형 바디 영역을 형성하는 단계;
상기 p형 바디 영역 내에 n형 소스 영역을 형성하는 단계; 를 더 포함한다.
선택적으로, 본 출원의 반도체 전력 소자의 제조 방법은,
상기 제1 절연층, 상기 제3 절연층 및 상기 제2 트렌치의 측벽 위치 측의 상기 제2 절연층을 식각하여 제거하는 단계;
상기 제2 트렌치 내에 제4 절연층과 게이트를 형성하는 단계-상기 게이트는 상기 제4 절연층을 통해 상기 차폐형 게이트와 격리됨-;
상기 n형 기판 내에 p형 바디 영역을 형성하는 단계;
상기 p형 바디 영역 내에 n형 소스 영역을 형성하는 단계; 를 더 포함한다.
선택적으로, 본 출원의 반도체 전력 소자의 제조 방법에서, 상기 제1 절연층은 산화실리콘층을 포함한다.
선택적으로, 본 출원의 반도체 전력 소자의 제조 방법에서 상기 제2 절연층은 산화실리콘층이다.
선택적으로, 본 출원의 반도체 전력 소자의 제조 방법에서 상기 제3 절연층은 산화실리콘층이다.
선택적으로, 본 출원의 반도체 전력 소자의 제조 방법에서 상기 절연 사이드월은 질화실리콘층이다.
선택적으로, 본 출원의 반도체 전력 소자의 제조 방법에서 식각을 통해 상기 제2 트렌치를 형성할 때, 이방성 식각과 등방성 식각이 결합된 식각 방법을 사용한다.
선택적으로, 본 출원의 반도체 전력 소자의 제조 방법에서 상기 제2 트렌치의 깊이는 상기 제1 트렌치의 깊이보다 작다.
본 출원에서 제공하는 반도체 전력 소자의 제조 방법은, 한 번의 포토리소그래피 공정을 통해 제1 트렌치를 형성하고, 제1 절연층, 제2 절연층 및 제3 절연층을 마스크로서 자체로 얼라인하여 n형 기판을 식각하고, n형 기판 내에 제2 트렌치를 형성하며, 제2 트렌치 내에 제4 절연층과 게이트를 형성한다. 본 출원의 반도체 전력 소자의 제조 방법에서, 게이트의 형성 품질이 제2 절연층의 두께 제한을 받지 않으며, 게이트 품질을 보장하는 조건하에 제2 절연층의 두께를 감소하여, 반도체 전력 소자의 내전압이 영향을 받지 않도록 할 수 있다.
도 1 내지 도 6은 본 출원에서 제공하는 반도체 전력 소자의 제조 방법의 하나의 실시예의 제조 공정 중 주요 구조의 단면 구조 개략도이다.
이하, 본 출원의 실시예 중의 도면을 결합하여, 본 출원의 기술방안을 완전하게 설명한다. 물론, 설명되는 실시예는 전부 실시예가 아닌 본 출원의 일부 실시예이다. 아울러, 본 출원의 구체적인 실시형태를 명확하게 설명하기 위해, 명세서에 첨부된 도면의 개략도에서는 본 출원에서 서술된 층 및 영역의 두께를 확대하였으며, 도시된 도면의 크기는 실제 사이즈를 나타내지 않는다.
도 1 내지 도 6은 본 출원에서 제공하는 반도체 전력 소자의 제조 방법의 하나의 실시예의 제조 공정 중 주요 구조의 단면 구조 개략도이다.
우선, 도 1에 도시된 바와 같이, 제공된 n형 기판(20) 상에 제1 절연층(31)을 형성하고, n형 기판(20)은 일반적으로 n형 실리콘 기판이고, 제1 절연층(31)은 산화실리콘층을 포함하며, 예를 들어, 산화실리콘층 또는 산화실리콘층-질화실리콘층-산화실리콘층의 적층 구조일 수 있다. 포토리소그래피 공정을 통해 개구의 위치를 정의한 다음, 제1 절연층(31)을 식각하고, 제1 절연층(31)에 적어도 하나의 개구(40)를 형성하며, 개구(40)의 개수는 설계된 반도체 전력 소자의 규격에 의해 결정되며, 본 출원의 실시예에서는 예시적으로 2개의 개구(40) 만을 도시한다.
계속하여, 도 2에 도시된 바와 같이, 제1 절연층(31)의 개구 내에 절연 사이드월(insulating sidewall)(32)을 형성하고, 선택적으로 절연 사이드월(32)은 질화실리콘층이며, 예시적으로, 해당 공정은 다음의 내용을 포함한다. 먼저 한 층의 질화실리콘층을 증착한 후, 증착되어 형성된 질화실리콘층을 에치백하여, 자체로 얼라인하여 개구(40) 내의 측벽 위치 측에 절연 사이드월(32)을 형성한다. 절연 사이드월(32)을 형성한 후, 제1 절연층(31)과 절연 사이드월(32)을 마스크로서 n형 기판(20)을 식각하고, n형 기판(20) 내에 제1 트렌치(41)를 형성한다.
계속하여, 도 3에 도시된 바와 같이, 제1 트렌치 내에 제2 절연층(21)과 차폐형 게이트(22)를 형성하고, 선택적으로, 제2 절연층(21)은 산화실리콘층이며, 열산화 공정을 통해 형성된다. 차폐형 게이트(22)는 일반적으로 다결정 실리콘 게이트이고, 이를 형성하는 공정은 다음의 내용을 포함한다. 제2 절연층(21)을 형성한 후, 먼저 한 층의 다결정 실리콘을 증착하며, 이후 증착된 다결정 실리콘층을 에치백하고, 식각 후 남아있는 다결정 실리콘층은 차폐형 게이트(22)를 형성한다. 차폐형 게이트(22)를 형성한 후, 차폐형 게이트(22)의 표면에 제3 절연층(33)을 형성하고, 선택적으로 제3 절연층(33)은 산화실리콘층이며, 열산화 공정을 통해 형성된다. 이때 제3 절연층(33)과 제2 절연층(21)은 연결되며, 따라서, 제2 절연층(21)과 제3 절연층(33)은 차폐형 게이트(22)를 둘러싼다.
계속하여, 도 4에 도시된 바와 같이, 절연 사이드월을 식각하여 제거하고, 제1 절연층(31), 제2 절연층(21) 및 제3 절연층(33)을 마스크로서 자체로 얼라인하여 n형 기판(20)을 식각하고, n형 기판(20) 내에 제2 트렌치(42)를 형성하며, 제2 트렌치(42)의 깊이는 제1 트렌치의 깊이보다 작다. 식각을 통해 제2 트렌치(42)를 형성할 때, 이방성 식각과 등방성 식각이 결합된 식각 방법을 사용할 수 있으며, 이로써 제2 트렌치(42)의 폭을 증가하여, 제2 트렌치(42)의 폭이 전에 형성된 절연 사이드월의 폭보다 크도록 함으로써, 이후에 형성되는 게이트의 폭을 증가하여, 게이트가 더 쉽게 유도되도록 할 수 있다.
주의해야 할 것은, 열산화 공정을 통해 제2 절연층(21)을 형성할 때, 제1 트렌치의 측벽 위치 측의 n형 기판(20)의 산화된 두께는 절연 사이드월의 두께보다 작도록 하여, 절연 사이드월을 식각하여 제거한 후 n형 기판(20)이 노출되도록 보장함으로써, n형 기판(20)을 식각하여 제2 트렌치(42)를 형성할 수 있도록 한다.
계속하여, 도 5에 도시된 바와 같이, 제2 트렌치 내에 제4 절연층(23)을 형성하고, 제4 절연층(23)은 일반적으로 산화실리콘층이며, 열산화 공정을 통해 형성된다. 이후, 제2 트렌치 내에 게이트(24)를 형성하며, 형성되는 공정은 다음의 내용을 포함한다. 먼저 한 층의 다결정 실리콘을 증착하며, 이후 증착된 다결정 실리콘층을 에치백하고, 식각한 후 남아있는 다결정 실리콘층은 게이트(24)를 형성하며, 게이트(24)는 제2 절연층(21)을 통해 차폐형 게이트(22)와 격리된다. 이후 제1 절연층과 제3 절연층을 식각하여 제거한다.
선택적으로, 제2 트렌치를 형성한 후, 먼저 제1 절연층, 제3 절연층 및 제2 트렌치의 측벽 위치 측의 제2 절연층(21)을 식각하여 제거하며, 이후 열산화 공정을 통해 제4 절연층(23)을 형성할 수 있다. 이때 차폐형 게이트(22)의 노출된 측벽에도 제4 절연층(23)이 형성되며, 게이트(24)를 형성한 후, 도 6에 도시된 바와 같이, 게이트(24)는 제4 절연층(23)을 통해 차폐형 게이트(22)와 격리된다. 이때 게이트(24)는 보다 큰 폭을 가지며, 따라서 외부 전극에 의해 보다 쉽게 유도될 수 있다.
계속하여, 상규적인 공정에 따라 n형 기판 내에 p형 바디 영역을 형성하고, p형 바디 영역 내에 n형 소스 영역을 형성하며, 이후 격리 유전체층 및 금속층 등을 형성하면, 반도체 전력 소자를 얻을 수 있다.
본 출원에서 제공하는 반도체 전력 소자의 제조 방법은, 한 번의 포토리소그래피 공정을 통해 제1 트렌치를 형성하고, 제1 트렌치 내에 차폐형 게이트 구조를 형성하며, 이후, 제1 절연층, 제2 절연층 및 제3 절연층을 마스크로서 자체로 얼라인하여 n형 기판을 식각하고, n형 기판 내에 제2 트렌치를 형성하며, 제2 트렌치 내에 제4 절연층과 게이트를 형성한다. 따라서, 본 원의 반도체 전력 소자의 제조 방법에서, 게이트는 제1 트렌치 양측의 제2 트렌치 내에 형성되고, 게이트의 형성 품질은 제2 절연층의 두께 제한을 받지 않으며, 게이트 품질을 보장하는 조건하에 제2 절연층의 두께를 감소하여, 반도체 전력 소자의 내전압이 영향을 받지 않도록 할 수 있다.
20: n형 기판 21: 제2 절연층
22: 차페형 게이트 23: 제4 절연층
24: 게이트 31: 제1 절연층
32: 절연사이드월 33: 제3 절연층
41: 제1 트렌치 42: 제2 트렌치

Claims (7)

  1. n형 기판 상에 제1 절연층을 형성하고, 상기 제1 절연층을 식각하여 개구를 형성하는 단계;
    상기 개구 내에 절연 사이드월을 형성하는 단계;
    상기 제1 절연층과 상기 절연 사이드월을 마스크로서 상기 n형 기판을 식각하고, 상기 n형 기판 내에 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치 내에 제2 절연층과 차폐형 게이트를 형성하는 단계;
    상기 차폐형 게이트의 표면에 제3 절연층을 형성하는 단계;
    상기 절연 사이드월을 식각하여 제거하고, 상기 제1 절연층, 상기 제2 절연층 및 상기 제3 절연층을 마스크로서 상기 n형 기판을 식각하며, 상기 n형 기판 내에 제2 트렌치를 형성하는 단계;
    상기 제1 절연층, 상기 제3 절연층 및 상기 제2 트렌치의 측벽 위치 측의 상기 제2 절연층을 식각하여 제거하는 단계;
    상기 제2 트렌치 내에 제4 절연층과 게이트를 형성하는 단계-상기 게이트는 상기 제4 절연층을 통해 상기 차폐형 게이트와 격리됨-;
    상기 n형 기판 내에 p형 바디 영역을 형성하는 단계;
    상기 p형 바디 영역 내에 n형 소스 영역을 형성하는 단계; 를 포함하는 것을 특징으로 하는 반도체 전력 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제1 절연층은 산화실리콘층을 포함하는 것을 특징으로 하는 반도체 전력 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제2 절연층은 산화실리콘층인 것을 특징으로 하는 반도체 전력 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제3 절연층은 산화실리콘층인 것을 특징으로 하는 반도체 전력 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 절연 사이드월은 질화실리콘층인 것을 특징으로 하는 반도체 전력 소자의 제조 방법.
  6. 제 1 항에 있어서,
    식각을 통해 상기 제2 트렌치를 형성할 때, 이방성 식각 및 등방성 식각이 결합된 식각 방법을 사용하는 것을 특징으로 하는 반도체 전력 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 제2 트렌치의 깊이는 상기 제1 트렌치의 깊이보다 작은 것을 특징으로 하는 반도체 전력 소자의 제조 방법.
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