TWI545657B - 溝渠式金氧半導體元件之製作方法 - Google Patents

Description

溝渠式金氧半導體元件之製作方法

本發明係關於一種溝渠式金氧半導體元件之製作方法，尤其是一種具有高元件密度之溝渠式金氧半導體元件的製作方法。

金氧半導體元件依據其電流走向之不同，可區分為平面式(planar)與垂直式(vertical)兩種。在平面式金氧半導體元件中，源極與汲極係設置於半導體底材的同一個平面上，以產生水平方向之導通電流。相較之下，垂直式金氧半導體元件的源極與汲極則是分別設置於半導體底材之上表面與下表面，以產生垂直方向的導通電流。

對於水平式金氧半導體元件而言，其耐壓係取決於源極與汲極間之通道寬度。相較之下，垂直式金氧半導體元件之耐壓則是取決於半導體底材之摻雜濃度。因此，水平式金氧半導體元件往往會在半導體底材上佔據較大之面積，而不利於元件密度的提高。在垂直式金氧半導體元件中，依據其閘極設置之不同，又可區分為水平式閘極與溝渠式閘極等不同類型。其中，溝渠式閘極金氧半導體元件將閘極設置於半導體底材表面之溝渠內，以縮小閘極在半導體底材表面所佔據之面積，尤其有利於提高元件密度。

第一圖係一典型溝渠式閘極金氧半導體元件之示意圖。如圖中所示，此溝渠式閘極金氧半導體元件係形成於一半導體底材10上。此半導體底材係由一半導體基板12與一磊晶層14所構成。閘極20係設置於一溝渠內，並且透過一閘極氧化層22與磊晶層14分隔。井區30係位於閘極20之兩側。源極區40係設置於井區30內。源極金屬層60係連接至源極區40，並透過一重摻雜區32連接至井區30。

為了分隔源極金屬層60與閘極20，在閘極20上具有一層間介電層50。此層間介電層50覆蓋位於溝渠內的閘極20，並具有接觸窗曝露井區30與源極區40。源極金屬層60則是透過層間介電層50之接觸窗連接至井區30與源極區40。

此溝渠式閘極金氧半導體元件之製作流程至少需要使用三道光罩，透過微影製程，分別定義出閘極20、源極區40、以及層間介電層50的位置。每一道光罩的對準過程，都可能產生誤差。為了解決此對準誤差，位於閘極20上方之層間介電層50的寬度必須大於閘極20的寬度，以提供足夠的餘裕確保源極金屬層60與閘極20相連。同時，源極區40也必須具有足夠的寬度，以防止源極區40被層間介電層50完全覆蓋而無法與源極金屬層60相連接。

如上述，金氧半導體元件的尺寸除了受限於微影製程之最小線寬外，還受限於各個光罩之對準過程所產生之對準誤差。舉例來說，假設微影製程之最小線寬L為0.5微米，對準誤差e1,e2範圍為0.1微米。在此情況下，層間介電層50的寬度必須將0.1微米的對準誤差e1估算在內，並且源極區40的寬度也必須將0.1微米的對準誤差e2估算在內。也就是說，此金氧半導體元件必須預留至少0.4微米的寬度來因應對準誤差。

爰是，在既有之半導體製程技術的限制下，如何克服縮小金氧半導體元件之尺寸，以提高元件密度，是本技術領域一個重要的課題。

本發明之目的利用既有之半導體製程技術，縮小金氧半導體元件之尺寸，以提高元件密度，降低生產成本。

本發明的其他目的和優點可以從本發明所揭露的技術特徵中得到進一步的了解。

本發明之一實施例提供一種溝渠式金氧半導體元件之製作方法，包括下列步驟：(a)提供一半導體底材；(b)形成一閘極溝渠於該半導體底材內，此閘極溝渠係由半導體底材之一上表面向下延伸；(c)形成一閘極於閘極溝渠內；(d)形成一介電結構於閘極上方，此介電結構係突出半導體底材之上表面；(e)形成一井區於半導體底材之上部分；(f)形成一源極區於井區內，並且鄰接於閘極；(g)全面沉積一介電層於半導體底材上；(h)以介電結構與位於介電結構側壁之介電層為遮罩，以離子植入方式形成一重摻雜區於井區內；(i)去除至少部分之介電層，以裸露源極區與重摻雜區；以及(j)製作一源極金屬層連接該源極區與該重摻雜區。

本發明之另一實施例提供一種溝渠式金氧半導體元件之製作方法，包括下列步驟：(a)提供一半導體底材；(b)形成一閘極溝渠於半導體底材內，此閘極溝渠係由半導體底材之一上表面向下延伸；(c)形成一閘極於閘極溝渠內；(d)形成一介電結構於閘極上方，此介電結構係突出半導體底材之上表面；(d)形成一井區於半導體底材之上部分；(e)形成一第一摻雜區於井區之上部分；(f)全面沉積一介電層於半導體底材上；(g)以介電結構與位於介電結構側壁之介電層為遮罩，去除部份之第一摻雜區，以形成一源極區鄰接於閘極溝渠，並且裸露位於第一摻雜區下方之井區；(h)形成一重摻雜區於井區內；(i)去除至少部分之介電層，以裸露源極區與重摻雜區；以及(j)製作一源極金屬層連接源極區與重摻雜區。

在本發明之一實施例中，形成閘極溝渠於半導體底材之步驟包括：(a)形成一圖案層於半導體底材之上表面；(b)製作一側壁結構於圖案層之開口的側邊；以及(c)透過圖案層與第一側壁結構蝕刻半導體底材，以形成閘極溝渠。

在本發明之一實施例中，形成閘極溝渠之步驟後，更包括：(a)製作一第二側壁結構至少覆蓋閘極溝渠之側邊；以及(b)透過圖案層、第一側壁結構與第二側壁結構，蝕刻半導體底材以形成一凹槽於閘極溝渠之下方。

在本發明之一實施例中，形成閘極溝渠於半導體底材之步驟包括：(a)形成一圖案層於半導體底材之上表面；(b)透過圖案層以形成一凹陷於半導體底材之表面區域；(c)製作一側壁結構至少覆蓋凹陷之側邊；以及(d)透過圖案層與第一側壁結構，蝕刻半導體底材以形成閘極溝渠於凹陷下方。此凹陷係用以定義介電結構。

本發明之實施例所提供的製作方法僅需要一個光罩定義閘極溝渠的位置，至於源極區之位置以及介電結構間之接觸窗的位置，則可利用介電層定義出來。因而可以減少光罩的使用以降低製作成本，同時，還可以排除各道光罩之對準過程所產生之對準誤差所造成的影響，而有助於元件尺寸的縮減。此外，本發明之實施例所提供的製作方法係利用製作於圖案層之開口側邊的側壁結構，定義閘極溝渠於半導體底材中，使閘極溝渠的寬度縮小到小於圖案層之開口的寬度。因此，本發明所形成之閘極溝渠的寬度並不受限於圖案層之開口尺寸，而可縮小到微影製程之最小線寬以下。

以上的概述與接下來的詳細說明皆為示範性質，是為了進一步說明本發明的申請專利範圍。而有關本發明的其他目的與優點，將在後續的說明與圖示加以闡述。

本發明提供一種溝渠式金氧半導體元件之製作方法。此製作方法在圖案層之開口的側邊製作側壁結構，以縮小閘極溝渠之寬度。並且直接填入介電材料於圖案層之開口中，以形成介電結構自對準於閘極上方。同時，本發明透過介電層之製作，擴大位於閘極上方之介電結構寬度，藉以在閘極溝渠之側邊定義出源極區的位置。此外，本發明亦透過介電層之製作，擴大位於閘極與源極區上方之介電結構之寬度，以定義一重摻雜區於井區內。

第2A至2L圖顯示本發明溝渠式金氧半導體元件之製作方法之第一實施例。如第2A圖所示，首先，提供一半導體底材110。此半導體底材110包括一基板112與一形成於基板112上之磊晶層114。隨後，形成一圖案層120於半導體底材110之上表面。然後，在圖案層120中形成複數個開口122，以定義閘極溝渠的位置。舉例來說，此圖案層120可以是一氮化矽層。接下來，如第2B圖所示，沿著圖案層120之表面起伏，沉積一保護層130。然後，如第2C圖所示，以非等向性蝕刻方式去除位於圖案層120之上表面與位於開口122之底面的部分保護層130，以形成一側壁結構132於開口122的側邊。接下來，透過圖案層120與側壁結構132蝕刻半導體底材110，以形成閘極溝渠140。此閘極溝渠140係由半導體底材110之上表面向下延伸。

隨後，如第2D圖所示，形成一閘極氧化層152於閘極溝渠140之內壁。然後，如第2E圖所示，形成一多晶矽結構154於閘極溝渠140內。此閘極氧化層152與多晶矽結構154構成此金氧半導體元件之閘極150。接下來，如第2F圖所示，在圖案層120之開口122中填入介電材料，例如氧化矽材料，以形成一介電結構160於閘極150上方。此介電結構160係向下延伸至閘極溝渠140內，並且突出於半導體底材110之上表面。在此步驟中，開口122之側邊係覆蓋有側壁結構132，介電結構160則是形成於側壁結構132所定義出來的空間內。因此，形成於閘極150上方之介電結構160之寬度會約略等於閘極溝渠140之寬度。

接下來，如第2G圖所示，去除位於半導體底材110上方之圖案層120與側壁結構132。然後，以離子植入方式植入摻雜物於磊晶層114中，以構成一井區170於半導體底材110之上部分。此井區170之導電型與磊晶層114之導電型相反。隨後，再以離子植入方式形成一第一摻雜區180於井區170之上部分。此第一摻雜區180係用以構成此金氧半導體元件之源極，其導電型與井區170之導電型相反。

接下來，如第2H圖所示，全面沉積一第一介電層162於半導體底材110，沿著半導體底材110與介電結構160之表面起伏延伸。此第一介電層162可以是一低溫氧化(LTO)層。隨後，如第2I圖所示，直接蝕刻第一介電層162。此蝕刻步驟利用介電結構160與位於介電結構160側壁之第一介電層162為遮罩，去除部份之第一摻雜區180以裸露位於其下方之井區170，同時形成一源極區182鄰接於閘極溝渠140。此源極區182係大致對應於介電結構160側壁之第一介電層162的下方，因此，其範圍會受到第一介電層162之厚度影響。就一較佳實施例而言，此蝕刻步驟可先以非等向性蝕刻之方式去除位於井區170上方之部分第一介電層162以曝露第一摻雜區180。經此非等向性蝕刻製程後所形成之介電結構160’的寬度係大於原本之介電結構160的寬度。隨後，再以選擇性蝕刻或非等向性蝕刻之方式，去除裸露於外之第一摻雜區180，以使第一摻雜區180下方之井區170裸露。

接下來，如第2J圖所示，全面沉積一第二介電層164於半導體底材110上，沿著半導體底材110與介電結構160’之表面起伏延伸，以定義出井區170與源極金屬層之間的接觸窗。此第二介電層164亦可以是一低溫氧化層。隨後，以介電結構160’與位於介電結構160’側壁之部分第二介電層164為遮罩，以離子植入方式形成一重摻雜區172於井區170內且鄰接於源極區182。此重摻雜區172之導電型與井區170之導電型相同。

然後，如第2K圖所示，直接蝕刻第二介電層164。此蝕刻步驟至少去除位於源極區182與重摻雜區172上之部分第二介電層164，以裸露源極區182與重摻雜區172，並形成一個新的介電結構160”。就一較佳實施例而言，此介電結構160”之寬度最好是小於介電結構160’之寬度，以確保源極區182裸露於外。最後，如第2L圖所示，製作一源極金屬層190覆蓋半導體底材110與介電結構160”。此源極金屬層190係連接至源極區182與重摻雜區172。

如前述，在本實施例中，僅需要一個光罩以定義閘極溝渠140的位置。至於源極區182之位置以及介電結構160’間之接觸窗的位置，則是利用第一介電層162與第二介電層164定義出來。因此，本實施例之製作方法可以減少光罩的使用以降低製作成本，同時，還可以有效排除各道光罩之對準過程所產生之對準誤差所造成的影響，而有助於元件尺寸的縮減。此外，本實施例之閘極溝渠140係透過製作於圖案層120之開口122側邊的側壁結構132形成於半導體底材110中。此閘極溝渠140的寬度係小於圖案層120之開口122的寬度。因此，本發明所形成之閘極溝渠140的寬度並不受限於圖案層120之開口尺寸，而可縮小到微影製程之最小線寬以下。

第3A至3E圖顯示本發明溝渠式金氧半導體元件之製作方法之第二實施例。其中，第3A圖之步驟係承接第一實施例之第2C圖，第3E圖以後的步驟則是與第一實施例之第2G圖以後的步驟大致相同。以下僅就本實施例與第一實施例之差異處進行說明。

如第3A圖所示，在形成閘極溝渠240之後，先形成一犧牲氧化層SAC覆蓋閘極溝渠240之內壁，然後，以離子植入方式形成一第二摻雜區245於閘極溝渠240之底部。此第二摻雜區245與磊晶層214之導電型相同，但具有較高之摻雜濃度。接下來，如第3B圖所示，去除犧牲氧化層SAC，並製作另一個側壁結構234於閘極溝渠240之側邊。此側壁結構234係至少完全覆蓋閘極溝渠240的側邊。而在本實施例中，此側壁結構234係向上延伸至位於開口222內的另一個側壁結構232。隨後，透過圖案層220以及側壁結構232與234，蝕刻半導體底材210以形成一凹槽242於閘極溝渠240之下方。此凹槽242係貫穿第二摻雜區245而將第二摻雜區245區分成兩部份245a。

接下來，如第3C圖所示，以側壁結構234為遮罩，形成一厚介電層251於凹槽242之內側表面。舉例來說，此厚介電層251可採用濕氧化方式製作，例如採用LOCOS製程。隨後，如第3D圖所示，移除側壁結構234，並且形成一閘極介電層252於該閘極溝渠240之內側表面。然後，形成一多晶矽結構254於閘極溝渠240內，以完成此金氧半導體元件之閘極。接下來，如第3E圖所示，在圖案層220之開口中填入介電材料以形成一介電結構260於多晶矽結構254的上方。然後去除位於半導體底材210上之圖案層220與側壁結構232。

相較於第一實施例，本實施例之閘極的底部具有厚介電層251，以降低閘極與汲極間之電容Cgd並改善切換損失。同時，本實施例在閘極下方之凹槽242的兩側分別形成有一重摻雜區245a。此重摻雜區245a可避免井區過度擴張覆蓋閘極溝渠240之底部而導致元件失效。

第4A至4B圖顯示本發明溝渠式金氧半導體元件之製作方法之第三實施例。其中，第4A圖之步驟係承接第一實施例之第2I圖的步驟。以下僅就本實施例與第一實施例之差異處進行說明。

如第4A圖所示，在形成源極區382之後，直接以介電結構360’(對應於第2I圖之介電結構160’)為遮罩，植入摻雜物於井區370之上部分以形成一重摻雜區372。然後，如第4B圖所示，製作一源極金屬層390覆蓋半導體底材310與介電結構360’。此源極金屬層390係連接源極區382與重摻雜區372。相較於第一實施例，本實施例直接利用定義源極區382之介電結構360’來定義重摻雜區372的位置，而省略了第二介電層164的製作以及相應的蝕刻步驟。

第5A至5I圖顯示本發明溝渠式金氧半導體元件之製作方法之第四實施例。如第5A圖所示，首先，提供一半導體底材410。此半導體底材410包括一基板412與一形成於基板上之磊晶層414。隨後，形成一圖案層420於半導體底材410之上表面。此圖案層420具有複數個開口422以定義閘極溝渠的位置。接下來，透過此圖案層420以形成一凹陷431於半導體底材410之表面區域。隨後，沿著圖案層420與半導體底材410之表面起伏，沉積一保護層430。

接下來，如第5B圖所示，以非等向性蝕刻去除位於圖案層420上表面與位於凹陷431之底面的部分保護層430，以形成一側壁結構432至少覆蓋凹陷431的側邊。然後，透過圖案層420與側壁結構432，蝕刻半導體底材410以形成閘極溝渠440於凹陷431下方。前述形成於半導體底材410之表面區域的凹陷431係用以定義覆蓋閘極溝渠之介電結構。

接下來，如第5C圖所示，形成一閘極氧化層452於閘極溝渠440之內壁。然後，如第5D圖所示，形成一多晶矽結構454於閘極溝渠440內。隨後，移除圖案層420與側壁結構432，以曝露凹陷431之底面以及磊晶層414之上表面。

接下來，如第5E圖所示，以離子植入方式植入摻雜物於磊晶層414中，以構成一井區470於半導體底材410之上部分。此井區470之導電型與磊晶層414之導電型相反。接下來，以離子植入方式於凹陷431底部對應於閘極之兩側，分別形成一源極區482。此源極區482之導電型與井區470相反。此離子植入步驟同時會在半導體底材410之表面形成一摻雜區484。

隨後，如第5F圖所示，在凹陷431內填入介電材料，例如氧化矽材料，以形成一介電結構460於多晶矽結構454上方。此介電結構460之寬度係大於閘極溝渠440之寬度。接下來，如第5G圖所示，以選擇性蝕刻方式，移除半導體底材410之表面區域，使介電結構460突出半導體底材，並且完全去除位於井區470表面之摻雜區484。此介電結構460係遮蔽至少部分之源極區482，以防止源極區482在此蝕刻步驟中被完全去除。另一方面，就一較佳實施例而言，此蝕刻步驟之蝕刻深度最好是達到約略等於介電結構460之厚度，以使源極區482裸露於外。

接下來，如第5H圖所示，全面沉積一介電層464於半導體底材410上。此介電層464係沿著半導體底材410與介電結構460之表面起伏延伸。其中，覆蓋於介電結構460側壁之介電層464係用以遮蔽位於其下方之源極區482，以免源極區482的電性受到後續離子植入步驟的影響。隨後，以介電結構460與位於介電結構460側壁之介電層464為遮罩，以離子植入方式形成一重摻雜區472於井區470內。此重摻雜區472之導電型與井區470之導電型相同。接下來，如第5I圖所示，直接蝕刻介電層464。此蝕刻步驟去除至少部分之介電層464，構成一個新的介電結構460’，以裸露源極區482與重摻雜區472。最後，製作一源極金屬層490覆蓋半導體底材410與介電結構460’。此源極金屬層490係連接源極區482與重摻雜區472。

相較於第一實施例，本實施例之介電結構460係形成於半導體底材410之凹陷431內，源極區482則是直接利用形成於凹陷431內之側壁結構432定義於閘極溝渠440之兩側。因此，省略了第一實施例中之第一介電層162的製作以及相應的蝕刻步驟。

惟以上所述者，僅為本發明之較佳實施例而已，當不能以此限定本發明實施之範圍，即大凡依本發明申請專利範圍及發明說明內容所作之簡單的等效變化與修飾，皆仍屬本發明專利涵蓋之範圍內。另外本發明的任一實施例或申請專利範圍不須達成本發明所揭露之全部目的或優點或特點。此外，摘要部分和標題僅是用來輔助專利文件搜尋之用，並非用來限制本發明之權利範圍。

10．．．半導體底材

12．．．半導體基板

14．．．磊晶層

20．．．閘極

22．．．閘極氧化層

14．．．磊晶層

30．．．井區

40．．．源極區

60．．．源極金屬層

32．．．重摻雜區

50．．．層間介電層

L．．．最小線寬

e1,e2．．．對準誤差

110,210,310,410．．．半導體底材

112,212,312,414．．．基板

114,214,314,414．．．磊晶層

120,220,420．．．圖案層

122,222,422．．．開口

130,430．．．保護層

132,232,234,432．．．側壁結構

140,240,440．．．閘極溝渠

SAC．．．犧牲氧化層

242．．．凹槽

431．．．凹陷

251．．．厚介電層

152,252,352,452．．．閘極氧化層

154,254,354,454．．．多晶矽結構

150．．．閘極

160,160’,160”,260,360’,460,460’．．．介電結構

170,370,470．．．井區

180．．．第一摻雜區

245．．．第二摻雜區

245a．．．重摻雜區

162．．．第一介電層

164．．．第二介電層

464．．．介電層

182,382,482．．．源極區

484．．．摻雜區

172,372,472．．．重摻雜區

190,390,490．．．源極金屬層

第1圖係一典型溝渠式金氧半導體元件之剖面示意圖；

第2A至2L圖顯示本發明溝渠式金氧半導體元件之製作方法之第一實施例；

第3A至3E圖顯示本發明溝渠式金氧半導體元件之製作方法之第二實施例；

第4A至4B圖顯示本發明溝渠式金氧半導體元件之製作方法之第三實施例；以及

第5A至5I圖顯示本發明溝渠式金氧半導體元件之製作方法之第四實施例。

110．．．半導體底材

112．．．基板

114．．．磊晶層

154．．．多晶矽結構

160’．．．介電結構

170．．．井區

164．．．第二介電層

182．．．源極區

172．．．重摻雜區

Claims (19)

1. 一種溝渠式金氧半導體元件之製作方法，包括：提供一半導體底材；形成一閘極溝渠於該半導體底材內，該閘極溝渠係由該半導體底材之一上表面向下延伸；形成一閘極於該閘極溝渠內；形成一介電結構於該閘極上方，該介電結構係突出該半導體底材之該上表面；形成一井區於該半導體底材之上部分；形成一源極區於該井區內，並且鄰接於該閘極；全面沉積一第一介電層於該半導體底材上；以該介電結構與位於該介電結構側壁之該第一介電層為遮罩，以離子植入方式形成一重摻雜區於該井區內；去除至少部分該第一介電層，以裸露該源極區與該重摻雜區；以及製作一源極金屬層連接該源極區與該重摻雜區；其中，形成該閘極溝渠於該半導體底材之步驟包括：形成一圖案層於該半導體底材之上表面；透過該圖案層以形成一凹陷於該半導體底材之表面區域；製作一第一側壁結構至少覆蓋該凹陷之側邊；以及透過該圖案層與該第一側壁結構，蝕刻該半導體底材以形成該閘極溝渠於該凹陷下方；其中，形成該介電結構突出該半導體底材之步驟包括：填入介電材料於該凹陷內以形成該介電結構；以及以選擇性蝕刻方式，移除該半導體底材之該表面區域，以使該介電結構突出該半導體底材。
2. 如申請專利範圍第1項之溝渠式金氧半導體元件之製作方法，其中，該圖案層係以氮化矽材料製作，該介電結構係以氧化矽材料製作。
3. 如申請專利範圍第1項之溝渠式金氧半導體元件之製作方 法，其中，該第一介電層係一低溫氧化(LTO)層。
4. 如申請專利範圍第1項之溝渠式金氧半導體元件之製作方法，其中，位於該介電結構側壁之該第一介電層係大致遮蔽該源極區。
5. 如申請專利範圍第1項之溝渠式金氧半導體元件之製作方法，其中，該介電結構之寬度約等於該閘極溝渠之寬度。
6. 如申請專利範圍第1項之溝渠式金氧半導體元件之製作方法，其中，該介電結構之寬度略大於該閘極溝渠之寬度。
7. 如申請專利範圍第1項之溝渠式金氧半導體元件之製作方法，其中，形成該井區與該源極區之步驟係早於製作該介電結構之步驟但晚於形成該閘極之步驟。
8. 如申請專利範圍第7項之溝渠式金氧半導體元件之製作方法，其中，形成該源極區之步驟包括：移除該第一側壁結構；以及以離子植入方式形成該源極區於該凹陷之底部。
9. 一種溝渠式金氧半導體元件之製作方法，包括：提供一半導體底材；形成一閘極溝渠於該半導體底材內，該閘極溝渠係由該半導體底材之一上表面向下延伸；形成一閘極於該閘極溝渠內；形成一介電結構於該閘極上方，該介電結構係突出該半導體底材之該上表面；形成一井區於該半導體底材之上部分；形成一第一摻雜區於該井區之上部分；全面沉積一第一介電層於該半導體底材上；以該介電結構與位於該介電結構側壁之該第一介電層為遮罩，去除部份之該第一摻雜區，以形成一源極區鄰接於該閘極溝渠，並且裸露位於該第一摻雜區下方之該井區；形成一重摻雜區於該井區內；去除至少部分該第一介電層，以裸露該源極區與該重摻雜 區；以及製作一源極金屬層連接該源極區與該重摻雜區；其中，形成該閘極溝渠於該半導體底材之步驟包括：形成一圖案層於該半導體底材之上表面；透過該圖案層以形成一凹陷於該半導體底材之表面區域；製作一第一側壁結構至少覆蓋該凹陷之側邊；以及透過該圖案層與該第一側壁結構，蝕刻該半導體底材以形成該閘極溝渠於該凹陷下方；其中，形成該介電結構突出該半導體底材之步驟包括：填入介電材料於該凹陷內以形成該介電結構；以及以選擇性蝕刻方式，移除該半導體底材之該表面區域，以使該介電結構突出該半導體底材。
10. 如申請專利範圍第9項之溝渠式金氧半導體元件之製作方法，其中，該圖案層係以氮化矽材料製作，該介電結構係以氧化矽材料製作。
11. 如申請專利範圍第9項之溝渠式金氧半導體元件之製作方法，其中，該第一介電層係一低溫氧化(LTO)層。
12. 如申請專利範圍第9項之溝渠式金氧半導體元件之製作方法，其中，該介電結構係延伸至該閘極溝渠內部。
13. 如申請專利範圍第9項之溝渠式金氧半導體元件之製作方法，其中，透過該圖案層與該第一側壁結構蝕刻該半導體底材以形成該閘極溝渠之步驟後，更包括：製作一第二側壁結構至少覆蓋該閘極溝渠之側邊；以及透過該圖案層、該第一側壁結構與該第二側壁結構，蝕刻該半導體底材以形成一凹槽於該閘極溝渠之下方。
14. 如申請專利範圍第13項之溝渠式金氧半導體元件之製作方法，其中，在製作該第二側壁結構之前，更包括：形成一第二摻雜區於該閘極溝渠之底部；其中，形成於該閘極溝渠下方之該凹槽係將該第二摻雜區分成兩部份。
15. 如申請專利範圍第14項之溝渠式金氧半導體元件之製作方法，其中，形成該閘極之步驟包括：以該第二側壁結構為遮罩，形成一厚介電層於該凹槽之內側表面；移除該第二側壁結構；形成一閘極介電層於該閘極溝渠之內側表面；以及形成一多晶矽結構於該閘極溝渠內。
16. 如申請專利範圍第15項之溝渠式金氧半導體元件之製作方法，其中，該厚介電層係以濕氧化方式形成於該凹槽之內側表面。
17. 如申請專利範圍第9項之溝渠式金氧半導體元件之製作方法，其中，該介電結構之寬度約等於該閘極溝渠之寬度。
18. 如申請專利範圍第9項之溝渠式金氧半導體元件之製作方法，其中，形成該重摻雜區之步驟包括：全面沉積一第二介電層於該半導體底材上，該第二介電層係位於該第一介電層上，以完全遮蔽該源極區；以及以該介電結構與位於該介電結構側壁之該第二介電層為遮罩，形成該重摻雜區於該井區內。
19. 如申請專利範圍第18項之溝渠式金氧半導體元件之製作方法，其中，該第二介電層係一低溫氧化層。