CN112802751B - 沟槽型功率器件的制备方法 - Google Patents

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Abstract

本发明提供了一种沟槽型功率器件的制备方法，包括：提供基底，所述基底包括器件单元区、电极连接区及终端区，所述器件单元区及所述电极连接区中分别形成有若干第一沟槽及若干第二沟槽，所述第一沟槽及所述第二沟槽的内壁上形成有第一氧化层；在所述基底的电极连接区及所述基底的终端区上形成图形化的光刻胶层，对所述第一多晶硅层进行刻蚀以使所述第一多晶硅层的顶部低于所述第一沟槽的顶部；对所述第一沟槽中的第一氧化层进行湿法刻蚀以使所述第一沟槽中的第一氧化层的顶部低于所述第一多晶硅层的顶部；本发明避免了多晶硅残留导致器件短路，提高器件的电学性能。

Description

沟槽型功率器件的制备方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种沟槽型功率器件的制备方法。
背景技术
屏蔽栅沟槽型功率器件是一种典型的沟槽型MOSFET管，具有传统沟槽型MOSFET管低导通损耗的优点，因此屏蔽栅沟槽型功率器件应用广泛。在现有技术中，在对器件单元区的多晶硅层进行刻蚀时，会在电极连接区上形成图形化的光刻胶层，图形化的光刻胶层覆盖于电极连接区上，以免后续多晶硅层的刻蚀对电极连接区造成影响，在完成多晶硅层的刻蚀后，一般会去除图形化的光刻胶层，然后采用湿法刻蚀去除器件单元区中沟槽内的部分氧化层。由于湿法刻蚀为各向同性刻蚀，湿法刻蚀会使电极连接区中沟槽内的氧化层产生钻蚀，在后续工艺在器件单元区中的沟槽内沉积多晶硅时，多晶硅也会沉积在电极连接区上，导致电极连接区中沟槽内残留多晶硅，残留的多晶硅易导致器件发生短路，从而影响器件的电学性能。并且在现有技术中，在形成栅氧层之后，终端区、电极连接区和器件单元区上的氧化层厚度一致，无法进行调整，在后续离子注入工艺时，终端区、电极连接区和器件单元区离子注入的深度只能保持一致；当终端区、电极连接区和器件单元区离子注入的深度一致时，终端区、电极连接区的耐压会低于器件单元区的耐压，而器件的击穿点一般在终端区，终端区的耐压较低，会导致器件的耐压性能降低。
发明内容
本发明的目的在于提供一种沟槽型功率器件的制备方法，避免多晶硅残留导致器件短路，提高器件的电学性能。
为了达到上述目的，本发明提供了一种沟槽型功率器件的制备方法，包括：
提供基底，所述基底包括器件单元区、电极连接区及终端区，所述器件单元区及所述电极连接区中分别形成有若干第一沟槽及若干第二沟槽，所述第一沟槽及所述第二沟槽的内壁上形成有第一氧化层；
在所述第一沟槽及所述第二沟槽中分别填充第一多晶硅层及第二多晶硅层；
在所述基底的电极连接区及所述基底的终端区上形成图形化的光刻胶层，并对所述第一多晶硅层进行刻蚀以使所述第一多晶硅层的顶部低于所述第一沟槽的顶部；
对所述第一沟槽中的第一氧化层进行湿法刻蚀以使所述第一沟槽中的第一氧化层的顶部低于所述第一多晶硅层的顶部；
去除所述图形化的光刻胶层，在所述第一沟槽中依次形成第二氧化层及第三多晶硅层，所述第二氧化层覆盖所述第一沟槽的侧壁及所述第一多晶硅层的暴露的外壁，所述第三多晶硅层填充所述第一沟槽。
可选的，所述第一氧化层及所述第三多晶硅层还延伸至所述基底上，在所述第一沟槽中依次形成第二氧化层及第三多晶硅层之后，还包括：
对所述基底的电极连接区及所述基底的终端区上的第一氧化层进行湿法刻蚀以去除所述基底的电极连接区及所述基底的终端区上的第一氧化层的至少部分厚度；
去除所述基底上的第三多晶硅层，同时去除所述第二多晶硅层高于所述基底的部分；
对所述第一沟槽及所述第二沟槽两侧的基底进行离子注入，且对所述终端区的基底进行离子注入，以在所述基底中形成阱区及位于所述阱区中的源区。
可选的，所述阱区与所述源区的离子掺杂类型不同。
可选的，所述阱区与所述源区中的一者的离子掺杂类型分别为N型，另一者的离子掺杂类型为P型。
可选的，去除所述基底的电极连接区及所述基底的终端区上的第一氧化层的至少部分厚度之后，所述基底的电极连接区及所述基底的终端区上的第一氧化层的厚度与所述基底的器件单元区上的第二氧化层的厚度不同。
可选的，所述基底的电极连接区及所述基底的终端区上的第一氧化层的厚度小于所述基底的器件单元区上的第二氧化层的厚度。
可选的，所述基底包括衬底及外延层，所述第一沟槽及所述第二沟槽均形成于所述外延层中。
可选的，在所述第一沟槽中依次形成第二氧化层及第三多晶硅层的步骤包括：
在所述第一沟槽中形成所述第二氧化层，所述第二氧化层覆盖所述第一沟槽的侧壁、所述第一多晶硅层的暴露的外壁及所述基底露出的表面；
在所述第二氧化层上形成所述第三多晶硅层，所述第三多晶硅层填充所述第一沟槽且覆盖所述第二氧化层、所述电极连接区中的第一氧化层及所述终端区中的第一氧化层。
可选的，在所述第一沟槽中依次形成第二氧化层及第三多晶硅层之后，且在对所述基底的电极连接区及所述基底的终端区上的第一氧化层进行湿法刻蚀之前，还包括：
对所述第三多晶硅层进行刻蚀，以去除所述第三多晶硅层的部分厚度且显露出所述基底的电极连接区及所述基底的终端区上的第一氧化层的表面。
可选的，采用热氧化工艺形成所述第二氧化层。
在本发明提供的一种沟槽型功率器件的制备方法中，保留图形化的光刻胶层对第一沟槽中的第一氧化层进行湿法刻蚀以使第一沟槽中的第一氧化层的顶部低于第一多晶硅层的顶部，图形化的光刻胶层会作为掩模遮住电极连接区，防止湿法刻蚀使电极连接区中第二沟槽内的第一氧化层产生钻蚀，在后续工艺形成第三多晶硅层后，不会在第二沟槽中产生多晶硅残留，因此避免多晶硅残留导致器件出现短路，提高器件的电学性能。
在本发明提供的一种沟槽型功率器件的制备方法中，通过对基底的电极连接区及基底的终端区上的第一氧化层进行湿法刻蚀，控制湿法刻蚀刻蚀的工艺参数以控制基底的电极连接区及基底的终端区上的第一氧化层的厚度，能够控制电极连接区及终端区离子注入的深度，提高器件的耐压性能。
附图说明
图1a～1e为沟槽型功率器件的制备方法中产生钻蚀的相应步骤的结构示意图；
图2为本发明一实施例提供的沟槽型功率器件的制备方法的流程图；
图3a～3g为本发明一实施例提供的沟槽型功率器件的制备方法中各步骤的结构示意图；
其中，附图标记为：
1、10-基底；1A、10A-电极连接区；1B、10B-器件单元区；11、101-衬底；12、102-外延层；21、201-第一沟槽；22、202-第二沟槽；31、301-第一氧化层；32、302-第一多晶硅层；33、303-第二多晶硅层；34、304-图形化的光刻胶层；35、305-第二氧化层；36、306-第三多晶硅层；41、401-阱区；42、402-源区。
具体实施方式
请参考图1a，提供基底1，基底1包括衬底11和外延层12，基底1包括电极连接区1A、器件单元区1B及终端区(图中未示出终端区)，在器件单元区1B的外延层12中形成有若干第一沟槽21(图中只示出了一个第一沟槽21)，在电极连接区1A的外延层12中形成有若干第二沟槽22(图中只示出了一个第二沟槽22)。在第一沟槽21及第二沟槽22中形成第一氧化层31，在第一沟槽21中形成第一多晶硅层32，第一多晶硅层32填充第一沟槽21内；在第二沟槽22中形成第二多晶硅层33，第二多晶硅层33填充第二沟槽22内。在基底1的电极连接区1A及基底的终端区上形成图形化的光刻胶层34，再对第一多晶硅层32进行刻蚀，以使第一多晶硅层32的顶部低于第一沟槽21的顶部。
请参考图1b，在对第一多晶硅层32进行刻蚀后，去除图形化的光刻胶层，采用湿法刻蚀去除第一沟槽21中的部分第一氧化层31，以使第一沟槽21中的第一氧化层31的顶部低于第一多晶硅层32的顶部。由于湿法刻蚀是各向同性刻蚀，湿法刻蚀也会去除第二沟槽22中的部分第一氧化层31，导致第二沟槽22中的第一氧化层31产生钻蚀。
请参考图1c，在湿法刻蚀之后，在第一沟槽21内形成第二氧化层35，使第二氧化层35覆盖第一沟槽21的侧壁和第一多晶硅层32的暴露的外壁，由于工艺制程，第二氧化层35也会覆盖基底1的表面、第二沟槽22的侧壁和第二多晶硅层33的暴露的外壁。在第二氧化层35上形成第三多晶硅层36，第三多晶硅层36填充于第一沟槽21内，由于前道工艺的影响，第二沟槽22中的第一氧化层31产生钻蚀，在形成第三多晶硅层36时，第三多晶硅层36也会填充于第二沟槽22中且覆盖基底1的表面的第二氧化层35上。
请参考图1d，在形成第三多晶硅层36后，对第二氧化层35的表面的第三多晶硅层36进行刻蚀，以保留第一沟槽21中的第三多晶硅层36。由于第三多晶硅层36会填充于第二沟槽22中，在去除第二氧化层35的表面的第三多晶硅层36后，第二沟槽22内会有残留的多晶硅(图中椭圆形虚框中为残留的多晶硅)，残留的多晶硅会增加与第二多晶硅层33短接的风险，降低器件的电学性能。
请参考图1e，对基底1进行离子注入，以在基底1中形成阱区41和源区42，源区42位于阱区41中，在基底1中进行离子注入后，由于基底的终端区上的第二氧化层、基底1的电极连接区1A上的第二氧化层35和基底1的器件单元区1B上的第二氧化层35为同时形成的，三者厚度相同，不能进行调整，在进行离子注入后，终端区中形成的阱区的深度、电极连接区1A中形成的阱区41的深度(a1)与器件单元区1B中形成的阱区41的深度(a2)均相同。当终端区、电极连接区1A和器件单元区1B离子注入的深度一致时，终端区及电极连接区1A的耐压会低于器件单元区1B的耐压，而器件的击穿点在终端区，即终端区中离子注入的深度与器件的耐压有关，终端区的耐压较低，会导致器件的耐压性能降低。
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图2为本实施例提供的沟槽型功率器件的制备方法的流程图，图3a～3g为本实施例提供的沟槽型功率器件的制备方法中各步骤的结构示意图。本实施例提供了一种沟槽型功率器件的制备方法，避免多晶硅残留导致器件发生短路，以提高器件的电学性能，请参考图2，包括：
步骤S1：提供基底，基底包括器件单元区、电极连接区及终端区，器件单元区及电极连接区中分别形成有若干第一沟槽及若干第二沟槽，第一沟槽及第二沟槽的内壁上形成有第一氧化层；
步骤S2：在第一沟槽及第二沟槽中分别填充第一多晶硅层及第二多晶硅层；
步骤S3：在基底的电极连接区及基底的终端区上形成图形化的光刻胶层，对第一多晶硅层进行刻蚀以使第一多晶硅层的顶部低于第一沟槽的顶部；
步骤S4：对第一沟槽中的第一氧化层进行湿法刻蚀以使第一沟槽中的第一氧化层的顶部低于第一多晶硅层的顶部；
步骤S5：去除图形化的光刻胶层，在第一沟槽中依次形成第二氧化层及第三多晶硅层，第二氧化层覆盖第一沟槽的侧壁及第一多晶硅层的暴露的外壁，第三多晶硅层填充第一沟槽。
下面结合附图对本实施例提供的沟槽型功率器件的制备方法进行详细的阐述。
请参考图3a，执行步骤S1：提供基底10，基底10包括器件单元区10B、电极连接区10A及终端区，器件单元区10B及电极连接区10A中分别形成有若干第一沟槽201及若干第二沟槽202，第一沟槽201及第二沟槽202的内壁上形成有第一氧化层301。
具体的，提供基底10，基底10包括衬底101和外延层102，其中衬底101的类型有硅、锗、碳化硅、氮化镓或砷化镓，在衬底101的表面形成有外延层102。基底10包括电极连接区10A、器件单元区10B及终端区(图中未示出)，终端区一般位于器件的最外围，终端区的结构不作限制。在器件单元区10B的外延层102中形成有若干第一沟槽201(图中只示出了一个第一沟槽201)，在电极连接区10A的外延层102中形成有若干第二沟槽202(图中只示出了一个第二沟槽202)。在第一沟槽201及第二沟槽202中形成第一氧化层301，第一氧化层301覆盖第一沟槽201的内壁、第二沟槽202的内壁及基底10的表面，基底10的表面包括基底10的终端区的表面。
请参考图3a，执行步骤S2：在第一沟槽201及第二沟槽202中分别填充第一多晶硅层302及第二多晶硅层303。
具体的，在第一沟槽201中的第一氧化层301上形成第一多晶硅层302，第一多晶硅层302填充于第一沟槽201内，且填充满第一沟槽201(图中只示出了刻蚀后第一多晶硅层302的形貌)；在第二沟槽202中的第一氧化层301上形成第二多晶硅层303，第二多晶硅层303填充于第二沟槽202内，且填充满第二沟槽202。在本实施例中，第一多晶硅层302及第二多晶硅层303同时沉积形成。
请参考图3a，执行步骤S3：在基底10的电极连接区10B及基底10的终端区上形成图形化的光刻胶层304，对第一多晶硅层302进行刻蚀以使第一多晶硅层302的顶部低于第一沟槽201的顶部。
具体的，在基底10的电极连接区10A及基底10的终端区上形成图形化的光刻胶层304，图形化的光刻胶层304遮挡电极连接区10A及终端区，再对第一多晶硅层302进行刻蚀，刻蚀以去除部分第一多晶硅层302以使第一多晶硅层302的顶部低于第一沟槽201的顶部。
请参考图3b，执行步骤S4：对第一沟槽201中的第一氧化层301进行湿法刻蚀以使第一沟槽201中的第一氧化层301的顶部低于第一多晶硅层302的顶部。
具体的，在对第一多晶硅层302刻蚀后，先不去除图形化的光刻胶层304，采用湿法刻蚀刻蚀去除第一沟槽201中的部分第一氧化层301，以使第一沟槽201中的第一氧化层301的顶部低于第一多晶硅层302的顶部。由于保留了图形化的光刻胶层304，图形化的光刻胶层304作为掩模，在进行湿法刻蚀时不会对第二沟槽202中的第一氧化层301造成影响，在进行湿法刻蚀时，为了让第一沟槽201中的第一氧化层301刻蚀充分，只可能会对图形化的光刻胶层304下的边缘区域且位于外延层102的表面上的部分第一氧化层301造成影响，因此不会使第二沟槽202中的第一氧化层301产生钻蚀。
请参考图3c，执行步骤S5：去除图形化的光刻胶层，在第一沟槽201中依次形成第二氧化层305及第三多晶硅层306，第二氧化层305覆盖第一沟槽201的侧壁及第一多晶硅层302的暴露的外壁，第三多晶硅层306填充第一沟槽201。
具体的，去除图形化的光刻胶层后，基底10的电极连接区10A及基底10的终端区上的第一氧化层301厚度相同。在第一沟槽201内形成第二氧化层305，使第二氧化层305覆盖第一沟槽201的侧壁和第一多晶硅层302的暴露的外壁，第二氧化层305也会覆盖外延层102的表面，第二氧化层305后续作为栅氧化层用于隔离栅极与源区；在本实施例中，采用了热氧化工艺形成第二氧化层305，但不限于此方式。在第二氧化层305上形成第三多晶硅层306，且第三多晶硅层306填充于第一沟槽201内且覆盖基底10的表面的第二氧化层305、电极连接区10A中的第一氧化层301上及终端区中的第一氧化层上。
请参考图3d，在第一沟槽201中依次形成第二氧化层305及第三多晶硅层306之后，由于电极连接区10A及终端区中的第一氧化层301还存在，且具有一定的厚度，在对第三多晶硅层306进行刻蚀，电极连接区10A及终端区中的第一氧化层301作为刻蚀停止层，只能刻蚀到电极连接区10A及终端区中的第一氧化层301的表面的位置；因此对第三多晶硅层306进行刻蚀，以去除第三多晶硅层306的部分厚度且显露出基底10的电极连接区10A及基底10的终端区上的第一氧化层301的表面。
进一步地，请参考图3e，在对第三多晶硅层306进行刻蚀之后，对基底10的电极连接区10A及基底10的终端区上的第一氧化层301进行湿法刻蚀以去除基底10的电极连接区10A及基底10的终端区上的第一氧化层301的至少部分厚度。由于基底10的电极连接区10A及基底10的终端区上的第一氧化层301的厚度决定了后续离子注入的深度，也决定了器件的耐压值，基底10的电极连接区10A及基底10的终端区上的第一氧化层301的厚度越小，后续离子注入的深度可以越深，耐压可以越大；基底10的电极连接区10A及基底10的终端区上的第一氧化层301的厚度越大，后续离子注入的深度可以越浅，耐压越小；具体基底10的电极连接区10A及基底10的终端区上的第一氧化层301的厚度可以根据器件的耐压参数去控制此步骤湿法刻蚀的时间或溶液的浓度，以保证器件的电学性能。
进一步地，请参考图3f，在对基底10的电极连接区10A及基底10的终端区上的第一氧化层301进行湿法刻蚀后，去除基底10上的第三多晶硅层306，只保留第一沟槽201中的第三多晶硅层306，同时去除第二多晶硅层303高于基底10的部分，使第一沟槽201中的第三多晶硅层306与基底10的表面齐平，且使第二多晶硅层303与基底10的表面齐平。第三多晶硅层306后续通过互连工艺以形成栅极。由于第二沟槽202中的第一氧化层301不会产生钻蚀，所以在第二沟槽202中不会残留多晶硅，避免残留的多晶硅与第二多晶硅层303短接的风险，提高器件的电学性能。
请参考图3g，对第一沟槽201及第二沟槽202两侧的基底10进行离子注入，以在基底10中形成阱区401及位于阱区401中的源区402；并且对终端区的基底进行离子注入，在基底中形成阱区及位于阱区中的源区。采用离子注入先在外延层102中形成阱区401，再在阱区401中形成源区402，其中阱区401与源区402的离子掺杂类型不同，阱区401与源区402中的一者的离子掺杂类型分别为N型，另一者的离子掺杂类型为P型。由于基底10的电极连接区10A及基底10的终端区上的第一氧化层301的厚度可以控制，所以可以使基底10的终端区上的第一氧化层301的厚度与基底10的器件单元区10B上的第二氧化层305的厚度不同。当需要器件耐压较高，则控制基底10的终端区上的第一氧化层301的厚度，也是控制基底10的电极连接区10A上的第一氧化层301的厚度，使基底10的电极连接区10A及基底10的终端区上的第一氧化层301的厚度小于基底10的器件单元区10B上的第二氧化层305的厚度，由于基底10的电极连接区10A及基底10的终端区上的第一氧化层301的厚度相同，厚度相同，基底10的电极连接区10A及基底10的终端区中离子注入的深度相同，使电极连接区10A中形成的阱区401的深度(d1)大于器件单元区10B中形成的阱区401的深度(d2)，也就是使终端区中形成的阱区的深度大于器件单元区10B中形成的阱区401的深度(d2)，以提高器件的耐压性能。
综上，在本发明提供的一种沟槽型功率器件的制备方法中，保留图形化的光刻胶层对第一沟槽中的第一氧化层进行湿法刻蚀以使第一沟槽中的第一氧化层的顶部低于第一多晶硅层的顶部，图形化的光刻胶层会作为掩模遮住电极连接区，防止湿法刻蚀使电极连接区中第二沟槽内的第一氧化层产生钻蚀，在后续工艺形成第三多晶硅层后，不会在第二沟槽中产生多晶硅残留，因此避免多晶硅残留导致器件出现短路，提高器件的电学性能。通过对基底的电极连接区及基底的终端区上的第一氧化层进行湿法刻蚀，控制湿法刻蚀刻蚀的工艺参数以控制基底的电极连接区及基底的终端区上的第一氧化层的厚度，能够控制电极连接区及终端区离子注入的深度，提高器件的耐压性能。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (9)

1.一种沟槽型功率器件的制备方法，其特征在于，包括：
提供基底，所述基底包括器件单元区、电极连接区及终端区，所述器件单元区中形成有若干第一沟槽，所述电极连接区中形成有若干第二沟槽，所述第一沟槽及所述第二沟槽的内壁上形成有第一氧化层；
在所述第一沟槽中填充第一多晶硅层，在所述第二沟槽中填充第二多晶硅层；
在所述基底的电极连接区及所述基底的终端区上形成图形化的光刻胶层，并对所述第一多晶硅层进行刻蚀以使所述第一多晶硅层的顶部低于所述第一沟槽的顶部；
对所述第一沟槽中的第一氧化层进行湿法刻蚀以使所述第一沟槽中的第一氧化层的顶部低于所述第一多晶硅层的顶部；
去除所述图形化的光刻胶层，在所述第一沟槽中依次形成第二氧化层及第三多晶硅层，所述第二氧化层覆盖所述第一沟槽的侧壁及所述第一多晶硅层的暴露的外壁，所述第三多晶硅层填充所述第一沟槽，且所述第二氧化层及所述第三多晶硅层延伸至所述基底上；
对所述基底的电极连接区及所述基底的终端区上的第一氧化层进行湿法刻蚀以去除所述基底的电极连接区及所述基底的终端区上的第一氧化层的至少部分厚度，在刻蚀后，所述基底的电极连接区及所述基底的终端区上的第一氧化层的厚度小于所述基底的器件单元区上的第二氧化层的厚度；
去除所述基底上的第三多晶硅层，同时去除所述第二多晶硅层高于所述基底的部分；以及，
对所述第一沟槽及所述第二沟槽两侧的基底进行离子注入，且对所述终端区的基底进行离子注入，以在所述基底中形成阱区及位于所述阱区中的源区。
2.如权利要求1所述的沟槽型功率器件的制备方法，其特征在于，所述阱区与所述源区的离子掺杂类型不同。
3.如权利要求2所述的沟槽型功率器件的制备方法，其特征在于，所述阱区与所述源区中的一者的离子掺杂类型分别为N型，另一者的离子掺杂类型为P型。
4.如权利要求1所述的沟槽型功率器件的制备方法，其特征在于，去除所述基底的电极连接区及所述基底的终端区上的第一氧化层的至少部分厚度之后，所述基底的电极连接区及所述基底的终端区上的第一氧化层的厚度与所述基底的器件单元区上的第二氧化层的厚度不同。
5.如权利要求4所述的沟槽型功率器件的制备方法，其特征在于，所述基底的电极连接区及所述基底的终端区上的第一氧化层的厚度小于所述基底的器件单元区上的第二氧化层的厚度。
6.如权利要求1所述的沟槽型功率器件的制备方法，其特征在于，所述基底包括衬底及外延层，所述第一沟槽及所述第二沟槽均形成于所述外延层中。
7.如权利要求1所述的沟槽型功率器件的制备方法，其特征在于，在所述第一沟槽中依次形成第二氧化层及第三多晶硅层的步骤包括：
在所述第一沟槽中形成所述第二氧化层，所述第二氧化层覆盖所述第一沟槽的侧壁、所述第一多晶硅层的暴露的外壁及所述基底露出的表面；
在所述第二氧化层上形成所述第三多晶硅层，所述第三多晶硅层填充所述第一沟槽且覆盖所述第二氧化层、所述电极连接区中的第一氧化层及所述终端区中的第一氧化层。
8.如权利要求1所述的沟槽型功率器件的制备方法，其特征在于，在所述第一沟槽中依次形成第二氧化层及第三多晶硅层之后，且在对所述基底的电极连接区及所述基底的终端区上的第一氧化层进行湿法刻蚀之前，还包括：
对所述第三多晶硅层进行刻蚀，以去除所述第三多晶硅层的部分厚度且显露出所述基底的电极连接区及所述基底的终端区上的第一氧化层的表面。
9.如权利要求1所述的沟槽型功率器件的制备方法，其特征在于，采用热氧化工艺形成所述第二氧化层。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109935517A (zh) * 2017-12-15 2019-06-25 深圳尚阳通科技有限公司 Sgt器件及其制造方法
CN110223919A (zh) * 2018-03-02 2019-09-10 福建晋润半导体技术有限公司 一种降低导通电阻的屏蔽栅沟槽功率mosfet结构及其制备方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006351789A (ja) * 2005-06-15 2006-12-28 Toshiba Corp 半導体集積回路装置
US8836051B2 (en) * 2012-06-08 2014-09-16 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
CN108039369A (zh) * 2017-11-30 2018-05-15 上海华虹宏力半导体制造有限公司 屏蔽栅沟槽mosfet及其制造方法
CN110034182A (zh) * 2019-03-13 2019-07-19 上海华虹宏力半导体制造有限公司 具有屏蔽栅的沟槽栅器件的制造方法
CN111081540A (zh) * 2019-12-30 2020-04-28 广州粤芯半导体技术有限公司 屏蔽栅沟槽功率器件的制造方法
CN111785641B (zh) * 2020-08-26 2024-02-02 上海华虹宏力半导体制造有限公司 一种半导体器件的制造方法
CN112133637B (zh) * 2020-11-30 2021-02-12 中芯集成电路制造(绍兴)有限公司 具有屏蔽栅沟槽的半导体器件的制造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109935517A (zh) * 2017-12-15 2019-06-25 深圳尚阳通科技有限公司 Sgt器件及其制造方法
CN110223919A (zh) * 2018-03-02 2019-09-10 福建晋润半导体技术有限公司 一种降低导通电阻的屏蔽栅沟槽功率mosfet结构及其制备方法

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