CN112750696B - 沟槽型功率器件的制备方法 - Google Patents

沟槽型功率器件的制备方法 Download PDF

Info

Publication number
CN112750696B
CN112750696B CN202011637785.5A CN202011637785A CN112750696B CN 112750696 B CN112750696 B CN 112750696B CN 202011637785 A CN202011637785 A CN 202011637785A CN 112750696 B CN112750696 B CN 112750696B
Authority
CN
China
Prior art keywords
layer
trench
substrate
dielectric layer
groove
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202011637785.5A
Other languages
English (en)
Other versions
CN112750696A (zh
Inventor
庞宏民
黄康荣
宁润涛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yuexin Semiconductor Technology Co.,Ltd.
Original Assignee
Guangzhou Yuexin Semiconductor Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Guangzhou Yuexin Semiconductor Technology Co Ltd filed Critical Guangzhou Yuexin Semiconductor Technology Co Ltd
Priority to CN202011637785.5A priority Critical patent/CN112750696B/zh
Publication of CN112750696A publication Critical patent/CN112750696A/zh
Application granted granted Critical
Publication of CN112750696B publication Critical patent/CN112750696B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity

Abstract

本发明提供了一种沟槽型功率器件的制备方法，包括：提供基底，所述基底包括器件单元区和电极连接区，在所述基底上形成ONO层；刻蚀所述基底，以在所述器件单元区形成若干第一沟槽以及在所述电极连接区形成若干第二沟槽；在所述第一沟槽及所述第二沟槽的内壁上形成第一介质层；分别在所述第一沟槽及所述第二沟槽中的第一介质层上形成屏蔽栅层及电极连接层；以所述ONO层作为掩模对所述第一沟槽中的第一介质层进行湿法刻蚀以使所述第一沟槽中的第一介质层的顶部低于所述屏蔽栅层的顶部；去除所述ONO层，并在所述基底上依次形成第二介质层及多晶硅层；本发明提高了沟槽型功率器件的可靠性。

Description

沟槽型功率器件的制备方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种沟槽型功率器件的制备方法。
背景技术
屏蔽栅沟槽型功率器件是一种典型的沟槽型MOSFET管，具有传统沟槽型MOSFET管低导通损耗的优点，因此屏蔽栅沟槽型功率器件应用广泛。在现有技术中，屏蔽栅沟槽型功率器件的工艺制程中，先在电极连接区及器件单元区的沟槽中均形成氧化层，氧化层会覆盖电极连接区及器件单元区的沟槽的内壁及基底的表面，再在器件单元区的氧化层上形成屏蔽栅层，屏蔽栅层填充沟槽中，然后利用湿法刻蚀工艺去除器件单元区中沟槽内的部分氧化层；由于湿法刻蚀为各向同性刻蚀，湿法刻蚀会使电极连接区中沟槽内的氧化层产生钻蚀，在后续工艺在器件单元区中的沟槽内沉积多晶硅时，多晶硅也会沉积在电极连接区产生钻蚀的位置内，导致电极连接区中沟槽内残留多晶硅，残留的多晶硅存在与电极连接区中的电极连接层短接的风险，易导致器件发生短路，从而影响器件的可靠性。
发明内容
本发明的目的在于提供一种沟槽型功率器件的制备方法，以提高器件的可靠性。
为了达到上述目的，本发明提供了一种沟槽型功率器件的制备方法，包括：
提供基底，所述基底包括器件单元区和电极连接区，在所述基底上形成ONO层；
刻蚀所述基底，以在所述器件单元区形成若干第一沟槽以及在所述电极连接区形成若干第二沟槽；
在所述第一沟槽及所述第二沟槽的内壁上形成第一介质层；
分别在所述第一沟槽及所述第二沟槽中的第一介质层上形成屏蔽栅层及电极连接层，所述屏蔽栅层填充所述第一沟槽且顶部低于所述第一沟槽的顶部，所述电极连接层填充所述第二沟槽；
以所述ONO层作为掩模对所述第一沟槽中的第一介质层进行湿法刻蚀以使所述第一沟槽中的第一介质层的顶部低于所述屏蔽栅层的顶部；
去除所述ONO层，并在所述基底上依次形成第二介质层及多晶硅层，所述第二介质层覆盖所述第一沟槽的侧壁及所述屏蔽栅层的暴露的外壁，所述多晶硅层填充所述第一沟槽。
可选的，所述ONO层为第一氧化物层、氮化物层及第二氧化物层的叠层，所述氮化物层位于所述第一氧化物层及所述第二氧化物层之间，所述第一氧化物层较所述第二氧化物层更靠近所述基底。
可选的，对所述第一沟槽中的第一介质层进行湿法刻蚀之后，至少所述第二氧化物层被去除。
可选的，对所述ONO层进行湿法刻蚀以去除所述ONO层。
可选的，采用不同的刻蚀剂去除所述氮化物层及所述第一氧化物层。
可选的，所述第二氧化物层的厚度为
Figure BDA0002877171610000021
可选的，所述氮化物层的厚度为
Figure BDA0002877171610000022
可选的，所述第一氧化物层的厚度为
Figure BDA0002877171610000023
可选的，对所述第一沟槽中的第一介质层进行湿法刻蚀采用的刻蚀剂为氢氟酸溶液。
可选的，所述基底包括衬底及外延层，所述第一沟槽及所述第二沟槽均形成于所述外延层中。
在本发明提供的一种沟槽型功率器件的制备方法中，通过在基底上形成ONO层，对第一沟槽中的第一介质层进行湿法刻蚀时，ONO层作为掩模，不会使第二沟槽中的第二介质层产生钻蚀，在后续工艺中去除ONO层；在形成多晶硅层时，不会在第二沟槽中产生多晶硅残留，因此避免残留的多晶硅与电极连接层短接的风险，提高器件的可靠性。
附图说明
图1a～1d为沟槽型功率器件的制备方法中产生钻蚀的相应步骤的结构示意图；
图2为本发明一实施例提供的沟槽型功率器件的制备方法的流程图；
图3a～3e为本发明一实施例提供的沟槽型功率器件的制备方法中各步骤的结构示意图；
其中，附图标记为：
1、10-基底；1A、10A-电极连接区；1B、10B-器件单元区；11、101-衬底；12、102-外延层；21、201-第一沟槽；22、202-第二沟槽；31、301-第一介质层；32、302-屏蔽栅层；33、303-电极连接层；34、304-第二介质层；35、305-多晶硅层；40-ONO层；401-第一氧化物层；402-氮化物层；403-第二氧化物层。
具体实施方式
请参考图1a，提供基底1，基底1包括衬底11和外延层12，基底1包括电极连接区1A和器件单元区1B，在器件单元区1B的外延层12中形成有若干第一沟槽21(图中只示出了一个第一沟槽21)，在电极连接区1A的外延层12中形成有若干第二沟槽22(图中只示出了一个第二沟槽22)。在第一沟槽21及第二沟槽22中形成第一介质层31，在第一沟槽21中形成屏蔽栅层32，屏蔽栅层32填充第一沟槽21内；在第二沟槽22中形成电极连接层33，电极连接层33填充第二沟槽22内。对屏蔽栅层32进行刻蚀后，以使屏蔽栅层32的顶部低于第一沟槽21的顶部。
请参考图1b，在对屏蔽栅层32进行刻蚀后，采用湿法刻蚀去除第一沟槽21中的部分第一介质层31，以使第一沟槽21中的剩余的第一介质层31的顶部低于屏蔽栅层32的顶部。由于湿法刻蚀是各向同性刻蚀，湿法刻蚀也会刻蚀去除第二沟槽22中的部分第一介质层31，导致第二沟槽22中的第一介质层31产生钻蚀，第二沟槽22中的第一介质层31的钻蚀程度示实际情况而定。
请参考图1c，在湿法刻蚀之后，在第一沟槽21内形成第二介质层34，使第二介质层34覆盖第一沟槽21的侧壁和屏蔽栅层32的暴露的外壁，由于工艺制程，第二介质层34也会覆盖基底1的表面、第二沟槽22的侧壁和电极连接层33的暴露的外壁。在第二介质层34上形成多晶硅层35，多晶硅层35填充于第一沟槽21内且覆盖基底1的表面的第二介质层34上，由于前道工艺的影响，第二沟槽22中的第一介质层31产生钻蚀，在形成多晶硅层35时，多晶硅层35也会填充于第二沟槽22中。
请参考图1d，在形成多晶硅层35后，对第二介质层34的表面的多晶硅层35进行刻蚀，以保留第一沟槽21中的多晶硅层35。但由于多晶硅层35会填充于第二沟槽22中，在去除第二介质层34的表面的多晶硅层35后，第二沟槽22内有残留的多晶硅(图中椭圆形虚框中为残留的多晶硅)，残留的多晶硅会增加与电极连接层33短接的风险，降低器件的可靠性，因此需要能够提高器件可靠性的制备方法。
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图2为本实施例提供的沟槽型功率器件的制备方法的流程图，图3a～3e为本实施例提供的沟槽型功率器件的制备方法中各步骤的结构示意图。本实施例提供了一种沟槽型功率器件的制备方法，以提高器件的可靠性，请参考图2，包括：
步骤S1：提供基底，基底包括器件单元区和电极连接区，在基底上形成ONO层；
步骤S2：刻蚀基底，以在器件单元区形成若干第一沟槽以及在电极连接区形成若干第二沟槽；
步骤S3：在第一沟槽及第二沟槽的内壁上形成第一介质层；
步骤S4：分别在第一沟槽及第二沟槽中的第一介质层上形成屏蔽栅层及电极连接层，屏蔽栅层填充第一沟槽且顶部低于第一沟槽的顶部，电极连接层填充第二沟槽；
步骤S5：以ONO层作为掩模对第一沟槽中的第一介质层进行湿法刻蚀以使第一沟槽中的第一介质层的顶部低于屏蔽栅层的顶部；
步骤S6：去除ONO层，并在基底上依次形成第二介质层及多晶硅层，第二介质层覆盖第一沟槽的侧壁及屏蔽栅层的暴露的外壁，多晶硅层填充第一沟槽。
下面结合附图对本实施例提供的沟槽型功率器件的制备方法进行详细的阐述。
请参考图3a，执行步骤S1：提供基底10，基底10包括器件单元区10A和电极连接区10B，在基底10上形成ONO层40。
具体的，提供基底10，基底10包括衬底101和外延层102，其中衬底101的类型有硅、锗、碳化硅、氮化镓或砷化镓，在衬底101的表面形成有外延层102。基底10包括电极连接区10A和器件单元区10B，在基底10上形成ONO层40，ONO层40为第一氧化物层401、氮化物层402及第二氧化物层403的叠层，氮化物层402位于第一氧化物层401及第二氧化物层403之间，第一氧化物层401较第二氧化物层403更靠近基底10，第一氧化物层401形成于基底10的表面。在本实施例中，第一氧化物层401的厚度为
Figure BDA0002877171610000051
氮化物层402的厚度为
Figure BDA0002877171610000052
第二氧化物层403的厚度为
Figure BDA0002877171610000053
但不限于此厚度范围。ONO层40作为掩模，在后续工艺对第一介质层301湿法刻蚀工艺中，需要将第一沟槽201中的第一介质层301刻蚀较多，至少第二氧化物层403也会被刻蚀去除，氮化物层402作为刻蚀停止层，为了保证第二氧化物层403的厚度，所以第二氧化物层403的厚度会比氮化物层402的厚度或第二氧化物层403的厚度都大。
请参考图3a，执行步骤S2：刻蚀基底10，以在器件单元区10B形成若干第一沟槽201以及在电极连接区10A形成若干第二沟槽202。
具体的，刻蚀基底10，在器件单元区10B的外延层102中形成有若干第一沟槽201(图中只示出了一个第一沟槽201)，在电极连接区10A的外延层102中形成有若干第二沟槽202(图中只示出了一个第二沟槽202)。
请参考图3a，执行步骤S3：在第一沟槽201及第二沟槽202的内壁上形成第一介质层301。
具体的，在第一沟槽201及第二沟槽202中形成第一介质层301，第一介质层301覆盖第一沟槽201的内壁及第二沟槽202的内壁；在本实施例中，采用热氧化工艺形成第一介质层301，且第一介质层301不会在ONO层40的暴露的表面上形成。
请参考图3a，执行步骤S4：分别在第一沟槽201及第二沟槽202中的第一介质层301上形成屏蔽栅层302及电极连接层303，屏蔽栅层302填充第一沟槽201且顶部低于第一沟槽201的顶部，电极连接层303填充第二沟槽202。
具体的，在第一沟槽201中的第一介质层301上形成屏蔽栅层302，屏蔽栅层302填充于第一沟槽201内，且填充满第一沟槽201；在第二沟槽202中的第一介质层301上形成电极连接层303，电极连接层303填充于第二沟槽202内，且填充满第二沟槽202。在本实施例中，屏蔽栅层302及电极连接层303的材质均为多晶硅，且可同时沉积形成。
请参考图3b，执行步骤S5：以ONO层40作为掩模对第一沟槽201中的第一介质层301进行湿法刻蚀以使第一沟槽201中的第一介质层301的顶部低于屏蔽栅层302的顶部。
具体的，在对第一沟槽201中的第一介质层301进行湿法刻蚀之前，对屏蔽栅层302进行刻蚀，刻蚀以去除部分屏蔽栅层302以使屏蔽栅层302的顶部低于第一沟槽201的顶部。
以ONO层40作为掩模对第一沟槽201中的第一介质层301进行湿法刻蚀，由于要使第一沟槽201中的第一介质层301的顶部低于屏蔽栅层302的顶部，第一沟槽201中的第一介质层301刻蚀较多，刻蚀时间较长，在湿法刻蚀时，ONO层作为掩模，保证第二沟槽202中的第一介质层301不会产生钻蚀，但第二氧化物层403会被湿法刻蚀去除，保留氮化物层402及第一氧化物层401，氮化物层402作为刻蚀停止层使刻蚀停留在此层，因为氮化物层402的材质与第二氧化物层403的材质不同，针对不同材质选用不同的酸溶液进行刻蚀，第一介质层301和第二氧化物层403的材质均为氧化物，选用刻蚀氧化物的酸溶液即可防止对氮化物层402进行刻蚀，从而使刻蚀停留在氮化物层402。在本实施例中，对第一沟槽201中的第一介质层301进行湿法刻蚀采用的刻蚀剂为氢氟酸溶液，但不限于此溶液。
请参考图3c～3e，执行步骤S6：去除ONO层，并在基底10上依次形成第二介质层304及多晶硅层305，第二介质层304覆盖第一沟槽201的侧壁及屏蔽栅层302的暴露的外壁，多晶硅层305填充第一沟槽201。
具体的，采用湿法刻蚀去除ONO层，即去除氮化物层及第一氧化物层以显露出基底10的表面，由于氮化物层及第一氧化物层的材质不同，因此需要采用不同的刻蚀剂分别去除氮化物层及第一氧化物层。
在第一沟槽201内形成第二介质层304，使第二介质层304覆盖第一沟槽201的侧壁和屏蔽栅层302的暴露的外壁，第二介质层304也会覆盖基底10的表面，第二介质层304后续作为栅氧化层用于隔离栅极与源区。在本实施例中，采用热氧化工艺形成第二介质层304，但不限于此方式。在第二介质层304上形成多晶硅层305，多晶硅层305填充于第一沟槽201内且覆盖基底10的表面的第二介质层304上。
在形成多晶硅层305后，对第二介质层304的表面的多晶硅层305进行刻蚀，保留第一沟槽201中的多晶硅层305，使第一沟槽201中的多晶硅层305与基底10的表面齐平，且使电极连接层303与基底10的表面齐平。由于第二沟槽202中的第一介质层301不会产生钻蚀，在形成多晶硅层305后不会在第二沟槽202中产生残留(图中椭圆形虚框中表示无残留的多晶硅)，因此避免残留的多晶硅与电极连接层303短接的风险，提高器件的可靠性。
综上，在本发明提供的一种沟槽型功率器件的制备方法中，通过在基底上形成ONO层，对第一沟槽中的第一介质层进行湿法刻蚀时，ONO层作为掩模，不会对第二沟槽中的第二介质层产生钻蚀，ONO层会被减薄，在后续工艺中去除ONO层；在形成多晶硅层时，不会在第二沟槽中产生多晶硅残留，因此避免残留的多晶硅与电极连接层短接的风险，提高器件的可靠性。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (9)

1.一种沟槽型功率器件的制备方法，其特征在于，包括：
提供基底，所述基底包括器件单元区和电极连接区，在所述基底上形成ONO层；
刻蚀所述基底，以在所述器件单元区形成若干第一沟槽以及在所述电极连接区形成若干第二沟槽；
通过热氧化工艺在所述第一沟槽及所述第二沟槽的外延层内壁上形成第一介质层；
分别在所述第一沟槽及所述第二沟槽中的第一介质层上形成屏蔽栅层及电极连接层，所述屏蔽栅层填充所述第一沟槽且顶部低于所述第一沟槽的外延层顶部，所述电极连接层填充满所述第二沟槽；
以所述ONO层以及所述电极连接层作为掩模对所述第一沟槽中的第一介质层进行湿法刻蚀以使所述第一沟槽中的第一介质层的顶部低于所述屏蔽栅层的顶部；
去除所述ONO层，并在所述基底上依次形成第二介质层及多晶硅层，所述第二介质层覆盖所述第一沟槽的侧壁及所述屏蔽栅层的暴露的外壁，所述多晶硅层填充所述第一沟槽。
2.如权利要求1所述的沟槽型功率器件的制备方法，其特征在于，所述ONO层为第一氧化物层、氮化物层及第二氧化物层的叠层，所述氮化物层位于所述第一氧化物层及所述第二氧化物层之间，所述第一氧化物层较所述第二氧化物层更靠近所述基底。
3.如权利要求2所述的沟槽型功率器件的制备方法，其特征在于，对所述第一沟槽中的第一介质层进行湿法刻蚀之后，至少所述第二氧化物层被去除。
4.如权利要求3所述的沟槽型功率器件的制备方法，其特征在于，对所述ONO层进行湿法刻蚀以去除所述ONO层。
5.如权利要求4所述的沟槽型功率器件的制备方法，其特征在于，采用不同的刻蚀剂去除所述氮化物层及所述第一氧化物层。
6.如权利要求2所述的沟槽型功率器件的制备方法，其特征在于，所述第二氧化物层的厚度为
Figure FDA0003888962640000011
7.如权利要求2或6所述的沟槽型功率器件的制备方法，其特征在于，所述氮化物层的厚度为
Figure FDA0003888962640000021
8.如权利要求7所述的沟槽型功率器件的制备方法，其特征在于，所述第一氧化物层的厚度为
Figure FDA0003888962640000022
9.如权利要求1所述的沟槽型功率器件的制备方法，其特征在于，对所述第一沟槽中的第一介质层进行湿法刻蚀采用的刻蚀剂为氢氟酸溶液。
CN202011637785.5A 2020-12-31 2020-12-31 沟槽型功率器件的制备方法 Active CN112750696B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011637785.5A CN112750696B (zh) 2020-12-31 2020-12-31 沟槽型功率器件的制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011637785.5A CN112750696B (zh) 2020-12-31 2020-12-31 沟槽型功率器件的制备方法

Publications (2)

Publication Number Publication Date
CN112750696A CN112750696A (zh) 2021-05-04
CN112750696B true CN112750696B (zh) 2022-12-02

Family

ID=75651131

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011637785.5A Active CN112750696B (zh) 2020-12-31 2020-12-31 沟槽型功率器件的制备方法

Country Status (1)

Country Link
CN (1) CN112750696B (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8236651B2 (en) * 2009-08-14 2012-08-07 Alpha And Omega Semiconductor Incorporated Shielded gate trench MOSFET device and fabrication
US8779510B2 (en) * 2010-06-01 2014-07-15 Alpha And Omega Semiconductor Incorporated Semiconductor power devices manufactured with self-aligned processes and more reliable electrical contacts
KR102156130B1 (ko) * 2014-04-10 2020-09-15 삼성전자주식회사 반도체 소자 형성 방법
CN110034182A (zh) * 2019-03-13 2019-07-19 上海华虹宏力半导体制造有限公司 具有屏蔽栅的沟槽栅器件的制造方法
CN111785619A (zh) * 2020-06-30 2020-10-16 上海华虹宏力半导体制造有限公司 屏蔽栅沟槽型mosfet的沟槽的工艺方法

Also Published As

Publication number Publication date
CN112750696A (zh) 2021-05-04

Similar Documents

Publication Publication Date Title
US7566621B2 (en) Method for forming semiconductor device having fin structure
US20080050920A1 (en) Method of manufacturing semiconductor device
JPH10335444A (ja) 半導体装置の製造方法
KR100438772B1 (ko) 버블 디펙트를 방지할 수 있는 반도체 소자의 제조방법
CN113013028A (zh) 栅间氧化层的形成方法和屏蔽栅沟槽型器件的形成方法
CN109037051B (zh) 半导体结构的制备方法及半导体结构
KR100650828B1 (ko) 반도체 소자의 리세스 게이트 형성 방법
US6221736B1 (en) Fabrication method for a shallow trench isolation structure
CN112750696B (zh) 沟槽型功率器件的制备方法
US10566203B1 (en) Method for alleviating etching defect of salicide barrier layer
KR102600345B1 (ko) 반도체 전력 소자의 제조 방법
CN112802751B (zh) 沟槽型功率器件的制备方法
CN112233983B (zh) 沟槽栅功率器件及其制备方法
KR20090016813A (ko) 반도체 소자의 제조방법
JP2001185722A (ja) 半導体集積回路装置の製造方法
CN112908841B (zh) 半导体器件的制备方法
CN108831829B (zh) 一种分裂栅结构下的侧墙栅极隔离刻蚀膜层工艺
US20050202638A1 (en) Method of reducing step height
JP3627705B2 (ja) 電極の形成方法
KR100590378B1 (ko) 플래쉬 메모리 소자 제조방법
KR100557972B1 (ko) 반도체소자의 트렌치 형성방법_
KR101019697B1 (ko) 반도체 소자의 제조방법
CN115101528A (zh) 一种半导体结构的制备方法
KR100906940B1 (ko) 반도체 소자의 트랜지스터 제조 방법
CN112908858A (zh) 半导体器件的制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP01 Change in the name or title of a patent holder
CP01 Change in the name or title of a patent holder

Address after: No. 28, Fenghuang 5th Road, Zhongxin Guangzhou Knowledge City, Huangpu District, Guangzhou, Guangdong 510000

Patentee after: Yuexin Semiconductor Technology Co.,Ltd.

Address before: No. 28, Fenghuang 5th Road, Zhongxin Guangzhou Knowledge City, Huangpu District, Guangzhou, Guangdong 510000

Patentee before: Guangzhou Yuexin Semiconductor Technology Co.,Ltd.