JPH10335444A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH10335444A
JPH10335444A JP9146480A JP14648097A JPH10335444A JP H10335444 A JPH10335444 A JP H10335444A JP 9146480 A JP9146480 A JP 9146480A JP 14648097 A JP14648097 A JP 14648097A JP H10335444 A JPH10335444 A JP H10335444A
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Abstract

(57)【要約】 【課題】 半導体装置のトレンチ分離形成プロセスで、
トレンチ内に空隙を生じさせることなく、なおかつトレ
ンチ分離の繰り返しピッチをリソグラフィ技術の限界に
まで小さくすることが可能な半導体装置の製造方法を提
供する。 【解決手段】 トレンチ分離を形成する工程において、
ハードマスクを用いてシリコン基板をトレンチエッチン
グする工程と、上部がテーパーである形状に該ハードマ
スクを加工する工程と、を少なくとも含むことを特徴と
する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にトレンチ分離の製造方法に関する。
【０００２】
【従来の技術】従来のトレンチ分離の製造方法の一例と
して、図４の工程断面図に示されるような方法がある。
【０００３】まず、図４（ａ）に示すように、シリコン
半導体基板２０１上に二酸化シリコン膜２０２、シリコ
ン窒化膜２０３を順次形成し、リソグラフィ技術を用い
て素子領域となる予定の場所にレジストパターン２０７
を形成する。
【０００４】次に図４（ｂ）に示すように異方性ドライ
エッチング技術を用い、レジストパターン２０７をマス
クとしてシリコン窒化膜２０３、シリコン酸化膜２０２
の不要部分を順次エッチング除去する。その後レジスト
パターン２０７を除去する。
【０００５】次に図４（ｃ）に示すようにシリコン窒化
膜２０３をエッチングマスクとし、異方性ドライエッチ
ング技術を用いてシリコン基板２０１を所定の深さまで
垂直にエッチングし、トレンチ２０８を形成する。
【０００６】次に図４（ｄ）に示すように二酸化シリコ
ン膜２１２を化学気相成長法（ＣＶＤ法）を用いて全面
に成膜する。この二酸化シリコン膜２１２の膜厚は、少
なくともトレンチ２０８の深さよりも厚くなければなら
ない。
【０００７】ところで、現在用いられている二酸化シリ
コン膜ＣＶＤ法の段差被覆性は１００％には及ばず、側
壁に被着する二酸化シリコンの膜厚は水平な面に被着す
る二酸化シリコンの膜厚よりも薄い。また、通常段差の
角部へ二酸化シリコン膜が堆積する速度は側面部に堆積
する速度に比べて速い。そのため、従来技術ではトレン
チ２０８内部を二酸化シリコン膜２１２で埋め込む過程
でトレンチ内部に空隙２１３が形成されてしまう。
【０００８】そして図４（ｅ）に示すように、基板全面
を化学機械研磨法（ＣＭＰ）にて研磨バックする。研磨
する量は、少なくとも先に残留形成したシリコン窒化膜
２０３が露出し、なおかつシリコン窒化膜２０３が無く
ならない範囲とする。この研磨を行うと、トレンチ内の
空隙２１３の一部が研磨された二酸化シリコン膜の上面
に露出する可能性がある。
【０００９】最後に図４（ｆ）に示すように、該シリコ
ン窒化膜２０３、二酸化シリコン膜２０２を順次ウエッ
トエッチングを行って除去する。このウエットエッチン
グを行うとトレンチ内部の二酸化シリコンの膜厚が更に
薄くなり、該空隙２１３がより一層露出することとな
る。またこの空隙内に二酸化シリコン膜のエッチングを
行うフッ酸水溶液等のエッチャントが入り込むと、更に
空隙２１３がエッチングされて大きくなる可能性があ
る。
【００１０】このように、従来技術を用いてトレンチ分
離を形成するとトレンチを埋め込んだ二酸化シリコン膜
に溝、若しくは穴が形成されることが分かる。この溝に
ゲート電極材料が入り込むと、ゲートエッチング時に溝
中の導電材料が除去しきれずに残り、ゲート電極同士の
短絡を引き起こすおそれがある。
【００１１】この不具合の原因は、トレンチ上部の角部
での二酸化シリコン膜の堆積速度が側面部に堆積する速
度に比べて速いということである。このためトレンチ内
部が完全に埋設される前にトレンチ上部が二酸化シリコ
ン膜で塞がり、トレンチ内部に空隙ができるのである。
【００１２】上記問題を克服するために、例えば、特開
昭５６−１０３４４６号公報に記載されている技術が提
案されている。この技術について、図５（ａ）ないし
（ｅ）を用いて説明する。
【００１３】まず図５（ａ）に示すように、シリコン基
板上にシリコンをエピタキシャル成長させた半導体基板
２０１上に二酸化シリコン膜２０４、シリコン窒化膜２
０５を順次成膜する。この窒化膜２０５上にリソグラフ
ィ技術を用いてレジストパターン２０７を形成する。
【００１４】次に図５（ｂ）に示すようにレジストパタ
ーン２０７をマスクとし、異方性ドライエッチング技術
を用いてシリコン窒化膜２０５、二酸化シリコン膜２０
４、半導体基板２０１をエッチングしてトレンチ２０８
を形成する。トレンチの断面形状は等幅に形成される。
【００１５】次に図５（ｃ）に示すようにレジストパタ
ーン２０７をアッシング法などで除去する。更にフッ酸
系の薬品により二酸化シリコン膜２０４の開口を所望の
大きさに広げる。この後、該二酸化シリコン膜２０４を
マスクとして水酸化カリウム（ＫＯＨ）溶液あるいはエ
チレンジアミン溶液等を用いて異方性エッチングを行
う。すると前記トレンチ２０８の肩部のシリコンが除去
されて、トレンチ２０８の側壁は上部において斜面とな
る。かくして断面形状が等幅の部分とそれに連続するテ
ーパー状の上部とからなるトレンチが得られる。
【００１６】この後は通常の工程に従って進められる。
すなわち図５（ｄ）に示すようにＣＶＤ法を用いて全面
に二酸化シリコン膜２１２を成膜してトレンチを埋設
し、その後ＣＭＰ法により全面を研磨バックし、更にシ
リコン窒化膜２０５をウエットエッチングにより除去す
る。次に二酸化シリコン膜２０４をウエットエッチング
法で除去し、図５（ｅ）に示すようなトレンチ分離を得
る。この従来技術によれば、トレンチ２０８を二酸化シ
リコン膜２１２で埋め込む工程で、トレンチの幅が上方
で広がっている形状を有するために、シリコン基板表面
付近に空隙が生じることはない。
【００１７】
【発明が解決しようとする課題】例えばトレンチ分離と
素子領域のピッチをＰとする。このピッチＰはトレンチ
分離の幅と素子領域の幅の和であるが、このトレンチ分
離幅と素子領域幅は一般的には次のように決定される。
すなわち、トレンチ分離幅はその電気的分離を可能とす
る幅以上の幅が必要である。このとき、例えばＤＲＡＭ
等のメモリやゲートアレイなど、アレイの集積度を高く
する必要のあるレイアウトではそのトレンチ分離幅は電
気的分離を可能とする範囲の最小の幅を用いる。また、
素子領域幅はトランジスタのチャネル幅、その素子領域
に接続されるコンタクトホールの直径及びコンタクトホ
ールと素子領域端までの距離によって決定される。一般
的には素子領域幅も可能な範囲で小さくすることが求め
られる。よってトレンチ分離と素子領域のピッチＰは上
述した最小トレンチ分離幅と最小素子領域幅の和とな
る。このピッチＰを小さくすることがメモリやゲートア
レイの集積度を高くする上で重要である。
【００１８】ところが現在ではこのピッチＰはリソグラ
フィ技術の限界によって規定されることがほとんどであ
る。つまり電気的なピッチの下限よりもリソグラフィ技
術のピッチパターンの解像限界の方が大きいのである。
【００１９】ところで、従来技術の問題点は、図５
（ｅ）で示す従来技術によって形成されたトレンチ分離
のピッチＰをリソグラフィ技術の限界にまで小さくする
と、トレンチ上部が斜めにエッチングされているために
素子領域の幅Ｗがせまくなることである。また、素子領
域の幅Ｗをある一定以上確保しようとすると、トレンチ
上部が斜めになって広くなる分をあらかじめ見込んでピ
ッチＰを設定する必要がある。すなわち、トレンチ分離
のピッチをリソグラフィ技術の限界まで小さくすること
ができない。これは、電気的な素子分離の観点からはト
レンチ上部の斜めになっている部分は実質的な素子分離
には寄与しておらず不要であるにもかかわらず、トレン
チ内に空隙を作らないためだけに形成する必要があるか
らである。
【００２０】したがって、本発明は、半導体装置のトレ
ンチ分離形成プロセスで、トレンチ内に空隙を生じさせ
ることなく、なおかつトレンチ分離の繰り返しピッチを
リソグラフィ技術の限界にまで小さくすることが可能な
半導体装置の製造方法を提供することを目的とする。ア
レイのピッチを小さくすることで、半導体装置の一層の
高集積化が可能となる。
【００２１】
【発明を解決するための手段】この目的を達成するため
に、本発明の半導体装置の製造方法は、トレンチ分離を
形成する工程において、ハードマスクを用いてシリコン
基板をトレンチエッチングする工程と、上部がテーパー
である形状に該ハードマスクを加工する工程と、を少な
くとも含むことを特徴とする。
【００２２】すなわち、本発明は、素子分離領域を有す
る半導体装置の製造方法において、半導体基板表面に絶
縁膜を形成する工程と、前記絶縁膜を所定形状にエッチ
ングして絶縁膜マスクを形成する工程と、前記絶縁膜マ
スクを用いて前記半導体基板をエッチングして溝を形成
する工程と、前記絶縁膜マスクの形状を上部の幅が下部
の幅よりも狭くなるようなテーパー形状に加工する工程
と、前記溝に絶縁材料を埋め込む工程と、を少なくとも
含むことを特徴とする半導体装置の製造方法であり、前
記絶縁膜マスクをテーパー形状に加工する工程を、物理
的スパッタリング法により実施することを特徴とする上
記製造方法であり、前記絶縁膜マスクが、シリコン酸化
膜もしくはシリコン酸化膜とシリコン窒化膜の積層膜か
ら成ることを特徴とする上記製造方法である。
【００２３】また本発明は、素子分離領域を有する半導
体装置の製造方法において、半導体基板表面に第１の絶
縁膜を形成する工程と、前記第１の絶縁膜上に第２の絶
縁膜を形成する工程と、前記第２の絶縁膜を異方性ドラ
イエッチングしてパターニングする工程と、パターニン
グされた第２の絶縁膜をマスクとして前記第１の絶縁膜
がエッチングされる薬液を用いて前記第１の絶縁膜をウ
エットエッチングし、前記第１の絶縁膜上部の幅が下部
の幅よりも狭くなるようなテーパー形状に加工する工程
と、しかる後、前記半導体基板をエッチングして溝を形
成する工程と、前記溝に絶縁材料を埋め込む工程と、を
少なくとも含むことを特徴とする半導体装置の製造方法
であり、前記第１の絶縁膜がシリコン酸化膜であり、前
記第２の絶縁膜がシリコン窒化膜である製造方法であ
る。
【００２４】
【発明の実施の形態】上記の構成により、トレンチ内部
を絶縁材料で埋め込む工程において、トレンチ上部のハ
ードマスクがテーパー形状に斜めにエッチングされてい
て開口が広がっているために、トレンチ内部に空隙を生
じることなくトレンチを埋め込むことができ、また斜め
にエッチングされているのがハードマスクであるため
に、トレンチ分離の幅が広くならず、トレンチ分離の操
り返しピッチをリソグラフィ技術の限界にまで小さくす
ることが可能な半導体装置のトレンチ分離の製造方法を
提供することができる。
【００２５】
【実施例】以下、実施例により本発明を具体的に説明す
るが、本発明はこれらの実施例のみに限定されるもので
はない。
【００２６】実施例１ 本発明の第１の実施例を図１の工程断面図を用いて説明
する。まず図１（ａ）に示すように、シリコン基板１０
１に熱酸化法を用いて二酸化シリコン膜１０２を２０ｎ
ｍの厚さに成膜する。次にＣＶＤ法でシリコン窒化膜１
０３を２００ｎｍの厚さに成膜する。その後リソグラフ
ィ技術を用いてレジストパターン１０７を形成する。こ
のレジストパターン１０７は将来素子領域が形成される
予定の場所に残留形成する。
【００２７】次に図１（ｂ）に示すように、異方性ドラ
イエッチング技術を用いてシリコン窒化膜１０３、二酸
化シリコン膜１０２の不要部分をレジストパターン１０
７をエッチングマスクとしてエッチング除去する。その
後アッシング法でレジストパターン１０７を除去する。
【００２８】次に図１（ｃ）に示すように、異方性ドラ
イエッチング技術を用い、残留形成されたシリコン窒化
膜１０３をマスクとしてシリコン基板１０１を３００ｎ
ｍの深さまでエッチングし、トレンチ１０９を形成す
る。
【００２９】次に図１（ｄ）に示すように、物理的スパ
ッタリング法を用い、トレンチを形成する際にハードマ
スクとして用いたシリコン窒化膜１０３の肩部をエッチ
ング加工してテーパー形状のシリコン窒化膜１１０を形
成する。物理的スパッタリングは平行平板リアクティブ
イオンエッチング（ＲＩＥ）装置を用い、スパッタリン
グガスはアルゴンガス２００ｓｃｃｍ、圧力１００ｍＴ
ｏｒｒ、高周波（ＲＦ）電力４００Ｗの条件下で行われ
る。図１（ｄ）に示す本実施例では物理的スパッタリン
グ法にてテーパー形状に加工されたハードマスクは上面
の平らな部分ｘと側面の垂直な部分ｙが両方とも残存す
るように描かれているが、もちろんこのｘ部分とｙ部分
との両方が、あるいは一方が無くなるまで物理的スパッ
タリングを続けても何ら問題ない。
【００３０】次に図１（ｅ）に示すように、ＣＶＤ法を
用いて全面に二酸化シリコン膜１１２を５００ｎｍの厚
さに成膜する。この二酸化シリコン膜１１２の成膜膜厚
は、トレンチ１０９の深さよりも十分厚く設定する必要
がある。トレンチ１０９の上方に位置するシリコン窒化
膜１１０がテーパー形状に加工されているため、ＣＶＤ
法にて堆積する二酸化シリコン膜１１２の段差被覆性が
１００％に及ばなくても、トレンチ上方角部で二酸化シ
リコン膜１１２同士が接触してトレンチ内部に空隙が生
じることはない。
【００３１】次に図１（ｆ）に示すように、ＣＭＰ法を
用いて二酸化シリコン膜１１２を研磨バックする。この
研磨バックは、テーパー形状のシリコン窒化膜１１０が
露出し、なおかつシリコン窒化膜１１０が無くならない
ような範囲で行うことができるように研磨時間を設定す
る。
【００３２】次に図１（ｇ）に示すように、研磨バック
したシリコン窒化膜１１０の残りの部分を加熱したリン
酸水溶液でウエットエッチング除去する。引き続きフッ
酸水溶液で二酸化シリコン膜１０２をウエットエッチン
グ除去する。
【００３３】このようにして形成された半導体装置は、
トレンチ分離の繰り返しピッチＰがリソグラフィの解像
限界にまで十分小さくすることが可能で、十分な素子領
域の幅Ｗを確保することが可能である。
【００３４】なお、本発明においては、半導体基板をエ
ッチングして溝を形成した後、絶縁膜マスクの形状を上
部の幅が下部の幅よりも狭くなるようなテーパー形状に
加工したが、先に絶縁膜マスクをテーパー形状に加工し
てから半導体基板に溝を形成してもよい。
【００３５】実施例２ 次に本発明の第２の実施例を図２を用いて説明する。ま
ず図２（ａ）に示すように、シリコン基板１０１上にＣ
ＶＤ法で二酸化シリコン膜１０４を２００ｎｍの厚さに
成膜する。その後リソグラフィ技術を用いてレジストパ
ターン１０７を形成する。このレジストパターン１０７
は将来素子領域が形成される予定の場所に残留形成す
る。
【００３６】次に図２（ｂ）に示すように、異方性ドラ
イエッチング技術を用いて二酸化シリコン膜１０４の不
要部分をレジストパターン１０７をエッチングマスクと
してエッチング除去する。その後アッシング法でレジス
トパターン１０７を除去する。
【００３７】次に図２（ｃ）に示すように、異方性ドラ
イエッチング技術を用い、残留形成された二酸化シリコ
ン膜１０４をマスクとしてシリコン基板１０１を３００
ｎｍの深さまでエッチングし、トレンチ１０９を形成す
る。
【００３８】次に図２（ｄ）に示すように、物理的スパ
ッタリング法を用い、トレンチを形成する際にハードマ
スクとして用いた二酸化シリコン膜１０４の肩部をエッ
チング加工してテーパー形状のハードマスク１１１を形
成する。物理的スパッタリングは平行平板ＲＩＥ装置を
用い、スパッタリングガスはアルゴンガス２００ｓｃｃ
ｍ、圧力１００ｍＴｏｒｒ、ＲＦ電力４００Ｗの条件下
で行われる。図２（ｄ）に示す本実施例では物理的スパ
ッタリング法にてテーパー形状に加工されたハードマス
ク１１１は上面の平らな部分ｘと側面の垂直な部分ｙが
両方とも残存するように描かれているが、もちろんこの
ｘ部分とｙ部分との両方が、あるいは一方が無くなるま
で物理的スパッタリングを続けても何ら問題ない。
【００３９】次に図２（ｅ）に示すように、ＣＶＤ法を
用いて全面に二酸化シリコン膜１１２を５００ｎｍの厚
さに成膜する。この二酸化シリコン膜１１２の成膜膜厚
は、トレンチ１０９の深さよりも十分厚く設定する必要
がある。トレンチ１０９の上方に位置するハードマスク
１１１がテーパー形状に加工されているため、ＣＶＤ法
にて堆積する二酸化シリコン膜１１２の段差被覆性が１
００％に及ばなくても、トレンチ上方角部で二酸化シリ
コン膜１１２同士が接触してトレンチ内部に空隙が生じ
ることはない。
【００４０】次に図２（ｆ）に示すように、ＣＭＰ法を
用いて二酸化シリコン膜１１２及びテーパー加工したハ
ードマスク１１１を研磨バックする。この研磨バック
は、テーパー加工したハードマスク１１１が露出し、な
おかつハードマスク１１１が無くならないような範囲で
行うことができるように研磨時間を設定する。
【００４１】次に図２（ｇ）に示すように、研磨バック
したハードマスク１１１の残りの部分をフッ酸水溶液で
ウエットエッチング除去する。
【００４２】第２の実施例の特徴は、シリコン基板１０
１をエッチングしてトレンチ１０９を形成するときに用
いるハードマスクを二酸化シリコン膜のみの１層で構成
しているところにある。ハードマスクをシリコン窒化膜
と二酸化シリコン膜の積層構造とするのに比べてハード
マスク形成の工程数を削減することができる。また、Ｃ
ＭＰ後のウエットエッチング工程もフッ酸によるエッチ
ングのみでハードマスクを除去することができ、更なる
工程数の削減が期待できる。
【００４３】実施例３ 次に本発明の第３の実施例を図３を用いて説明する。ま
ず図３（ａ）に示すように、シリコン基板１０１に熱酸
化法を用いて二酸化シリコン膜１０５を１５０ｎｍの厚
さに成膜する。次にＣＶＤ法でシリコン窒化膜１０６を
１００ｎｍの厚さに成膜する。その後リソグラフィ技術
を用いてレジストパターン１０７を形成する。このレジ
ストパターン１０７は将来素子領域が形成される予定の
場所に残留形成する。
【００４４】次に図３（ｂ）に示すように、異方性ドラ
イエッチング技術を用いてシリコン窒化膜１０６の不要
部分をレジストパターン１０７をエッチングマスクとし
てエッチング除去する。その後アッシング法でレジスト
パターン１０７を除去する。
【００４５】次に図３（ｃ）に示すように、等方性ウエ
ットエッチング技術を用い、残留形成されたシリコン窒
化膜１０６をエッチングマスクとして二酸化シリコン膜
１０５をウエットエッチングする。ウエットエッチング
は等方性であり、マスクとなるシリコン窒化膜１０６の
開口径よりも大きくアンダーカットが入る。このウエッ
トエッチングによって二酸化シリコン膜１０５は図３
（ｃ）で示すような形状に加工され、テーパー形状の二
酸化シリコン膜１０８が残留形成される。
【００４６】次に図３（ｄ）に示すように、シリコン窒
化膜１０６をマスクとしてシリコン基板１０１を３００
ｎｍの深さまで異方性ドライエッチングし、トレンチ１
０９を形成する。
【００４７】次に図３（ｅ）に示すように、シリコン窒
化膜１０６を加熱したリン酸水溶液でウエットエッチン
グ除去する。更にＣＶＤ法を用いて全面に二酸化シリコ
ン膜１１２を５００ｎｍの厚さに成膜する。この二酸化
シリコン膜１１２の成膜膜厚は、トレンチ１０９の深さ
よりも十分厚く設定する必要がある。トレンチ１０９の
上方に位置する二酸化シリコン膜１０８がテーパー形状
に加工されているため、ＣＶＤ法にて堆積する二酸化シ
リコン膜の段差被覆性が１００％に及ばなくてもトレン
チ上方角部で二酸化シリコン膜１１２同士が接触してト
レンチ内部に空隙が生じることはない。
【００４８】次に図３（ｆ）に示すように、ＣＭＰ法を
用いて二酸化シリコン膜１１２及びテーパー形状の二酸
化シリコン膜１０８を研磨バックする。この研磨バック
は、テーパー形状の二酸化シリコン膜１０８が露出し、
なおかつ二酸化シリコン膜１０８が無くならないような
範囲で行うことができるように研磨時間を設定する。
【００４９】次に図３（ｇ）に示すように、研磨バック
した二酸化シリコン膜１０８の残りの部分をフッ酸水溶
液でウエットエッチング除去する。
【００５０】第３の実施例の特徴は、等方性のウエット
エッチングによってトレンチ上部にテーパー形状の二酸
化シリコン膜を形成することである。これにより、テー
パー加工が容易となる。
【００５１】
【発明の効果】トレンチ内部を絶縁材料で埋め込む工程
において、本発明の製造方法ではトレンチ上部のハード
マスクがテーパー形状に斜めにエッチングされていて開
口が広がっているために、トレンチ内部に空隙を生じる
ことなくトレンチを絶縁材料で埋め込むことができる。
またトレンチ上部で斜めにエッチングされているのがハ
ードマスクであるために、トレンチ分離の幅を広げるこ
となく繰り返しピッチをリソグラフィ技術の限界にまで
小さくすることが可能となる。この製造方法を用いるこ
とにより、リソグラフィ技術の限界付近でトレンチ分離
を形成する場合、従来技術を用いた場合に比べてトレン
チ分離の繰り返しピッチを３０％程度小さくすることが
可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を説明する工程断面図
である。
【図２】本発明の第２の実施形態を説明する工程断面図
である。
【図３】本発明の第３の実施形態を説明する工程断面図
である。
【図４】従来の技術を説明する工程断面図である。
【図５】別の従来の技術を説明する工程断面図である。
【符号の説明】
１０１：シリコン基板 １０２：二酸化シリコン膜 １０３：シリコン窒化膜 １０４：二酸化シリコン膜 １０５：二酸化シリコン膜 １０６：シリコン窒化膜 １０７：レジストパターン １０８：テーパー形状の二酸化シリコン膜 １０９：トレンチ １１０：テーパー形状のシリコン窒化膜 １１１：二酸化シリコンハードマスク １１２：二酸化シリコン膜

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 素子分離領域を有する半導体装置の製造
    方法において、 半導体基板表面に絶縁膜を形成する工程と、 前記絶縁膜を所定形状にエッチングして絶縁膜マスクを
    形成する工程と、 前記絶縁膜マスクを用いて前記半導体基板をエッチング
    して溝を形成する工程と、 前記絶縁膜マスクの形状を上部の幅が下部の幅よりも狭
    くなるようなテーパー形状に加工する工程と、 前記溝に絶縁材料を埋め込む工程と、を少なくとも含む
    ことを特徴とする半導体装置の製造方法。
  2. 【請求項２】 前記絶縁膜マスクをテーパー形状に加工
    する工程を、物理的スパッタリング法により実施するこ
    とを特徴とする、請求項１記載の半導体装置の製造方
    法。
  3. 【請求項３】 前記絶縁膜マスクが、シリコン酸化膜も
    しくはシリコン酸化膜とシリコン窒化膜の積層膜から成
    ることを特徴とする、請求項１又は２に記載の半導体装
    置の製造方法。
  4. 【請求項４】 素子分離領域を有する半導体装置の製造
    方法において、 半導体基板表面に第１の絶縁膜を形成する工程と、 前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜を異方性ドライエッチングしてパター
    ニングする工程と、 パターニングされた第２の絶縁膜をマスクとして前記第
    １の絶縁膜がエッチングされる薬液を用いて前記第１の
    絶縁膜をウエットエッチングし、前記第１の絶縁膜上部
    の幅が下部の幅よりも狭くなるようなテーパー形状に加
    工する工程と、 しかる後、前記半導体基板をエッチングして溝を形成す
    る工程と、 前記溝に絶縁材料を埋め込む工程と、を少なくとも含む
    ことを特徴とする半導体装置の製造方法。
  5. 【請求項５】 前記第１の絶縁膜がシリコン酸化膜であ
    り、前記第２の絶縁膜がシリコン窒化膜である請求項４
    記載の半導体装置の製造方法。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000208434A (ja) * 1999-01-06 2000-07-28 Infineon Technol North America Corp 半導体素子をパタ―ン化する方法および半導体デバイス
KR100458120B1 (ko) * 2001-12-07 2004-11-20 동부전자 주식회사 셀로우 트렌치 소자분리 방법
JP2006245602A (ja) * 1999-03-03 2006-09-14 Hitachi Ltd 半導体集積回路装置の製造方法
JP2006339669A (ja) * 1999-03-03 2006-12-14 Elpida Memory Inc 半導体集積回路装置
KR100761466B1 (ko) 2006-06-12 2007-09-27 삼성전자주식회사 반도체장치의 소자분리구조 형성방법
US7318993B2 (en) 2001-12-21 2008-01-15 Infineon Technologies Ag Resistless lithography method for fabricating fine structures
JP2009302528A (ja) * 2008-06-11 2009-12-24 Magnachip Semiconductor Ltd 半導体素子のトリプルゲート形成方法
WO2021005980A1 (ja) * 2019-07-05 2021-01-14 富士フイルム株式会社 組成物、キット、基板の処理方法

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6274498B1 (en) * 1998-09-03 2001-08-14 Micron Technology, Inc. Methods of forming materials within openings, and method of forming isolation regions
US6372601B1 (en) 1998-09-03 2002-04-16 Micron Technology, Inc. Isolation region forming methods
TW417165B (en) * 1999-06-23 2001-01-01 Taiwan Semiconductor Mfg Manufacturing method for reducing the critical dimension of the wire and gap
US6534379B1 (en) * 2001-03-26 2003-03-18 Advanced Micro Devices, Inc. Linerless shallow trench isolation method
US6660642B2 (en) 2001-07-25 2003-12-09 Chartered Semiconductor Manufacturing Ltd. Toxic residual gas removal by non-reactive ion sputtering
TW506105B (en) * 2001-10-26 2002-10-11 Nanya Technology Corp Method for forming interconnect
US6727158B2 (en) * 2001-11-08 2004-04-27 Micron Technology, Inc. Structure and method for forming a faceted opening and a layer filling therein
US8691099B2 (en) * 2001-12-13 2014-04-08 John Gritters Process for fabricating MEMS devices
US6620715B1 (en) 2002-03-29 2003-09-16 Cypress Semiconductor Corp. Method for forming sub-critical dimension structures in an integrated circuit
DE10345398B3 (de) * 2003-09-30 2005-08-11 Infineon Technologies Ag Hartmaske und Verfahren zur Herstellung einer Hartmaske auf einem Substrat
US6924199B2 (en) * 2003-11-21 2005-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method to form flash memory with very narrow polysilicon spacing
JP4969871B2 (ja) * 2006-02-28 2012-07-04 オンセミコンダクター・トレーディング・リミテッド 集積回路製造方法
CN102254913A (zh) * 2010-05-20 2011-11-23 上海华虹Nec电子有限公司 射频ldmos器件结构及其制备方法
CN104051346B (zh) * 2013-03-11 2018-01-30 中芯国际集成电路制造(上海)有限公司 一种闪存存储器的制备方法
CN104425354A (zh) * 2013-08-20 2015-03-18 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离结构的制造方法
US9076804B2 (en) * 2013-08-23 2015-07-07 Taiwan Semiconductor Manufacturing Co., Ltd. Systems and methods to enhance passivation integrity
KR102543708B1 (ko) 2021-05-20 2023-06-16 (주)진평 퍼그 믹서

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56103446A (en) 1980-01-22 1981-08-18 Fujitsu Ltd Semiconductor device
JPS63232349A (ja) 1987-03-19 1988-09-28 Fujitsu Ltd 半導体装置の製造方法
JPH04196488A (ja) * 1990-11-28 1992-07-16 Seiko Epson Corp 半導体装置の製造方法
JPH05129179A (ja) 1991-10-31 1993-05-25 Sony Corp 半導体装置の製造方法
JP3288211B2 (ja) 1994-12-20 2002-06-04 松下電器産業株式会社 半導体装置の製造方法
US5811315A (en) * 1997-03-13 1998-09-22 National Semiconductor Corporation Method of forming and planarizing deep isolation trenches in a silicon-on-insulator (SOI) structure
TW434802B (en) * 1997-10-09 2001-05-16 United Microelectronics Corp Method of manufacturing shallow trench isolation
US5933749A (en) * 1997-10-27 1999-08-03 United Microelectronics Corp. Method for removing a top corner of a trench

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000208434A (ja) * 1999-01-06 2000-07-28 Infineon Technol North America Corp 半導体素子をパタ―ン化する方法および半導体デバイス
JP2006245602A (ja) * 1999-03-03 2006-09-14 Hitachi Ltd 半導体集積回路装置の製造方法
JP2006339669A (ja) * 1999-03-03 2006-12-14 Elpida Memory Inc 半導体集積回路装置
KR100458120B1 (ko) * 2001-12-07 2004-11-20 동부전자 주식회사 셀로우 트렌치 소자분리 방법
US7318993B2 (en) 2001-12-21 2008-01-15 Infineon Technologies Ag Resistless lithography method for fabricating fine structures
KR100761466B1 (ko) 2006-06-12 2007-09-27 삼성전자주식회사 반도체장치의 소자분리구조 형성방법
JP2009302528A (ja) * 2008-06-11 2009-12-24 Magnachip Semiconductor Ltd 半導体素子のトリプルゲート形成方法
WO2021005980A1 (ja) * 2019-07-05 2021-01-14 富士フイルム株式会社 組成物、キット、基板の処理方法
JPWO2021005980A1 (ja) * 2019-07-05 2021-01-14

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