JPH10335444A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10335444A JPH10335444A JP9146480A JP14648097A JPH10335444A JP H10335444 A JPH10335444 A JP H10335444A JP 9146480 A JP9146480 A JP 9146480A JP 14648097 A JP14648097 A JP 14648097A JP H10335444 A JPH10335444 A JP H10335444A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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Abstract
(57)【要約】
【課題】 半導体装置のトレンチ分離形成プロセスで、
トレンチ内に空隙を生じさせることなく、なおかつトレ
ンチ分離の繰り返しピッチをリソグラフィ技術の限界に
まで小さくすることが可能な半導体装置の製造方法を提
供する。 【解決手段】 トレンチ分離を形成する工程において、
ハードマスクを用いてシリコン基板をトレンチエッチン
グする工程と、上部がテーパーである形状に該ハードマ
スクを加工する工程と、を少なくとも含むことを特徴と
する。
トレンチ内に空隙を生じさせることなく、なおかつトレ
ンチ分離の繰り返しピッチをリソグラフィ技術の限界に
まで小さくすることが可能な半導体装置の製造方法を提
供する。 【解決手段】 トレンチ分離を形成する工程において、
ハードマスクを用いてシリコン基板をトレンチエッチン
グする工程と、上部がテーパーである形状に該ハードマ
スクを加工する工程と、を少なくとも含むことを特徴と
する。
Description
【0001】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にトレンチ分離の製造方法に関する。
法に関し、特にトレンチ分離の製造方法に関する。
【0002】
【従来の技術】従来のトレンチ分離の製造方法の一例と
して、図4の工程断面図に示されるような方法がある。
して、図4の工程断面図に示されるような方法がある。
【0003】まず、図4(a)に示すように、シリコン
半導体基板201上に二酸化シリコン膜202、シリコ
ン窒化膜203を順次形成し、リソグラフィ技術を用い
て素子領域となる予定の場所にレジストパターン207
を形成する。
半導体基板201上に二酸化シリコン膜202、シリコ
ン窒化膜203を順次形成し、リソグラフィ技術を用い
て素子領域となる予定の場所にレジストパターン207
を形成する。
【0004】次に図4(b)に示すように異方性ドライ
エッチング技術を用い、レジストパターン207をマス
クとしてシリコン窒化膜203、シリコン酸化膜202
の不要部分を順次エッチング除去する。その後レジスト
パターン207を除去する。
エッチング技術を用い、レジストパターン207をマス
クとしてシリコン窒化膜203、シリコン酸化膜202
の不要部分を順次エッチング除去する。その後レジスト
パターン207を除去する。
【0005】次に図4(c)に示すようにシリコン窒化
膜203をエッチングマスクとし、異方性ドライエッチ
ング技術を用いてシリコン基板201を所定の深さまで
垂直にエッチングし、トレンチ208を形成する。
膜203をエッチングマスクとし、異方性ドライエッチ
ング技術を用いてシリコン基板201を所定の深さまで
垂直にエッチングし、トレンチ208を形成する。
【0006】次に図4(d)に示すように二酸化シリコ
ン膜212を化学気相成長法(CVD法)を用いて全面
に成膜する。この二酸化シリコン膜212の膜厚は、少
なくともトレンチ208の深さよりも厚くなければなら
ない。
ン膜212を化学気相成長法(CVD法)を用いて全面
に成膜する。この二酸化シリコン膜212の膜厚は、少
なくともトレンチ208の深さよりも厚くなければなら
ない。
【0007】ところで、現在用いられている二酸化シリ
コン膜CVD法の段差被覆性は100%には及ばず、側
壁に被着する二酸化シリコンの膜厚は水平な面に被着す
る二酸化シリコンの膜厚よりも薄い。また、通常段差の
角部へ二酸化シリコン膜が堆積する速度は側面部に堆積
する速度に比べて速い。そのため、従来技術ではトレン
チ208内部を二酸化シリコン膜212で埋め込む過程
でトレンチ内部に空隙213が形成されてしまう。
コン膜CVD法の段差被覆性は100%には及ばず、側
壁に被着する二酸化シリコンの膜厚は水平な面に被着す
る二酸化シリコンの膜厚よりも薄い。また、通常段差の
角部へ二酸化シリコン膜が堆積する速度は側面部に堆積
する速度に比べて速い。そのため、従来技術ではトレン
チ208内部を二酸化シリコン膜212で埋め込む過程
でトレンチ内部に空隙213が形成されてしまう。
【0008】そして図4(e)に示すように、基板全面
を化学機械研磨法(CMP)にて研磨バックする。研磨
する量は、少なくとも先に残留形成したシリコン窒化膜
203が露出し、なおかつシリコン窒化膜203が無く
ならない範囲とする。この研磨を行うと、トレンチ内の
空隙213の一部が研磨された二酸化シリコン膜の上面
に露出する可能性がある。
を化学機械研磨法(CMP)にて研磨バックする。研磨
する量は、少なくとも先に残留形成したシリコン窒化膜
203が露出し、なおかつシリコン窒化膜203が無く
ならない範囲とする。この研磨を行うと、トレンチ内の
空隙213の一部が研磨された二酸化シリコン膜の上面
に露出する可能性がある。
【0009】最後に図4(f)に示すように、該シリコ
ン窒化膜203、二酸化シリコン膜202を順次ウエッ
トエッチングを行って除去する。このウエットエッチン
グを行うとトレンチ内部の二酸化シリコンの膜厚が更に
薄くなり、該空隙213がより一層露出することとな
る。またこの空隙内に二酸化シリコン膜のエッチングを
行うフッ酸水溶液等のエッチャントが入り込むと、更に
空隙213がエッチングされて大きくなる可能性があ
る。
ン窒化膜203、二酸化シリコン膜202を順次ウエッ
トエッチングを行って除去する。このウエットエッチン
グを行うとトレンチ内部の二酸化シリコンの膜厚が更に
薄くなり、該空隙213がより一層露出することとな
る。またこの空隙内に二酸化シリコン膜のエッチングを
行うフッ酸水溶液等のエッチャントが入り込むと、更に
空隙213がエッチングされて大きくなる可能性があ
る。
【0010】このように、従来技術を用いてトレンチ分
離を形成するとトレンチを埋め込んだ二酸化シリコン膜
に溝、若しくは穴が形成されることが分かる。この溝に
ゲート電極材料が入り込むと、ゲートエッチング時に溝
中の導電材料が除去しきれずに残り、ゲート電極同士の
短絡を引き起こすおそれがある。
離を形成するとトレンチを埋め込んだ二酸化シリコン膜
に溝、若しくは穴が形成されることが分かる。この溝に
ゲート電極材料が入り込むと、ゲートエッチング時に溝
中の導電材料が除去しきれずに残り、ゲート電極同士の
短絡を引き起こすおそれがある。
【0011】この不具合の原因は、トレンチ上部の角部
での二酸化シリコン膜の堆積速度が側面部に堆積する速
度に比べて速いということである。このためトレンチ内
部が完全に埋設される前にトレンチ上部が二酸化シリコ
ン膜で塞がり、トレンチ内部に空隙ができるのである。
での二酸化シリコン膜の堆積速度が側面部に堆積する速
度に比べて速いということである。このためトレンチ内
部が完全に埋設される前にトレンチ上部が二酸化シリコ
ン膜で塞がり、トレンチ内部に空隙ができるのである。
【0012】上記問題を克服するために、例えば、特開
昭56−103446号公報に記載されている技術が提
案されている。この技術について、図5(a)ないし
(e)を用いて説明する。
昭56−103446号公報に記載されている技術が提
案されている。この技術について、図5(a)ないし
(e)を用いて説明する。
【0013】まず図5(a)に示すように、シリコン基
板上にシリコンをエピタキシャル成長させた半導体基板
201上に二酸化シリコン膜204、シリコン窒化膜2
05を順次成膜する。この窒化膜205上にリソグラフ
ィ技術を用いてレジストパターン207を形成する。
板上にシリコンをエピタキシャル成長させた半導体基板
201上に二酸化シリコン膜204、シリコン窒化膜2
05を順次成膜する。この窒化膜205上にリソグラフ
ィ技術を用いてレジストパターン207を形成する。
【0014】次に図5(b)に示すようにレジストパタ
ーン207をマスクとし、異方性ドライエッチング技術
を用いてシリコン窒化膜205、二酸化シリコン膜20
4、半導体基板201をエッチングしてトレンチ208
を形成する。トレンチの断面形状は等幅に形成される。
ーン207をマスクとし、異方性ドライエッチング技術
を用いてシリコン窒化膜205、二酸化シリコン膜20
4、半導体基板201をエッチングしてトレンチ208
を形成する。トレンチの断面形状は等幅に形成される。
【0015】次に図5(c)に示すようにレジストパタ
ーン207をアッシング法などで除去する。更にフッ酸
系の薬品により二酸化シリコン膜204の開口を所望の
大きさに広げる。この後、該二酸化シリコン膜204を
マスクとして水酸化カリウム(KOH)溶液あるいはエ
チレンジアミン溶液等を用いて異方性エッチングを行
う。すると前記トレンチ208の肩部のシリコンが除去
されて、トレンチ208の側壁は上部において斜面とな
る。かくして断面形状が等幅の部分とそれに連続するテ
ーパー状の上部とからなるトレンチが得られる。
ーン207をアッシング法などで除去する。更にフッ酸
系の薬品により二酸化シリコン膜204の開口を所望の
大きさに広げる。この後、該二酸化シリコン膜204を
マスクとして水酸化カリウム(KOH)溶液あるいはエ
チレンジアミン溶液等を用いて異方性エッチングを行
う。すると前記トレンチ208の肩部のシリコンが除去
されて、トレンチ208の側壁は上部において斜面とな
る。かくして断面形状が等幅の部分とそれに連続するテ
ーパー状の上部とからなるトレンチが得られる。
【0016】この後は通常の工程に従って進められる。
すなわち図5(d)に示すようにCVD法を用いて全面
に二酸化シリコン膜212を成膜してトレンチを埋設
し、その後CMP法により全面を研磨バックし、更にシ
リコン窒化膜205をウエットエッチングにより除去す
る。次に二酸化シリコン膜204をウエットエッチング
法で除去し、図5(e)に示すようなトレンチ分離を得
る。この従来技術によれば、トレンチ208を二酸化シ
リコン膜212で埋め込む工程で、トレンチの幅が上方
で広がっている形状を有するために、シリコン基板表面
付近に空隙が生じることはない。
すなわち図5(d)に示すようにCVD法を用いて全面
に二酸化シリコン膜212を成膜してトレンチを埋設
し、その後CMP法により全面を研磨バックし、更にシ
リコン窒化膜205をウエットエッチングにより除去す
る。次に二酸化シリコン膜204をウエットエッチング
法で除去し、図5(e)に示すようなトレンチ分離を得
る。この従来技術によれば、トレンチ208を二酸化シ
リコン膜212で埋め込む工程で、トレンチの幅が上方
で広がっている形状を有するために、シリコン基板表面
付近に空隙が生じることはない。
【0017】
【発明が解決しようとする課題】例えばトレンチ分離と
素子領域のピッチをPとする。このピッチPはトレンチ
分離の幅と素子領域の幅の和であるが、このトレンチ分
離幅と素子領域幅は一般的には次のように決定される。
すなわち、トレンチ分離幅はその電気的分離を可能とす
る幅以上の幅が必要である。このとき、例えばDRAM
等のメモリやゲートアレイなど、アレイの集積度を高く
する必要のあるレイアウトではそのトレンチ分離幅は電
気的分離を可能とする範囲の最小の幅を用いる。また、
素子領域幅はトランジスタのチャネル幅、その素子領域
に接続されるコンタクトホールの直径及びコンタクトホ
ールと素子領域端までの距離によって決定される。一般
的には素子領域幅も可能な範囲で小さくすることが求め
られる。よってトレンチ分離と素子領域のピッチPは上
述した最小トレンチ分離幅と最小素子領域幅の和とな
る。このピッチPを小さくすることがメモリやゲートア
レイの集積度を高くする上で重要である。
素子領域のピッチをPとする。このピッチPはトレンチ
分離の幅と素子領域の幅の和であるが、このトレンチ分
離幅と素子領域幅は一般的には次のように決定される。
すなわち、トレンチ分離幅はその電気的分離を可能とす
る幅以上の幅が必要である。このとき、例えばDRAM
等のメモリやゲートアレイなど、アレイの集積度を高く
する必要のあるレイアウトではそのトレンチ分離幅は電
気的分離を可能とする範囲の最小の幅を用いる。また、
素子領域幅はトランジスタのチャネル幅、その素子領域
に接続されるコンタクトホールの直径及びコンタクトホ
ールと素子領域端までの距離によって決定される。一般
的には素子領域幅も可能な範囲で小さくすることが求め
られる。よってトレンチ分離と素子領域のピッチPは上
述した最小トレンチ分離幅と最小素子領域幅の和とな
る。このピッチPを小さくすることがメモリやゲートア
レイの集積度を高くする上で重要である。
【0018】ところが現在ではこのピッチPはリソグラ
フィ技術の限界によって規定されることがほとんどであ
る。つまり電気的なピッチの下限よりもリソグラフィ技
術のピッチパターンの解像限界の方が大きいのである。
フィ技術の限界によって規定されることがほとんどであ
る。つまり電気的なピッチの下限よりもリソグラフィ技
術のピッチパターンの解像限界の方が大きいのである。
【0019】ところで、従来技術の問題点は、図5
(e)で示す従来技術によって形成されたトレンチ分離
のピッチPをリソグラフィ技術の限界にまで小さくする
と、トレンチ上部が斜めにエッチングされているために
素子領域の幅Wがせまくなることである。また、素子領
域の幅Wをある一定以上確保しようとすると、トレンチ
上部が斜めになって広くなる分をあらかじめ見込んでピ
ッチPを設定する必要がある。すなわち、トレンチ分離
のピッチをリソグラフィ技術の限界まで小さくすること
ができない。これは、電気的な素子分離の観点からはト
レンチ上部の斜めになっている部分は実質的な素子分離
には寄与しておらず不要であるにもかかわらず、トレン
チ内に空隙を作らないためだけに形成する必要があるか
らである。
(e)で示す従来技術によって形成されたトレンチ分離
のピッチPをリソグラフィ技術の限界にまで小さくする
と、トレンチ上部が斜めにエッチングされているために
素子領域の幅Wがせまくなることである。また、素子領
域の幅Wをある一定以上確保しようとすると、トレンチ
上部が斜めになって広くなる分をあらかじめ見込んでピ
ッチPを設定する必要がある。すなわち、トレンチ分離
のピッチをリソグラフィ技術の限界まで小さくすること
ができない。これは、電気的な素子分離の観点からはト
レンチ上部の斜めになっている部分は実質的な素子分離
には寄与しておらず不要であるにもかかわらず、トレン
チ内に空隙を作らないためだけに形成する必要があるか
らである。
【0020】したがって、本発明は、半導体装置のトレ
ンチ分離形成プロセスで、トレンチ内に空隙を生じさせ
ることなく、なおかつトレンチ分離の繰り返しピッチを
リソグラフィ技術の限界にまで小さくすることが可能な
半導体装置の製造方法を提供することを目的とする。ア
レイのピッチを小さくすることで、半導体装置の一層の
高集積化が可能となる。
ンチ分離形成プロセスで、トレンチ内に空隙を生じさせ
ることなく、なおかつトレンチ分離の繰り返しピッチを
リソグラフィ技術の限界にまで小さくすることが可能な
半導体装置の製造方法を提供することを目的とする。ア
レイのピッチを小さくすることで、半導体装置の一層の
高集積化が可能となる。
【0021】
【発明を解決するための手段】この目的を達成するため
に、本発明の半導体装置の製造方法は、トレンチ分離を
形成する工程において、ハードマスクを用いてシリコン
基板をトレンチエッチングする工程と、上部がテーパー
である形状に該ハードマスクを加工する工程と、を少な
くとも含むことを特徴とする。
に、本発明の半導体装置の製造方法は、トレンチ分離を
形成する工程において、ハードマスクを用いてシリコン
基板をトレンチエッチングする工程と、上部がテーパー
である形状に該ハードマスクを加工する工程と、を少な
くとも含むことを特徴とする。
【0022】すなわち、本発明は、素子分離領域を有す
る半導体装置の製造方法において、半導体基板表面に絶
縁膜を形成する工程と、前記絶縁膜を所定形状にエッチ
ングして絶縁膜マスクを形成する工程と、前記絶縁膜マ
スクを用いて前記半導体基板をエッチングして溝を形成
する工程と、前記絶縁膜マスクの形状を上部の幅が下部
の幅よりも狭くなるようなテーパー形状に加工する工程
と、前記溝に絶縁材料を埋め込む工程と、を少なくとも
含むことを特徴とする半導体装置の製造方法であり、前
記絶縁膜マスクをテーパー形状に加工する工程を、物理
的スパッタリング法により実施することを特徴とする上
記製造方法であり、前記絶縁膜マスクが、シリコン酸化
膜もしくはシリコン酸化膜とシリコン窒化膜の積層膜か
ら成ることを特徴とする上記製造方法である。
る半導体装置の製造方法において、半導体基板表面に絶
縁膜を形成する工程と、前記絶縁膜を所定形状にエッチ
ングして絶縁膜マスクを形成する工程と、前記絶縁膜マ
スクを用いて前記半導体基板をエッチングして溝を形成
する工程と、前記絶縁膜マスクの形状を上部の幅が下部
の幅よりも狭くなるようなテーパー形状に加工する工程
と、前記溝に絶縁材料を埋め込む工程と、を少なくとも
含むことを特徴とする半導体装置の製造方法であり、前
記絶縁膜マスクをテーパー形状に加工する工程を、物理
的スパッタリング法により実施することを特徴とする上
記製造方法であり、前記絶縁膜マスクが、シリコン酸化
膜もしくはシリコン酸化膜とシリコン窒化膜の積層膜か
ら成ることを特徴とする上記製造方法である。
【0023】また本発明は、素子分離領域を有する半導
体装置の製造方法において、半導体基板表面に第1の絶
縁膜を形成する工程と、前記第1の絶縁膜上に第2の絶
縁膜を形成する工程と、前記第2の絶縁膜を異方性ドラ
イエッチングしてパターニングする工程と、パターニン
グされた第2の絶縁膜をマスクとして前記第1の絶縁膜
がエッチングされる薬液を用いて前記第1の絶縁膜をウ
エットエッチングし、前記第1の絶縁膜上部の幅が下部
の幅よりも狭くなるようなテーパー形状に加工する工程
と、しかる後、前記半導体基板をエッチングして溝を形
成する工程と、前記溝に絶縁材料を埋め込む工程と、を
少なくとも含むことを特徴とする半導体装置の製造方法
であり、前記第1の絶縁膜がシリコン酸化膜であり、前
記第2の絶縁膜がシリコン窒化膜である製造方法であ
る。
体装置の製造方法において、半導体基板表面に第1の絶
縁膜を形成する工程と、前記第1の絶縁膜上に第2の絶
縁膜を形成する工程と、前記第2の絶縁膜を異方性ドラ
イエッチングしてパターニングする工程と、パターニン
グされた第2の絶縁膜をマスクとして前記第1の絶縁膜
がエッチングされる薬液を用いて前記第1の絶縁膜をウ
エットエッチングし、前記第1の絶縁膜上部の幅が下部
の幅よりも狭くなるようなテーパー形状に加工する工程
と、しかる後、前記半導体基板をエッチングして溝を形
成する工程と、前記溝に絶縁材料を埋め込む工程と、を
少なくとも含むことを特徴とする半導体装置の製造方法
であり、前記第1の絶縁膜がシリコン酸化膜であり、前
記第2の絶縁膜がシリコン窒化膜である製造方法であ
る。
【0024】
【発明の実施の形態】上記の構成により、トレンチ内部
を絶縁材料で埋め込む工程において、トレンチ上部のハ
ードマスクがテーパー形状に斜めにエッチングされてい
て開口が広がっているために、トレンチ内部に空隙を生
じることなくトレンチを埋め込むことができ、また斜め
にエッチングされているのがハードマスクであるため
に、トレンチ分離の幅が広くならず、トレンチ分離の操
り返しピッチをリソグラフィ技術の限界にまで小さくす
ることが可能な半導体装置のトレンチ分離の製造方法を
提供することができる。
を絶縁材料で埋め込む工程において、トレンチ上部のハ
ードマスクがテーパー形状に斜めにエッチングされてい
て開口が広がっているために、トレンチ内部に空隙を生
じることなくトレンチを埋め込むことができ、また斜め
にエッチングされているのがハードマスクであるため
に、トレンチ分離の幅が広くならず、トレンチ分離の操
り返しピッチをリソグラフィ技術の限界にまで小さくす
ることが可能な半導体装置のトレンチ分離の製造方法を
提供することができる。
【0025】
【実施例】以下、実施例により本発明を具体的に説明す
るが、本発明はこれらの実施例のみに限定されるもので
はない。
るが、本発明はこれらの実施例のみに限定されるもので
はない。
【0026】実施例1 本発明の第1の実施例を図1の工程断面図を用いて説明
する。まず図1(a)に示すように、シリコン基板10
1に熱酸化法を用いて二酸化シリコン膜102を20n
mの厚さに成膜する。次にCVD法でシリコン窒化膜1
03を200nmの厚さに成膜する。その後リソグラフ
ィ技術を用いてレジストパターン107を形成する。こ
のレジストパターン107は将来素子領域が形成される
予定の場所に残留形成する。
する。まず図1(a)に示すように、シリコン基板10
1に熱酸化法を用いて二酸化シリコン膜102を20n
mの厚さに成膜する。次にCVD法でシリコン窒化膜1
03を200nmの厚さに成膜する。その後リソグラフ
ィ技術を用いてレジストパターン107を形成する。こ
のレジストパターン107は将来素子領域が形成される
予定の場所に残留形成する。
【0027】次に図1(b)に示すように、異方性ドラ
イエッチング技術を用いてシリコン窒化膜103、二酸
化シリコン膜102の不要部分をレジストパターン10
7をエッチングマスクとしてエッチング除去する。その
後アッシング法でレジストパターン107を除去する。
イエッチング技術を用いてシリコン窒化膜103、二酸
化シリコン膜102の不要部分をレジストパターン10
7をエッチングマスクとしてエッチング除去する。その
後アッシング法でレジストパターン107を除去する。
【0028】次に図1(c)に示すように、異方性ドラ
イエッチング技術を用い、残留形成されたシリコン窒化
膜103をマスクとしてシリコン基板101を300n
mの深さまでエッチングし、トレンチ109を形成す
る。
イエッチング技術を用い、残留形成されたシリコン窒化
膜103をマスクとしてシリコン基板101を300n
mの深さまでエッチングし、トレンチ109を形成す
る。
【0029】次に図1(d)に示すように、物理的スパ
ッタリング法を用い、トレンチを形成する際にハードマ
スクとして用いたシリコン窒化膜103の肩部をエッチ
ング加工してテーパー形状のシリコン窒化膜110を形
成する。物理的スパッタリングは平行平板リアクティブ
イオンエッチング(RIE)装置を用い、スパッタリン
グガスはアルゴンガス200sccm、圧力100mT
orr、高周波(RF)電力400Wの条件下で行われ
る。図1(d)に示す本実施例では物理的スパッタリン
グ法にてテーパー形状に加工されたハードマスクは上面
の平らな部分xと側面の垂直な部分yが両方とも残存す
るように描かれているが、もちろんこのx部分とy部分
との両方が、あるいは一方が無くなるまで物理的スパッ
タリングを続けても何ら問題ない。
ッタリング法を用い、トレンチを形成する際にハードマ
スクとして用いたシリコン窒化膜103の肩部をエッチ
ング加工してテーパー形状のシリコン窒化膜110を形
成する。物理的スパッタリングは平行平板リアクティブ
イオンエッチング(RIE)装置を用い、スパッタリン
グガスはアルゴンガス200sccm、圧力100mT
orr、高周波(RF)電力400Wの条件下で行われ
る。図1(d)に示す本実施例では物理的スパッタリン
グ法にてテーパー形状に加工されたハードマスクは上面
の平らな部分xと側面の垂直な部分yが両方とも残存す
るように描かれているが、もちろんこのx部分とy部分
との両方が、あるいは一方が無くなるまで物理的スパッ
タリングを続けても何ら問題ない。
【0030】次に図1(e)に示すように、CVD法を
用いて全面に二酸化シリコン膜112を500nmの厚
さに成膜する。この二酸化シリコン膜112の成膜膜厚
は、トレンチ109の深さよりも十分厚く設定する必要
がある。トレンチ109の上方に位置するシリコン窒化
膜110がテーパー形状に加工されているため、CVD
法にて堆積する二酸化シリコン膜112の段差被覆性が
100%に及ばなくても、トレンチ上方角部で二酸化シ
リコン膜112同士が接触してトレンチ内部に空隙が生
じることはない。
用いて全面に二酸化シリコン膜112を500nmの厚
さに成膜する。この二酸化シリコン膜112の成膜膜厚
は、トレンチ109の深さよりも十分厚く設定する必要
がある。トレンチ109の上方に位置するシリコン窒化
膜110がテーパー形状に加工されているため、CVD
法にて堆積する二酸化シリコン膜112の段差被覆性が
100%に及ばなくても、トレンチ上方角部で二酸化シ
リコン膜112同士が接触してトレンチ内部に空隙が生
じることはない。
【0031】次に図1(f)に示すように、CMP法を
用いて二酸化シリコン膜112を研磨バックする。この
研磨バックは、テーパー形状のシリコン窒化膜110が
露出し、なおかつシリコン窒化膜110が無くならない
ような範囲で行うことができるように研磨時間を設定す
る。
用いて二酸化シリコン膜112を研磨バックする。この
研磨バックは、テーパー形状のシリコン窒化膜110が
露出し、なおかつシリコン窒化膜110が無くならない
ような範囲で行うことができるように研磨時間を設定す
る。
【0032】次に図1(g)に示すように、研磨バック
したシリコン窒化膜110の残りの部分を加熱したリン
酸水溶液でウエットエッチング除去する。引き続きフッ
酸水溶液で二酸化シリコン膜102をウエットエッチン
グ除去する。
したシリコン窒化膜110の残りの部分を加熱したリン
酸水溶液でウエットエッチング除去する。引き続きフッ
酸水溶液で二酸化シリコン膜102をウエットエッチン
グ除去する。
【0033】このようにして形成された半導体装置は、
トレンチ分離の繰り返しピッチPがリソグラフィの解像
限界にまで十分小さくすることが可能で、十分な素子領
域の幅Wを確保することが可能である。
トレンチ分離の繰り返しピッチPがリソグラフィの解像
限界にまで十分小さくすることが可能で、十分な素子領
域の幅Wを確保することが可能である。
【0034】なお、本発明においては、半導体基板をエ
ッチングして溝を形成した後、絶縁膜マスクの形状を上
部の幅が下部の幅よりも狭くなるようなテーパー形状に
加工したが、先に絶縁膜マスクをテーパー形状に加工し
てから半導体基板に溝を形成してもよい。
ッチングして溝を形成した後、絶縁膜マスクの形状を上
部の幅が下部の幅よりも狭くなるようなテーパー形状に
加工したが、先に絶縁膜マスクをテーパー形状に加工し
てから半導体基板に溝を形成してもよい。
【0035】実施例2 次に本発明の第2の実施例を図2を用いて説明する。ま
ず図2(a)に示すように、シリコン基板101上にC
VD法で二酸化シリコン膜104を200nmの厚さに
成膜する。その後リソグラフィ技術を用いてレジストパ
ターン107を形成する。このレジストパターン107
は将来素子領域が形成される予定の場所に残留形成す
る。
ず図2(a)に示すように、シリコン基板101上にC
VD法で二酸化シリコン膜104を200nmの厚さに
成膜する。その後リソグラフィ技術を用いてレジストパ
ターン107を形成する。このレジストパターン107
は将来素子領域が形成される予定の場所に残留形成す
る。
【0036】次に図2(b)に示すように、異方性ドラ
イエッチング技術を用いて二酸化シリコン膜104の不
要部分をレジストパターン107をエッチングマスクと
してエッチング除去する。その後アッシング法でレジス
トパターン107を除去する。
イエッチング技術を用いて二酸化シリコン膜104の不
要部分をレジストパターン107をエッチングマスクと
してエッチング除去する。その後アッシング法でレジス
トパターン107を除去する。
【0037】次に図2(c)に示すように、異方性ドラ
イエッチング技術を用い、残留形成された二酸化シリコ
ン膜104をマスクとしてシリコン基板101を300
nmの深さまでエッチングし、トレンチ109を形成す
る。
イエッチング技術を用い、残留形成された二酸化シリコ
ン膜104をマスクとしてシリコン基板101を300
nmの深さまでエッチングし、トレンチ109を形成す
る。
【0038】次に図2(d)に示すように、物理的スパ
ッタリング法を用い、トレンチを形成する際にハードマ
スクとして用いた二酸化シリコン膜104の肩部をエッ
チング加工してテーパー形状のハードマスク111を形
成する。物理的スパッタリングは平行平板RIE装置を
用い、スパッタリングガスはアルゴンガス200scc
m、圧力100mTorr、RF電力400Wの条件下
で行われる。図2(d)に示す本実施例では物理的スパ
ッタリング法にてテーパー形状に加工されたハードマス
ク111は上面の平らな部分xと側面の垂直な部分yが
両方とも残存するように描かれているが、もちろんこの
x部分とy部分との両方が、あるいは一方が無くなるま
で物理的スパッタリングを続けても何ら問題ない。
ッタリング法を用い、トレンチを形成する際にハードマ
スクとして用いた二酸化シリコン膜104の肩部をエッ
チング加工してテーパー形状のハードマスク111を形
成する。物理的スパッタリングは平行平板RIE装置を
用い、スパッタリングガスはアルゴンガス200scc
m、圧力100mTorr、RF電力400Wの条件下
で行われる。図2(d)に示す本実施例では物理的スパ
ッタリング法にてテーパー形状に加工されたハードマス
ク111は上面の平らな部分xと側面の垂直な部分yが
両方とも残存するように描かれているが、もちろんこの
x部分とy部分との両方が、あるいは一方が無くなるま
で物理的スパッタリングを続けても何ら問題ない。
【0039】次に図2(e)に示すように、CVD法を
用いて全面に二酸化シリコン膜112を500nmの厚
さに成膜する。この二酸化シリコン膜112の成膜膜厚
は、トレンチ109の深さよりも十分厚く設定する必要
がある。トレンチ109の上方に位置するハードマスク
111がテーパー形状に加工されているため、CVD法
にて堆積する二酸化シリコン膜112の段差被覆性が1
00%に及ばなくても、トレンチ上方角部で二酸化シリ
コン膜112同士が接触してトレンチ内部に空隙が生じ
ることはない。
用いて全面に二酸化シリコン膜112を500nmの厚
さに成膜する。この二酸化シリコン膜112の成膜膜厚
は、トレンチ109の深さよりも十分厚く設定する必要
がある。トレンチ109の上方に位置するハードマスク
111がテーパー形状に加工されているため、CVD法
にて堆積する二酸化シリコン膜112の段差被覆性が1
00%に及ばなくても、トレンチ上方角部で二酸化シリ
コン膜112同士が接触してトレンチ内部に空隙が生じ
ることはない。
【0040】次に図2(f)に示すように、CMP法を
用いて二酸化シリコン膜112及びテーパー加工したハ
ードマスク111を研磨バックする。この研磨バック
は、テーパー加工したハードマスク111が露出し、な
おかつハードマスク111が無くならないような範囲で
行うことができるように研磨時間を設定する。
用いて二酸化シリコン膜112及びテーパー加工したハ
ードマスク111を研磨バックする。この研磨バック
は、テーパー加工したハードマスク111が露出し、な
おかつハードマスク111が無くならないような範囲で
行うことができるように研磨時間を設定する。
【0041】次に図2(g)に示すように、研磨バック
したハードマスク111の残りの部分をフッ酸水溶液で
ウエットエッチング除去する。
したハードマスク111の残りの部分をフッ酸水溶液で
ウエットエッチング除去する。
【0042】第2の実施例の特徴は、シリコン基板10
1をエッチングしてトレンチ109を形成するときに用
いるハードマスクを二酸化シリコン膜のみの1層で構成
しているところにある。ハードマスクをシリコン窒化膜
と二酸化シリコン膜の積層構造とするのに比べてハード
マスク形成の工程数を削減することができる。また、C
MP後のウエットエッチング工程もフッ酸によるエッチ
ングのみでハードマスクを除去することができ、更なる
工程数の削減が期待できる。
1をエッチングしてトレンチ109を形成するときに用
いるハードマスクを二酸化シリコン膜のみの1層で構成
しているところにある。ハードマスクをシリコン窒化膜
と二酸化シリコン膜の積層構造とするのに比べてハード
マスク形成の工程数を削減することができる。また、C
MP後のウエットエッチング工程もフッ酸によるエッチ
ングのみでハードマスクを除去することができ、更なる
工程数の削減が期待できる。
【0043】実施例3 次に本発明の第3の実施例を図3を用いて説明する。ま
ず図3(a)に示すように、シリコン基板101に熱酸
化法を用いて二酸化シリコン膜105を150nmの厚
さに成膜する。次にCVD法でシリコン窒化膜106を
100nmの厚さに成膜する。その後リソグラフィ技術
を用いてレジストパターン107を形成する。このレジ
ストパターン107は将来素子領域が形成される予定の
場所に残留形成する。
ず図3(a)に示すように、シリコン基板101に熱酸
化法を用いて二酸化シリコン膜105を150nmの厚
さに成膜する。次にCVD法でシリコン窒化膜106を
100nmの厚さに成膜する。その後リソグラフィ技術
を用いてレジストパターン107を形成する。このレジ
ストパターン107は将来素子領域が形成される予定の
場所に残留形成する。
【0044】次に図3(b)に示すように、異方性ドラ
イエッチング技術を用いてシリコン窒化膜106の不要
部分をレジストパターン107をエッチングマスクとし
てエッチング除去する。その後アッシング法でレジスト
パターン107を除去する。
イエッチング技術を用いてシリコン窒化膜106の不要
部分をレジストパターン107をエッチングマスクとし
てエッチング除去する。その後アッシング法でレジスト
パターン107を除去する。
【0045】次に図3(c)に示すように、等方性ウエ
ットエッチング技術を用い、残留形成されたシリコン窒
化膜106をエッチングマスクとして二酸化シリコン膜
105をウエットエッチングする。ウエットエッチング
は等方性であり、マスクとなるシリコン窒化膜106の
開口径よりも大きくアンダーカットが入る。このウエッ
トエッチングによって二酸化シリコン膜105は図3
(c)で示すような形状に加工され、テーパー形状の二
酸化シリコン膜108が残留形成される。
ットエッチング技術を用い、残留形成されたシリコン窒
化膜106をエッチングマスクとして二酸化シリコン膜
105をウエットエッチングする。ウエットエッチング
は等方性であり、マスクとなるシリコン窒化膜106の
開口径よりも大きくアンダーカットが入る。このウエッ
トエッチングによって二酸化シリコン膜105は図3
(c)で示すような形状に加工され、テーパー形状の二
酸化シリコン膜108が残留形成される。
【0046】次に図3(d)に示すように、シリコン窒
化膜106をマスクとしてシリコン基板101を300
nmの深さまで異方性ドライエッチングし、トレンチ1
09を形成する。
化膜106をマスクとしてシリコン基板101を300
nmの深さまで異方性ドライエッチングし、トレンチ1
09を形成する。
【0047】次に図3(e)に示すように、シリコン窒
化膜106を加熱したリン酸水溶液でウエットエッチン
グ除去する。更にCVD法を用いて全面に二酸化シリコ
ン膜112を500nmの厚さに成膜する。この二酸化
シリコン膜112の成膜膜厚は、トレンチ109の深さ
よりも十分厚く設定する必要がある。トレンチ109の
上方に位置する二酸化シリコン膜108がテーパー形状
に加工されているため、CVD法にて堆積する二酸化シ
リコン膜の段差被覆性が100%に及ばなくてもトレン
チ上方角部で二酸化シリコン膜112同士が接触してト
レンチ内部に空隙が生じることはない。
化膜106を加熱したリン酸水溶液でウエットエッチン
グ除去する。更にCVD法を用いて全面に二酸化シリコ
ン膜112を500nmの厚さに成膜する。この二酸化
シリコン膜112の成膜膜厚は、トレンチ109の深さ
よりも十分厚く設定する必要がある。トレンチ109の
上方に位置する二酸化シリコン膜108がテーパー形状
に加工されているため、CVD法にて堆積する二酸化シ
リコン膜の段差被覆性が100%に及ばなくてもトレン
チ上方角部で二酸化シリコン膜112同士が接触してト
レンチ内部に空隙が生じることはない。
【0048】次に図3(f)に示すように、CMP法を
用いて二酸化シリコン膜112及びテーパー形状の二酸
化シリコン膜108を研磨バックする。この研磨バック
は、テーパー形状の二酸化シリコン膜108が露出し、
なおかつ二酸化シリコン膜108が無くならないような
範囲で行うことができるように研磨時間を設定する。
用いて二酸化シリコン膜112及びテーパー形状の二酸
化シリコン膜108を研磨バックする。この研磨バック
は、テーパー形状の二酸化シリコン膜108が露出し、
なおかつ二酸化シリコン膜108が無くならないような
範囲で行うことができるように研磨時間を設定する。
【0049】次に図3(g)に示すように、研磨バック
した二酸化シリコン膜108の残りの部分をフッ酸水溶
液でウエットエッチング除去する。
した二酸化シリコン膜108の残りの部分をフッ酸水溶
液でウエットエッチング除去する。
【0050】第3の実施例の特徴は、等方性のウエット
エッチングによってトレンチ上部にテーパー形状の二酸
化シリコン膜を形成することである。これにより、テー
パー加工が容易となる。
エッチングによってトレンチ上部にテーパー形状の二酸
化シリコン膜を形成することである。これにより、テー
パー加工が容易となる。
【0051】
【発明の効果】トレンチ内部を絶縁材料で埋め込む工程
において、本発明の製造方法ではトレンチ上部のハード
マスクがテーパー形状に斜めにエッチングされていて開
口が広がっているために、トレンチ内部に空隙を生じる
ことなくトレンチを絶縁材料で埋め込むことができる。
またトレンチ上部で斜めにエッチングされているのがハ
ードマスクであるために、トレンチ分離の幅を広げるこ
となく繰り返しピッチをリソグラフィ技術の限界にまで
小さくすることが可能となる。この製造方法を用いるこ
とにより、リソグラフィ技術の限界付近でトレンチ分離
を形成する場合、従来技術を用いた場合に比べてトレン
チ分離の繰り返しピッチを30%程度小さくすることが
可能である。
において、本発明の製造方法ではトレンチ上部のハード
マスクがテーパー形状に斜めにエッチングされていて開
口が広がっているために、トレンチ内部に空隙を生じる
ことなくトレンチを絶縁材料で埋め込むことができる。
またトレンチ上部で斜めにエッチングされているのがハ
ードマスクであるために、トレンチ分離の幅を広げるこ
となく繰り返しピッチをリソグラフィ技術の限界にまで
小さくすることが可能となる。この製造方法を用いるこ
とにより、リソグラフィ技術の限界付近でトレンチ分離
を形成する場合、従来技術を用いた場合に比べてトレン
チ分離の繰り返しピッチを30%程度小さくすることが
可能である。
【図1】本発明の第1の実施形態を説明する工程断面図
である。
である。
【図2】本発明の第2の実施形態を説明する工程断面図
である。
である。
【図3】本発明の第3の実施形態を説明する工程断面図
である。
である。
【図4】従来の技術を説明する工程断面図である。
【図5】別の従来の技術を説明する工程断面図である。
101:シリコン基板 102:二酸化シリコン膜 103:シリコン窒化膜 104:二酸化シリコン膜 105:二酸化シリコン膜 106:シリコン窒化膜 107:レジストパターン 108:テーパー形状の二酸化シリコン膜 109:トレンチ 110:テーパー形状のシリコン窒化膜 111:二酸化シリコンハードマスク 112:二酸化シリコン膜
Claims (5)
- 【請求項1】 素子分離領域を有する半導体装置の製造
方法において、 半導体基板表面に絶縁膜を形成する工程と、 前記絶縁膜を所定形状にエッチングして絶縁膜マスクを
形成する工程と、 前記絶縁膜マスクを用いて前記半導体基板をエッチング
して溝を形成する工程と、 前記絶縁膜マスクの形状を上部の幅が下部の幅よりも狭
くなるようなテーパー形状に加工する工程と、 前記溝に絶縁材料を埋め込む工程と、を少なくとも含む
ことを特徴とする半導体装置の製造方法。 - 【請求項2】 前記絶縁膜マスクをテーパー形状に加工
する工程を、物理的スパッタリング法により実施するこ
とを特徴とする、請求項1記載の半導体装置の製造方
法。 - 【請求項3】 前記絶縁膜マスクが、シリコン酸化膜も
しくはシリコン酸化膜とシリコン窒化膜の積層膜から成
ることを特徴とする、請求項1又は2に記載の半導体装
置の製造方法。 - 【請求項4】 素子分離領域を有する半導体装置の製造
方法において、 半導体基板表面に第1の絶縁膜を形成する工程と、 前記第1の絶縁膜上に第2の絶縁膜を形成する工程と、 前記第2の絶縁膜を異方性ドライエッチングしてパター
ニングする工程と、 パターニングされた第2の絶縁膜をマスクとして前記第
1の絶縁膜がエッチングされる薬液を用いて前記第1の
絶縁膜をウエットエッチングし、前記第1の絶縁膜上部
の幅が下部の幅よりも狭くなるようなテーパー形状に加
工する工程と、 しかる後、前記半導体基板をエッチングして溝を形成す
る工程と、 前記溝に絶縁材料を埋め込む工程と、を少なくとも含む
ことを特徴とする半導体装置の製造方法。 - 【請求項5】 前記第1の絶縁膜がシリコン酸化膜であ
り、前記第2の絶縁膜がシリコン窒化膜である請求項4
記載の半導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09146480A JP3087685B2 (ja) | 1997-06-04 | 1997-06-04 | 半導体装置の製造方法 |
KR1019980018993A KR100288507B1 (ko) | 1997-06-04 | 1998-05-26 | 반도체장치의제조방법 |
CN98102174A CN1106038C (zh) | 1997-06-04 | 1998-05-27 | 一种半导体器件的制造方法 |
US09/089,406 US6177331B1 (en) | 1997-06-04 | 1998-06-03 | Method for manufacturing semiconductor device |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09146480A JP3087685B2 (ja) | 1997-06-04 | 1997-06-04 | 半導体装置の製造方法 |
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Publication Number | Publication Date |
---|---|
JPH10335444A true JPH10335444A (ja) | 1998-12-18 |
JP3087685B2 JP3087685B2 (ja) | 2000-09-11 |
Family
ID=15408602
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP09146480A Expired - Fee Related JP3087685B2 (ja) | 1997-06-04 | 1997-06-04 | 半導体装置の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6177331B1 (ja) |
JP (1) | JP3087685B2 (ja) |
KR (1) | KR100288507B1 (ja) |
CN (1) | CN1106038C (ja) |
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KR100458120B1 (ko) * | 2001-12-07 | 2004-11-20 | 동부전자 주식회사 | 셀로우 트렌치 소자분리 방법 |
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JPWO2021005980A1 (ja) * | 2019-07-05 | 2021-01-14 |
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TW417165B (en) * | 1999-06-23 | 2001-01-01 | Taiwan Semiconductor Mfg | Manufacturing method for reducing the critical dimension of the wire and gap |
US6534379B1 (en) * | 2001-03-26 | 2003-03-18 | Advanced Micro Devices, Inc. | Linerless shallow trench isolation method |
US6660642B2 (en) | 2001-07-25 | 2003-12-09 | Chartered Semiconductor Manufacturing Ltd. | Toxic residual gas removal by non-reactive ion sputtering |
TW506105B (en) * | 2001-10-26 | 2002-10-11 | Nanya Technology Corp | Method for forming interconnect |
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US6620715B1 (en) | 2002-03-29 | 2003-09-16 | Cypress Semiconductor Corp. | Method for forming sub-critical dimension structures in an integrated circuit |
DE10345398B3 (de) * | 2003-09-30 | 2005-08-11 | Infineon Technologies Ag | Hartmaske und Verfahren zur Herstellung einer Hartmaske auf einem Substrat |
US6924199B2 (en) * | 2003-11-21 | 2005-08-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method to form flash memory with very narrow polysilicon spacing |
JP4969871B2 (ja) * | 2006-02-28 | 2012-07-04 | オンセミコンダクター・トレーディング・リミテッド | 集積回路製造方法 |
CN102254913A (zh) * | 2010-05-20 | 2011-11-23 | 上海华虹Nec电子有限公司 | 射频ldmos器件结构及其制备方法 |
CN104051346B (zh) * | 2013-03-11 | 2018-01-30 | 中芯国际集成电路制造(上海)有限公司 | 一种闪存存储器的制备方法 |
CN104425354A (zh) * | 2013-08-20 | 2015-03-18 | 中芯国际集成电路制造(上海)有限公司 | 浅沟槽隔离结构的制造方法 |
US9076804B2 (en) * | 2013-08-23 | 2015-07-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Systems and methods to enhance passivation integrity |
KR102543708B1 (ko) | 2021-05-20 | 2023-06-16 | (주)진평 | 퍼그 믹서 |
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JPS63232349A (ja) | 1987-03-19 | 1988-09-28 | Fujitsu Ltd | 半導体装置の製造方法 |
JPH04196488A (ja) * | 1990-11-28 | 1992-07-16 | Seiko Epson Corp | 半導体装置の製造方法 |
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