KR100458120B1 - 셀로우 트렌치 소자분리 방법 - Google Patents
셀로우 트렌치 소자분리 방법 Download PDFInfo
- Publication number
- KR100458120B1 KR100458120B1 KR10-2001-0077216A KR20010077216A KR100458120B1 KR 100458120 B1 KR100458120 B1 KR 100458120B1 KR 20010077216 A KR20010077216 A KR 20010077216A KR 100458120 B1 KR100458120 B1 KR 100458120B1
- Authority
- KR
- South Korea
- Prior art keywords
- sccm
- hard mask
- etching
- film
- trench
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 36
- 238000005530 etching Methods 0.000 claims abstract description 33
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 26
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 26
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 25
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 25
- 238000002955 isolation Methods 0.000 claims abstract description 24
- 239000004065 semiconductor Substances 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 13
- 239000011810 insulating material Substances 0.000 claims abstract description 4
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 claims description 4
- 238000011065 in-situ storage Methods 0.000 claims description 2
- 125000006850 spacer group Chemical group 0.000 abstract description 10
- 238000004519 manufacturing process Methods 0.000 abstract description 9
- 230000007547 defect Effects 0.000 abstract description 2
- 238000005516 engineering process Methods 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000007517 polishing process Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
본 발명은 셀로우 트렌치 소자분리 방법에 관한 것으로, 특히 반도체 기판에 식각 선택성이 있는 적어도 2층 이상의 절연 물질로서, 실리콘질화막 및 실리콘산화막으로 이루어진 하드 마스크막을 형성하고, 하드 마스크막 상부에 셀로우 트렌치 영역을 정의하는 감광막 패턴을 형성하고, 감광막 패턴에 의해 드러난 하드 마스크막을 경사진 형태로 식각한 후에, 감광막 패턴을 제거하고, 경사진 하드 마스크막 패턴의 식각 종단점에서 나머지 하드 마스크의 절연막을 수직으로 얼라인되게 식각한 후에, 하드 마스크막 패턴에 의해 드러난 반도체 기판을 소정 깊이로 식각해서 셀로우 트렌치를 형성한다. 그러므로, 본 발명은 스페이서 제조 공정을 생략하고 그 대신에 하드 마스크를 경사지게 식각하여 소자분리 영역을 미세화함으로써 번거러운 제조 공정을 단순화하고 결함 생성의 원인을 줄여 제조 수율을 향상시킨다.
Description
본 발명은 반도체 소자분리 방법에 관한 것으로서, 특히 미세한 소자분리 영역을 확보할 수 있는 셀로우 트렌치 소자분리 방법에 관한 것이다.
현재 반도체 소자의 제조기술 발달과 더불어 소자의 고집적화가 진행됨에 따라 소자의 미세화 기술에 대한 연구/개발이 활발하다. 이에 소자사이를 분리하는 소자분리막의 축소는 반도체소자의 미세화 기술에 있어서 중요한 항목중의 하나로대두되고 있다.
종래의 소자분리는 반도체 기판상에 두꺼운 산화막을 선택적으로 성장시켜 소자분리막을 형성하는 로커스(LOCal Oxidation of Silicon) 기술이 주종을 이루었으나, 측면확산 및 버즈비크(bird's beak)로 인해 더 이상 고집적 소자에서 소자분리막의 폭을 감소시키는데 한계가 있었다.
이에 따라, 소자 설계치수가 서브미크론(submicron) 이하로 줄어드는 반도체소자에 있어서는 반도체 기판내 셀로우 트렌치를 형성하여 소자간을 전기적으로 분리하는 소자분리 기술이 적용되었다.
셀로우 트렌치의 소자분리 방법은 반도체 기판에 일정한 깊이를 갖는 트렌치를 형성하고 이 트렌치에 산화막을 갭필하고서 화학적기계적연마(Chemical Mechanical Polishing) 공정으로 트렌치내에만 산화막이 남도록 연마하여 소자분리막을 형성하는 기술이다.
도 1 내지 도 5는 종래 기술에 의한 셀로우 트렌치 소자분리 공정을 나타낸 공정 순서도이다. 이들 도면들을 참조하면, 종래 소자분리 방법은 다음과 같이 진행된다.
우선, 도 1에 도시된 바와 같이, 반도체 기판(10)으로서 실리콘 기판에 하드 마스크로서 실리콘질화막(12)과 실리콘산화막(14)을 순차 적층한다. 그리고 실리콘산화막(14) 상부에 셀로우 트렌치 영역을 정의하는 감광막 패턴(16)을 형성한다.
도 2에 도시된 바와 같이, 감광막 패턴(16)에 의해 드러난 실리콘산화막(14)과 실리콘질화막(12)을 순차 패터닝하여 하드 마스크 패턴을 완성한다.
그 다음 도 3에 도시된 바와 같이, 패터닝된 실리콘산화막(14) 및 실리콘질화막(12)이 있는 반도체 기판(10) 전면에 절연막으로서 실리콘질화막(18)을 얇게 증착한다.
그런 다음 도 4에 도시된 바와 같이, 실리콘질화막(18)을 건식식각해서 패터닝된 실리콘산화막(14) 및 실리콘질화막(12) 측벽에 스페이서(18a)를 형성한다.
그리고나서 도 5에 도시된 바와 같이, 하드 마스크 패턴인 실리콘산화막(14) 및 실리콘질화막(12)과 스페이서(18a)를 이용한 식각 공정을 진행하여 오픈된 기판(10) 표면을 소정 깊이로 식각해서 셀로우 트렌치(20)를 형성한다.
이후 도면에 도시되지 않았지만, 셀로우 트렌치(20)에 절연막을 갭필하고 화학적기계적연마 공정을 실시하여 하드 마스크 패턴 표면의 절연막을 모두 제거한 후에, 하드 마스크 패턴으로 사용된 실리콘산화막(14) 및 실리콘질화막(12)을 제거함으로써 셀로우 트렌치형 소자분리막을 완성한다.
상기와 같은 종래 기술의 셀로우 트렌치 소자분리 방법은 셀로우 트렌치 식각을 위해 실리콘산화막(14)과 실리콘질화막(12)이 패터닝된 하드 마스크 패턴을 형성하고 그 측벽에 스페이서(18a)를 형성한 후에 반도체 기판(10)을 식각하는 공정을 진행하였다. 이로 인해, 스페이서(18a)를 위한 절연막 증착 및 건식 식각 공정이 추가됨에 따라 공정 안정성에 문제를 일으킬 가능성이 커짐과 동시에 공정 시간의 증가 그리고 이로 인한 비용 증가되는 문제점이 있었다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 스페이서 제조 공정을 생략하고 하드 마스크 식각시 사용 가스를 조절하여 경사진 굴곡으로 식각함으로써 간단한 제조 공정으로 셀로우 트렌치용 식각 마스크의 측벽 프로파일을 스페이서 형태로 구현할 수 있으며 제조 원가를 절감함과 동시에 결함 생성의 원인을 줄이는 셀로우 트렌치 소자분리 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 기판에 셀로우 트렌치구조의 소자분리막을 형성함에 있어서, 반도체 기판에 식각 선택성이 있는 적어도 2층 이상의 절연 물질로 이루어진 하드 마스크막을 형성하는 단계와, 하드 마스크막 상부에 셀로우 트렌치 영역을 정의하는 감광막 패턴을 형성하는 단계와, 감광막 패턴에 의해 드러난 하드 마스크막의 일부를 경사진 형태로 식각하는 단계와, 감광막 패턴을 제거하고, 경사진 하드 마스크막 패턴의 식각 종단점에서 나머지 하드 마스크의 절연막을 얼라인되게 식각하는 단계와, 하드 마스크막 패턴에 의해 드러난 반도체 기판을 소정 깊이로 식각해서 셀로우 트렌치를 형성하는 단계를 포함한다.
도 1 내지 도 5는 종래 기술에 의한 셀로우 트렌치 소자분리 공정을 나타낸 공정 순서도,
도 6 내지 도 9는 본 발명에 따른 셀로우 트렌치 소자분리 공정을 나타낸 공정 순서도.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 실리콘질화막
103 : 하드 마스크막 104 : 실리콘산화막
106 : 감광막 패턴 108 : 셀로우 트렌치
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 6 내지 도 9는 본 발명에 따른 셀로우 트렌치 소자분리 공정을 나타낸 공정 순서도이다. 이들 도면들을 참조하면, 본 발명의 소자분리 방법은 다음과 같이 진행된다.
우선, 도 6에 도시된 바와 같이, 반도체 기판(100)으로서 실리콘 기판에 식각 선택성이 있는 적어도 2층 이상의 절연 물질로 이루어진 하드 마스크막(103)을 형성한다. 여기서, 하드 마스크막(103)은 실리콘질화막(102)과 실리콘산화막(104)이 순차 적층된 것을 사용한다. 이때, 하드 마스크막(103)의 상부층인 실리콘산화막(104)의 두께는 이후 형성될 실리콘질화막(102)의 패턴 폭에 의해 조정된다. 그 이유는
그리고 실리콘산화막(104) 상부에 셀로우 트렌치 영역을 정의하는 감광막 패턴(106)을 형성한다.
이어서 도 7에 도시된 바와 같이, 감광막 패턴(106)에 의해 드러난 하드 마스크막(103)의 상부층인 실리콘산화막(104)을 경사진 형태로 건식 식각(104a)한다. 이를 위해서 식각 공정은 반응 챔버에 C4F8을 5∼10sccm, O2를 3∼5sccm, N2를 20∼40sccm, Ar을 200∼240sccm로 혼합 가스를 공급하고 800∼1000W의 전력을 제공한다. 혹은 C4F8을 5∼10sccm, H2를 0∼5sccm, Ar을 80∼90sccm의 혼합 가스로 800∼1000W의 전력으로 식각 공정을 진행한다.
그런 다음 도 8에 도시된 바와 같이, 하드 마스크막(103)의 하부층인 실리콘질화막(102)을 경사진 실리콘산화막(104a)의 식각 종단점에 얼라인되게 수직으로 건식 식각(102a)한다. 이때, 실리콘질화막(102a)의 식각은 경사진 실리콘질화막(104a)과 인시튜(in-situ)로 진행된다. 실리콘질화막(102a)의 얼라인 식각 공정은 반응 챔버에 CF4를 8∼12sccm, CHF3을 30∼50sccm, O2를 20∼30sccm, Ar을 180∼220sccm의 혼합 가스를 공급하고 80∼120W의 전력을 인가한다. 혹은, 반응 챔버에 CHF3을 30∼50sccm, H2를 10∼20sccm, Ar을 180∼220sccm의 혼합 가스로 80∼120W의 전력을 인가하여 식각 공정을 진행한다.
그러므로, 이러한 경사진 실리콘산화막(104a)과 수직으로 얼라인 식각된 실리콘질화막(102a)에 의해 하드 마스크 패턴(103')이 형성되는데, 그 패턴의 경사진 측벽 프로파일이 종래 스페이서와 유사한 굴곡을 갖는다.
그 다음 도 9에 도시된 바와 같이, 상기 하드 마스크 패턴(103')인 경사진 실리콘산화막(104a)과 수직으로 얼라인 식각된 실리콘질화막(102a)을 마스크로 삼아 식각 공정을 진행하여 오픈된 기판(100) 표면을 소정 깊이로 식각해서 셀로우 트렌치(108)를 형성한다.
이후 도면에 도시되지 않았지만, 셀로우 트렌치(108)에 절연막을 갭필하고 화학적기계적연마 공정을 실시하여 하드 마스크 패턴(103') 표면의 절연막을 모두 제거한 후에, 하드 마스크 패턴으로 사용된 경사진 실리콘산화막(104a)과 얼라인 식각된 실리콘질화막(102a)을 제거함으로써 셀로우 트렌치형 소자분리막을 완성한다.
이상 설명한 바와 같이, 본 발명은 반도체 소자가 고집적화됨에 따라 소자분리 영역 식각시에 하드 마스크 식각 후에 그 위에 스페이서를 형성한 다음, 소자 영역을 식각하는 공정이 진행되던 것을 스페이서 공정 대신, 하드 마스크 패턴을 상부가 경사지게 나머지 부분이 수직으로 얼라인되게 식각하여 소자분리 영역을 미세화함으로써 번거러운 공정을 단순화하여 원가를 절감함과 동시에 결함 생성의 원인을 줄여 공정을 보다 안정화하고 이로 인해 제조 수율을 향상시킬 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이가능하다.
Claims (7)
- 반도체 기판에 셀로우 트렌치구조의 소자분리막을 형성함에 있어서,상기 반도체 기판에 식각 선택성이 있는 적어도 2층 이상의 절연 물질로 이루어진 하드 마스크막을 형성하는 단계;상기 하드 마스크막 상부에 상기 셀로우 트렌치 영역을 정의하는 감광막 패턴을 형성하는 단계;상기 감광막 패턴에 의해 드러난 하드 마스크막의 일부를 경사진 형태로 식각하는 단계;상기 감광막 패턴을 제거하고, 상기 경사진 하드 마스크막 패턴의 식각 종단점에서 나머지 하드 마스크의 절연막을 수직으로 얼라인되게 식각하는 단계; 및상기 하드 마스크막 패턴에 의해 드러난 반도체 기판을 소정 깊이로 식각해서 셀로우 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 셀로우 트렌치 소자분리 방법.
- 제 1항에 있어서, 상기 하드 마스크막은 실리콘질화막과 실리콘산화막이 순차 적층된 것을 특징으로 하는 셀로우 트렌치 소자분리 방법.
- 제 2항에 있어서, 상기 실리콘산화막은 경사지게 식각하고 상기 실리콘질화막은 상기 경사진 실리콘산화막의 식각 종단점에 수직으로 얼라인되게 식각하는 것을 특징으로 하는 셀로우 트렌치 소자분리 방법.
- 제 3항에 있어서, 상기 실리콘산화막과 상기 실리콘질화막의 식각은 인시튜로 진행되는 것을 특징으로 하는 셀로우 트렌치 소자분리 방법.
- 제 3항에 있어서, 상기 실리콘산화막의 두께는 상기 실리콘질화막의 패턴 폭에 의해 조정되는 것을 특징으로 하는 셀로우 트렌치 소자분리 방법.
- 제 3항에 있어서, 상기 실리콘산화막은 C4F8을 5∼10sccm, O2를 3∼5sccm, N2를 20∼40sccm, Ar을 200∼240sccm의 혼합 가스로 800∼1000W의 전력으로 식각하거나, C4F8을 5∼10sccm, H2를 0∼5sccm, Ar을 80∼90sccm의 혼합 가스로 800∼1000W의 전력으로 식각하는 것을 특징으로 하는 셀로우 트렌치 소자분리 방법.
- 제 3항에 있어서, 상기 실리콘질화막은 CF4를 8∼12sccm, CHF3을 30∼50sccm, O2를 20∼30sccm, Ar을 180∼220sccm의 혼합 가스로 80∼120W의 전력으로 식각하거나, CHF3를 30∼50sccm, H2를 10∼20sccm, Ar을 180∼220sccm의 혼합 가스로 80∼120W의 전력으로 식각하는 것을 특징으로 하는 셀로우 트렌치 소자분리방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2001-0077216A KR100458120B1 (ko) | 2001-12-07 | 2001-12-07 | 셀로우 트렌치 소자분리 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2001-0077216A KR100458120B1 (ko) | 2001-12-07 | 2001-12-07 | 셀로우 트렌치 소자분리 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20030046899A KR20030046899A (ko) | 2003-06-18 |
KR100458120B1 true KR100458120B1 (ko) | 2004-11-20 |
Family
ID=29573563
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-2001-0077216A KR100458120B1 (ko) | 2001-12-07 | 2001-12-07 | 셀로우 트렌치 소자분리 방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100458120B1 (ko) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10335444A (ja) * | 1997-06-04 | 1998-12-18 | Nec Corp | 半導体装置の製造方法 |
US5874317A (en) * | 1996-06-12 | 1999-02-23 | Advanced Micro Devices, Inc. | Trench isolation for integrated circuits |
US5920786A (en) * | 1998-04-15 | 1999-07-06 | Advanced Micro Devices | Method for fabricating shallow isolation trenches using angular photoresist profiles to create sloped isolation trench walls |
KR20010004260A (ko) * | 1999-06-28 | 2001-01-15 | 김영환 | 반도체 소자의 트렌치 소자분리막 형성방법 |
US6221733B1 (en) * | 1998-11-13 | 2001-04-24 | Lattice Semiconductor Corporation | Reduction of mechanical stress in shallow trench isolation process |
-
2001
- 2001-12-07 KR KR10-2001-0077216A patent/KR100458120B1/ko not_active IP Right Cessation
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5874317A (en) * | 1996-06-12 | 1999-02-23 | Advanced Micro Devices, Inc. | Trench isolation for integrated circuits |
JPH10335444A (ja) * | 1997-06-04 | 1998-12-18 | Nec Corp | 半導体装置の製造方法 |
US5920786A (en) * | 1998-04-15 | 1999-07-06 | Advanced Micro Devices | Method for fabricating shallow isolation trenches using angular photoresist profiles to create sloped isolation trench walls |
US6221733B1 (en) * | 1998-11-13 | 2001-04-24 | Lattice Semiconductor Corporation | Reduction of mechanical stress in shallow trench isolation process |
KR20010004260A (ko) * | 1999-06-28 | 2001-01-15 | 김영환 | 반도체 소자의 트렌치 소자분리막 형성방법 |
Also Published As
Publication number | Publication date |
---|---|
KR20030046899A (ko) | 2003-06-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100875180B1 (ko) | 반도체 소자의 제조 방법 | |
JPH1092798A (ja) | 単結晶シリコンのエッチング方法 | |
US6248641B1 (en) | Method of fabricating shallow trench isolation | |
KR100458120B1 (ko) | 셀로우 트렌치 소자분리 방법 | |
US6703297B1 (en) | Method of removing inorganic gate antireflective coating after spacer formation | |
JPH0831797A (ja) | 選択エッチング方法 | |
JP2001127039A (ja) | 半導体装置の製造方法 | |
TW533473B (en) | Manufacturing method of shallow trench isolation | |
JP2005136097A (ja) | 半導体装置の製造方法 | |
KR100585084B1 (ko) | 반도체 소자의 셀프 얼라인 콘택 식각 방법 | |
US20090170276A1 (en) | Method of Forming Trench of Semiconductor Device | |
US11658023B2 (en) | Method for forming semiconductor structure | |
KR20020046466A (ko) | 반도체소자의 커패시터 형성방법 | |
KR20000003564A (ko) | 반도체소자의 소자분리막 제조방법 | |
TW409346B (en) | Process avoiding generation of recess in the corner of shallow trench isolation | |
KR100954418B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
KR100361763B1 (ko) | 반도체소자의소자분리막제조방법 | |
KR20010060984A (ko) | 반도체 장치의 콘택홀 형성방법 | |
KR100455094B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
KR100652361B1 (ko) | 자기정렬 방식에 의한 반도체 소자의 제조방법 | |
KR100318262B1 (ko) | 반도체 소자의 얼라인먼트 키 형성방법 | |
KR100423064B1 (ko) | 반도체 소자의 제조 방법 | |
KR19990065142A (ko) | 실리콘을 포함하는 물질층의 버티컬 프로파일 패턴 형성 방법 | |
KR100225945B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
KR20040001544A (ko) | 반도체 소자의 소자분리막 형성방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20111020 Year of fee payment: 8 |
|
LAPS | Lapse due to unpaid annual fee |