KR100288507B1 - 반도체장치의제조방법 - Google Patents

반도체장치의제조방법 Download PDF

Info

Publication number
KR100288507B1
KR100288507B1 KR1019980018993A KR19980018993A KR100288507B1 KR 100288507 B1 KR100288507 B1 KR 100288507B1 KR 1019980018993 A KR1019980018993 A KR 1019980018993A KR 19980018993 A KR19980018993 A KR 19980018993A KR 100288507 B1 KR100288507 B1 KR 100288507B1
Authority
KR
South Korea
Prior art keywords
trench
film
insulating film
silicon dioxide
etching
Prior art date
Application number
KR1019980018993A
Other languages
English (en)
Other versions
KR19990006494A (ko
Inventor
히로키 고가
Original Assignee
가네꼬 히사시
닛본 덴기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛본 덴기 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR19990006494A publication Critical patent/KR19990006494A/ko
Application granted granted Critical
Publication of KR100288507B1 publication Critical patent/KR100288507B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/978—Semiconductor device manufacturing: process forming tapered edges on substrate or adjacent layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Drying Of Semiconductors (AREA)
  • Weting (AREA)

Abstract

개시된 내용은, 반도체 장치의 트렌치 분리 형성 공정에서, 트렌치 내에 공간을 형성시키지 않고, 트렌치 분리의 반복 피치를 리소그래피 기술의 한계까지 작게 할 수 있는 반도체 장치의 제조방법에 관한 것으로, 본 발명의 방법은, 트렌치 분리를 형성하는 공정에 있어서, 하드 마스크를 사용해서 실리콘 기판을 에칭 해서 트렌치를 형성하는 공정과, 상부가 테이퍼 되는 형상으로 상기 하드 마스크를 가공하는 공정을 적어도 포함하는 것을 특징으로 한다.

Description

반도체 장치의 제조방법
본 발명은 반도체 장치의 제조방법에 관한 것이며, 보다 상세하게는 트렌치 분리의 제조방법에 관한 것이다.
종래의 트렌치 분리의 제조방법의 일 예로서, 도 4에 그 공정 단면도를 도시한다.
우선, 도 4a에 도시하듯이, 실리콘 반도체 기판(201) 상에 이산화 실리콘막(202)과 실리콘 질화막(203)을 순차 형성하고, 리소그래피 기술을 사용해서 소자 영역으로 되는 장소에 레지스트 패턴(207)을 형성한다.
다음으로, 4b에 도시하듯이, 이방성 드라이 에칭 기술을 사용해서, 레지스트 패턴(207)을 마스크로 해서, 실리콘 질화막(203)과 실리콘 산화막(202)의 불필요한 부분을 순차 에칭 제거한다. 그 후, 레지스트 패턴(207)을 제거한다.
다음으로, 도 4c에 도시하듯이, 실리콘 질화막(203)을 에칭 마스크로 해서, 이방성 드라이 에칭 기술을 사용하여 실리콘 기판(201)을 소정의 깊이까지 수직으로 에칭하고, 트렌치(208)를 형성한다.
다음으로, 도 4d에 도시하듯이, 이산화 실리콘막(212)을 화학 기상 성장법(CVD법)을 사용해서 전면에 성막한다. 이 이산화 실리콘막(212)의 막 두께는, 적어도 트렌치(208)의 깊이 보다 더 두꺼워야 한다.
그런데, 현재 사용하고 있는 이산화 실리콘막 CVD법의 단차 피막성은 100%에 달하지 않고, 그래서, 측벽에 퇴적하는 이산화 실리콘의 막 두께는 수평한 면으로 퇴적하는 이산화 실리콘의 막 두께 보다 더 얇다. 또, 단차의 코너에 이산화 실리콘막이 퇴적하는 속도는 측면부에 퇴적하는 속도에 비해서 빠르다. 그 때문에, 종래 기술에서는 트렌치(208) 내부를 이산화 실리콘막(212)으로 매몰하는 과정에서 각 트렌치 내부에 공간(213)이 형성되어 버린다.
그래서, 도 4e에 도시하듯이, 기판 전면을 화학 기계 연마법(이하 ″CMP″라 한다)으로 연마백 한다. 이 경우에, 연마하는 양은, 적어도 앞에 형성되어 잔류하는 실리콘 질화막(203)이 노출은 하나, 없어지지 않는 범위로 한다. 이 연마를 행하면, 트렌치 내의 공간(213)의 일부가 연마된 이산화 실리콘막의 상면에 노출할 가능성이 있다.
마지막으로, 도 4f에 도시하듯이, 상기 실리콘 질화막(203)과 이산화 실리콘막(202)을 순차 습식 에칭(wet etching)을 행해서 제거한다. 이 습식 에칭을 행하면, 트렌치 내부의 이산화 실리콘의 막 두께가 더욱 얇게 되며, 상기 공간(213)이 보다 한 층 노출하게 된다. 또, 이 공간(203) 내에 이산화 실리콘막의 에칭을 행하는 불화 수소산 용액 등의 에천트(etchant)가 주입되면, 더욱 공간(213)이 에칭되어서, 더 커질 가능성이 크다.
이렇게, 종래 기술을 사용해서 트렌치 분리를 형성하면, 트렌치를 매몰한 이산화 실리콘막에 트렌치, 또는 구멍이 형성되는 것을 알 수 있다. 이 트렌치에 게이트 전극재료가 주입되면, 게이트 에칭 시에, 트렌치 중의 전도재료가 완전하게 제거될 수 없어서, 게이트 전극 사이에 단락을 일으킬 염려가 있다.
이런 불합리가 발생하는 경우는, 트렌치 상부의 모서리 부에서 이산화 실리콘막이 퇴적하는 속도가 측면 부에서 퇴적하는 속도에 비해서 빠르다. 이 때문에 트렌치 내부가 완전히 매설되기 전에, 트렌치 상부가 이산화 실리콘막으로 차단되며, 그래서 트렌치 내부에 공간이 생긴다.
상기 문제를 극복하기 위해, 예를 들면, 일본 특허공개 103446/1981호 공보에 기재되어 있는 기술이 제안되어 있다. 이 기술에 관해서, 도 5a∼5e를 참고하여 설명한다.
우선, 도 5e에 도시하듯이, 실리콘 기판에 실리콘을 에피택셜 성장시킨 반도체 기판(201)상에 이산화 실리콘막(204)과 실리콘 질화막(205)을 순차 성막한다. 그리고 나서, 이 질화막(205)상에 리소그래피 기술을 사용해서 레지스트 패턴(207)을 형성한다.
다음으로, 도 5b에 도시하듯이, 레지스트 패턴(207)을 마스크로 해서, 이방성 드라이 에칭 기술을 사용해서, 실리콘 질화막(205), 이산화 실리콘막(204) 및 반도체 기판(201)을 에칭 해서 트렌치(208)를 형성한다. 이 트렌치는 등폭의 단면도를 가진다.
다음으로, 도 5c에 도시하듯이, 레지스트 패턴(207)을 에싱법(ashing method)등으로 제거한다. 또한, 불화 수소산 계의 약품에 의해 이산화 실리콘막(204)의 개구를 소망의 크기로 확대한다. 이 후, 상기 이산화 실리콘막(204)을 마스크로 해서, 수산화 칼륨(KOH) 용액 또는 에틸렌디아민 용액 등을 사용해서 이방성 에칭을 행한다. 이 때, 상기 트렌치(208)의 어깨 부의 실리콘이 제거되며, 트렌치(208) 측벽의 상부가 경사지게 된다. 결과적으로, 단면 형상이 등폭인 부분과 거기에 연속하는 테이퍼 상의 상부로 이루어진 트렌치가 획득된다.
이 후의 공정은, 통상의 공정에 따라서 진행된다. 즉, 도 5d에 도시하듯이, CVD법을 사용해서 전면에 이산화 실리콘막(212)을 성막해서 트렌치를 매설하고, 그 후 CMP법에 의해 전면을 연마백하고, 그리고 나서 실리콘 질화막(205)을 습식 에칭법에 의해 제거한다. 그 다음으로, 이산화 실리콘막(204)을 습식 에칭법으로 제거하고, 도 5e에 도시하듯이 트렌치 분리를 획득한다. 이 종래 기술에 의하면, 트렌치(208)를 이산화 실리콘막(212)으로 매설하는 공정에 있어서, 트렌치의 상측 부위가 확대된 폭을 가지기 때문에, 실리콘 기판의 표면 부근에서 공간이 생기는 일은 없다.
예를 들어, 트렌치 영역과 소자 영역의 피치를 도 5e에 도시하듯이 P로 표시하기로 한다. 이 피치 P는, W로 표시되는, 트렌치 영역 폭과 소자 영역 폭의 합이지만, 이 트렌치 영역 폭과 소자 영역 폭은 일반적으로는 다음과 같이 결정된다. 즉, 트렌치 영역 폭은 전기적 분리를 가능하게 하는 폭 이상이 될 것이 요구된다. 이 때, 예를 들어, DRAM 등의 메모리, 게이트 어레이 등과 같이 어레이의 집적도가 높을 필요가 있는 레이아웃에서는, 전기적 분리를 가능하게 하는 최소의 폭을, 트렌치 영역의 폭으로 사용한다. 또, 소자 영역 폭은, 트랜지스터의 채널 폭, 그 소자 영역에 접속되는 컨택트 홀의 직경, 및 컨택트 홀과 소자 영역의 에지 사이의 거리에 의해 결정된다. 일반적으로는 소자 영역 폭도 가능한 범위에서 작게 할 필요가 있다. 그래서, 트렌치 분리와 소자 영역의 피치 P는, 상술한 최소 트렌치 분리 폭과 최소 소자 영역 폭의 합이 된다. 이 피치 P를 작게 하는 것이, 메모리나 게이트 어레이의 집적도를 높게 하는데 있어서 중요하다.
그러나, 현재는 이 피치 P가 리소그래피 기술의 한계에 의해 제한되는 것이 사실이다. 즉, 전기적인 피치의 하한보다도 리소그래피 기술의 피치 패턴의 해상한계 쪽이 크다.
이와 관련하여, 종래 기술의 문제점은, 도 5e에서 도시한 종래 기술에 의해 형성된 트렌치 분리의 피치 P를 리소그래피 기술의 한계까지 작게 하면, 트렌치 상부가 경사지게 에칭되기 때문에, 소자 영역의 폭 W가 좁게 된다. 또, 소자 영역의 폭 W를 어느 일정 이상 확보하려고 하면, 트렌치 상부가 경사져서 넓게 되는 부분을 미리 예상해서 피치 P를 설정할 필요가 있다. 즉, 트렌치 분리의 피치를 리소그래피 기술의 한계까지 작게 할 수 없다. 이것은, 전기적 소자 분리의 관점에서는, 트렌치 상부에서 경사지고 있는 부분은 실질적인 소자 분리에는 기여하고 있지 않고 그래서 불필요한 것임에도 불구하고, 단지 트렌치 내에 공간이 형성되는 것을 막기 위해서 필요하다.
본 발명의 목적은, 반도체 장치의 트렌치 분리 형성 과정에서 트렌치 내에 공간을 생기지 않게 하고, 또한 트렌치 분리의 반복 피치를 리소그래피 기술의 한계까지 작게 할 수 있는 반도체 장치의 제조방법을 제공하는데 있다. 어레이의 피치를 작게 하는 것으로, 반도체 장치를 더욱 고집적화 할 수 있다.
도 1은 본 발명의 제 1의 실시예를 설명하는 공정 단면도이며,
도 2는 본 발명의 제 2의 실시예를 설명하는 공정 단면도이며,
도 3은 본 발명의 제 3의 실시예를 설명하는 공정 단면도이며,
도 4는 종래의 기술을 설명하는 공정 단면도이며,
도 5는 또 다른 종래의 기술을 설명하는 공정 단면도이다.
상기 목적을 달성하기 위해, 본 발명의 반도체 장치의 제조방법은, 트렌치 분리의 형성 공정에 있어서, 하드 마스크를 사용해서 실리콘 기판을 트렌치-에칭하는 공정과, 상부가 테이퍼인 형상으로 상기 하드 마스크를 가공하는 공정을 적어도 포함하는 것을 특징으로 한다.
즉, 본 발명의 제 1의 특징은,
반도체 기판 표면에 절연막을 형성하는 공정과,
상기 절연막을 소정 형상으로 에칭 해서 절연막 마스크를 형성하는 공정과,
상기 절연막 마스크를 사용해서 상기 반도체 기판을 에칭 하여 트렌치를 형성하는 공정과,
상기 절연막 마스크의 형상을 상부의 폭이 하부의 폭 보다도 협소하게 되도록 테이퍼 형상으로 가공하는 공정과,
상기 트렌치에 절연재료를 매몰하는 공정을 적어도 포함하는 소자 분리 영역을 가지는 반도체 장치의 제조방법에 있다.
본 발명의 제 2의 특징은, 상기 절연막 마스크를 테이퍼 형상으로 가공하는 공정을, 물리적 스퍼터링법에 의해 실시하는 반도체 장치의 제조방법에 있다.
본 발명의 제 3의 특징은, 상기 절연막 마스크가, 실리콘 산화막 또는 실리콘 산화막과 실리콘 질화막의 적층막을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법에 있다.
본 발명의 제 4의 특징은,
반도체 기판 표면에 제 1의 절연막을 형성하는 공정과,
상기 제 1의 절연막 상에 제 2의 절연막을 형성하는 공정과,
상기 제 2의 절연막을 이방성 드라이 에칭 해서 패턴을 행하는 공정과,
패턴 시킨 제 2의 절연막을 마스크로 하고, 상기 제 1의 절연막을 에칭 할 수 있는 액체를 사용해서, 제 1의 절연막을 습식 에칭 해서, 제 1의 절연막 상부의 폭이 하부의 폭 보다도 좁게 되도록 테이퍼 형상으로 가공하는 공정과,
상기 반도체 기판을 에칭 해서 트렌치를 형성하는 공정과,
상기 트렌치에 절연재료를 매설하는 공정을 적어도 포함하는 소자 분리 영역을 가지는 반도체 장치의 제조방법에 있다.
본 발명의 제 5의 특징은, 상기 제 1의 절연막이 실리콘 산화막이며, 상기 제 2의 절연막이 실리콘 질화막인 소자 분리 영역을 가지는 반도체 장치의 제조방법에 있다.
본 발명의 방법에 있어서, 트렌치 내부를 절연재료로 매립하는 공정은, 트렌치 상부의 하드 마스크가 테이퍼 형상으로 경사져서 에칭 되어 있어서 개구가 넓어지기 때문에, 트렌치 내부에 공간을 생기게 하지 않고 트렌치를 매립할 수 있다. 또한, 하드 마스크가 트렌치 상부에서 경사져서 에칭 되어 있기 때문에, 트렌치 분리의 폭이 넓게 되지 않고, 트렌치 분리의 반복 피치를 리소그래피 기술의 한계까지 작게 하는 것이 가능하다. 이 제조방법을 사용하는 것에 의해, 리소그래피 기술의 한계 부근에서 트렌치 분리를 형성하는 경우, 종래 기술을 사용한 경우에 비해서 트렌치 분리의 반복 피치를 30%정도 줄이는 것이 가능하다.
이하에서, 실시예에 의해 본 발명을 좀더 구체적으로 설명하지만, 본 발명의 범위는 이러한 실시예에 한정되는 것은 아니다.
실시예 1
본 발명의 제 1의 실시예를 도 1에 도시한 공정 단면도를 사용해서 설명하기로 한다.
우선, 도 1a에 도시하듯이, 실리콘 기판(101)에 열산화법을 사용해서 이산화 실리콘막(102)을 20㎚의 두께로 성막한다. 다음으로, CVD법으로 실리콘 질화막(103)을 200㎚의 두께로 성막한다. 그 후, 리소그래피 기술을 사용해서 레지스트 패턴(107)을 형성한다. 이 레지스트 패턴(107)은 장래 소자 영역이 형성될 장소에 형성한다.
다음으로, 도 1b에 도시하듯이, 이방성 드라이 에칭 기술을 사용해서 실리콘 질화막(103) 및 이산화 실리콘막(102)의 불필요한 부분을, 레지스트 패턴(107)을 에칭 마스크로 해서 에칭 제거한다. 그 후, 에싱법으로 레지스트 패턴(107)을 제거한다.
다음으로, 도 1c에 도시하듯이, 이방성 드라이 에칭 기술을 사용해서 잔류 형성된 실리콘 질화막(103)을 마스크로 해서, 실리콘 기판(101)을 300㎚의 깊이 까지 에칭 해서, 트렌치(109)를 형성한다.
다음으로, 도 1d에 도시하듯이, 물리적 스퍼터링법을 사용해서 트렌치를 형성하는 때에, 하드 마스크로서 사용한 실리콘 질화막(103)의 어깨 부를 에칭 가공해서, 테이퍼 형상의 실리콘 질화막(110)을 형성한다. 이 물리적 스퍼터링은 평행 평판 리액티브 이온 에칭(RIE) 장치와, 고주파(RF) 전력 400W에서 200sc㎝, 압력 100mTorr의 조건하에서 아르곤 가스를 스퍼터링 가스로 사용하여 행한다. 도 1d에 도시하는 본 실시예에서는, 물리적 스퍼터링법에 의해 테이퍼 형상으로 가공된 하드 마스크는, 상면과 평행한 부분 x와 측면이 수직인 부분 y를 모두 가지며, 이 부분 x와 y 중 어느 일방이 없어질 때까지 물리적 스퍼터링을 계속해도 어떠한 문제가 없는 것은 말할 필요도 없다.
다음으로, 도 1e에 도시하듯이, CVD법을 사용해서 전면에 이산화 실리콘막(112)을 500㎚의 두께로 성막한다. 이 이산화 실리콘막(112)의 두께는, 트렌치(109)의 깊이 보다도 충분히 두껍게 설정할 필요가 있다. 트렌치(109)의 위쪽으로 위치하는 실리콘 질화막(110)이 테이퍼 형성으로 가공되어 있기 때문에, CVD법으로 퇴적하는 이산화 실리콘막(112)의 단차 피복성이 100%에 달하지 않아도, 각 트렌치 위쪽 모서리 부에서 이산화 실리콘막(112)이 서로 접촉해서 트렌치 내부에 공간이 생기지 않는다.
다음으로, 도 1f에 도시하듯이, CMP법을 사용해서 이산화 실리콘막(112)을 연마백 한다. 이 연마백의 연마시간은, 상기 실리콘 질화막(110)이 노출은 하나, 없어지지 않는 범위에서 설정한다.
다음으로, 도 1g에 도시하듯이, 연마백 한 실리콘 질화막(110)의 잔류 부분을 가열한 인산 수용액으로 습식 에칭 제거한다. 이어서, 불화 수소산 용액으로 이산화 실리콘막(102)을 습식 에칭한다.
이렇게 해서 제조된 반도체 장치는, 트렌치 분리의 반복 피치 P가 리소그래피 기술의 한계까지 충분히 작게 할 수 있으며, 충분한 소자 영역의 폭 W를 확보할 수 있다.
또, 본 발명에 있어서는, 먼저 반도체 기판을 에칭 해서 트렌치를 형성한 후, 절연막 마스크의 형상을 상부의 폭이 하부의 폭 보다도 좁게 되도록 테이퍼 형상으로 가공한다. 그러나, 먼저 절연막 마스크를 테이퍼 형상으로 가공하고 나서, 반도체 기판에 트렌치를 형성해도 좋다.
실시예 2
다음으로, 본 발명의 제 2의 실시예를 도 2를 사용해서 설명한다. 우선, 도 2a에 도시하듯이, 실리콘 기판(101)에 CVD법으로 실리콘 이산화막(104)을 20㎚의 두께로 성막한다. 그 후, 리소그래피 기술을 사용해서 레지스트 패턴(107)을 형성한다. 이 레지스트 패턴(107)은 장래 소자 영역이 형성될 장소에 형성한다.
다음으로, 도 2b에 도시하듯이, 이방성 드라이 에칭 기술을 사용해서 이산화 실리콘막(104)의 불필요한 부분을, 레지스트 패턴(107)을 에칭 마스크로 해서 에칭 제거한다. 그 후, 에싱법으로 레지스트 패턴(107)을 제거한다.
다음으로, 도 2c에 도시하듯이, 이방성 드라이 에칭 기술을 사용해서 잔류 형성된 실리콘 이산화막(104)을 마스크로 해서, 실리콘 기판(101)을 300㎚의 깊이 까지 에칭 해서, 트렌치(109)를 형성한다.
다음으로, 도 2d에 도시하듯이, 물리적 스퍼터링법을 사용해서 트렌치를 형성하는 때에, 하드 마스크로서 사용한 실리콘 이산화막(104)의 어깨 부를 에칭 가공해서 테이퍼 형상의 하드 마스크(111)를 형성한다. 이 물리적 스퍼터링은, 평행 평판 RIE 장치와, RF전력 400W에서, 200sc㎝, 압력 100mTorr의 조건하에서 아르곤 가스를 스퍼터링 가스로 사용하여 행한다. 도 2d에 도시하는 본 실시예에서는, 물리적 스퍼터링법에 의해 테이퍼 형상으로 가공된 하드 마스크(111)가, 상면과 평행한 부분 x와 측면이 수직인 부분 y를 모두 가지며, 이 부분들 x와 y 중 일방이 없어질 때까지 물리적 스퍼터링을 계속해도 어떠한 문제가 없는 것은 말할 필요도 없다.
다음으로, 도 2e에 도시하듯이, CVD법을 사용해서 전면에 이산화 실리콘막(112)을 500㎚의 두께로 성막한다. 이 이산화 실리콘막(112)의 두께는, 트렌치(109)의 깊이 보다도 충분히 두껍게 설정할 필요가 있다. 트렌치(109)의 위쪽으로 위치하는 하드 마스크(111)가 테이퍼 형성으로 가공되어 있기 때문에, CVD법으로 퇴적하는 이산화 실리콘막(112)의 단차 피복성이 100%에 달하지 않아도, 트렌치 위쪽 모서리 부에서 이산화 실리콘막(112)이 서로 접촉해서 트렌치 내부에 공간이 생기지 않는다.
다음으로, 도 2f에 도시하듯이, CMP법을 사용해서 이산화 실리콘막(112)과 테이퍼 가공한 하드 마스크(111)를 연마백 한다. 이 연마백의 연마시간은, 테이퍼 된 하드 마스크(111)가 노출은 되나, 없어지지 않게 하는 범위에서 설정한다.
다음으로, 도 2g에 도시하듯이, 연마백 한 하드 마스크(111)의 잔류 부분을 불화 수소산 용액으로 습식 에칭 하여 제거한다.
제 2의 실시예의 특징은, 실리콘 기판(101)을 에칭 해서 트렌치(109)를 형성할 때 사용하는 하드 마스크를, 이산화 실리콘막 만의 1층으로 구성하고 있다는 것이다. 하드 마스크를 실리콘 질화막과 이산화 실리콘막의 적층구조로 하는 것에 비해서, 하드 마스크 형성의 공정 수를 삭감할 수 있다. 또한, CMP 후의 습식 에칭 공정에서도 불화 수소산으로 에칭하는 것만으로 하드 마스크를 제거할 수 있으며, 그렇게 해서 더 많은 공정 수의 삭감이 가능하다.
실시예 3
다음으로, 본 발명의 제 3의 실시예를 도 3을 사용해서 설명한다. 우선, 도 3a에 도시하듯이, 실리콘 기판(101)에 열산화법을 사용해서 이산화 실리콘막(105)을 150㎚의 두께로 성막한다. 다음으로, CVD법으로 실리콘 질화막(106)을 100㎚의 두께로 성막한다. 그 후, 리소그래피 기술을 사용해서 레지스트 패턴(107)을 형성한다. 이 레지스트 패턴(107)은 장래 소자 영역이 형성될 장소에 형성한다.
다음으로, 도 3b에 도시하듯이, 이방성 드라이 에칭 기술을 사용해서 실리콘 질화막(106)의 불필요한 부분을, 레지스트 패턴(107)을 에칭 마스크로 해서 에칭 제거한다. 그 후, 에싱법으로 레지스트 패턴(107)을 제거한다. 다음으로, 도 3c에 도시하듯이, 이방성 습식 에칭 기술을 사용해서 잔류 형성된 실리콘 질화막(106)을 에칭 마스크로 해서 이산화 실리콘막(105)을 습식 에칭한다. 이 습식 에칭은 등방성이며, 마스크가 되는 실리콘 질화막(106)의 개구 직경 보다 더 크게 도려내 진다. 이 습식 에칭에 의해, 이산화 실리콘막(105)은 도 3c에 도시하는 것과 같은 형상으로 가공되며, 그렇게 해서 테이퍼 형상의 이산화 실리콘막(108)이 형성된다.
다음으로, 도 3d에 도시하듯이, 실리콘 질화막(106)을 마스크로 해서 실리콘 기판(101)을 300㎚의 깊이까지 이방성 드라이 에칭 해서, 트렌치(109)를 형성한다.
다음으로, 도 3e에 도시하듯이, 실리콘 질화막(106)을 가열한 인산 수용액으로 습식 에칭 제거한다. 이어서, CVD법을 사용해서 전면에 이산화 실리콘막(112)을 500㎚의 두께로 성막한다. 이 이산화 실리콘막(112)의 두께는, 트렌치(109)의 깊이 보다도 충분히 두껍게 설정할 필요가 있다. 트렌치(109)의 위쪽에 위치하는 이산화 실리콘막(108)이 테이퍼 형상으로 가공되어 있기 때문에, CVD법으로 퇴적하는 이산화 실리콘막(112)의 단차 피복성이 100%에 달하지 않아도, 각 트렌치 위쪽 모서리 부에서 이산화 실리콘막(112)과 서로 접촉해서 트렌치 내부에 공간이 생기지 않는다.
다음으로, 도 3f에 도시하듯이, CMP법을 사용해서 이산화 실리콘막(112)과 테이퍼 가공한 이산화 실리콘막(108)을 연마백 한다. 이 연마백의 연마시간은, 테이퍼 형상의 이산화 실리콘막(108)이 노출은 하나, 없어지지 않는 범위에서 설정한다. 다음으로, 도 3g에 도시하듯이, 연마백 한 테이퍼 된 이산화 실리콘막(108)의 잔류 부분을 인산 수용액으로 습식 에칭 해서 제거한다.
제 3의 실시예의 특징은, 등방성 습식 에칭에 의해, 트렌치 상부에 테이퍼 형상의 이산화 실리콘막을 형성하는 것이다. 이것에 의해, 테이퍼 가공을 용이하게 한다.
상술한 구조에 의해, 트렌치 내부를 절연재료로 매립하는 공정에 있어서, 트렌치 상부의 하드 마스크가 테이퍼 형상으로 경사져서 에칭 되어 있어서 개구가 넓어지기 때문에, 트렌치 내부에 공간을 생기게 하지 않고 트렌치를 절연재료로 매립할 수 있으며, 트렌치 분리의 폭이 넓게 되지 않고, 트렌치 분리의 반복 피치를 리소그래피 기술의 한계까지 작게 하는 것이 가능한, 반도체 장치에서의 트렌치 분리를 제조하는 방법을 제공한다.

Claims (5)

  1. 반도체 기판 표면에 절연막을 형성하는 공정과,
    상기 절연막을 소정 형상으로 에칭 해서 절연막 마스크를 형성하는 공정과,
    상기 절연막 마스크를 사용해서 상기 반도체 기판을 에칭 하여 트렌치를 형성하는 공정과,
    상기 절연막 마스크의 형상을 물리적 스퍼터링법에 의해 상부의 폭이 하부의 폭 보다도 협소하게 되도록 테이퍼 형상으로 가공하는 공정과,
    상기 트렌치에 절연재료를 매몰하는 공정을 적어도 포함하는 소자 분리 영역을 가지는 반도체 장치의 제조방법.
  2. 제 1항에 있어서, 상기 절연막 마스크가, 이산화 실리콘막 또는 이산화 실리콘막과 실리콘 질화막의 적층막을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제 1항에 있어서, 상기 절연막 마스크가, 실리콘 산화막 또는 실리콘 산화막과 실리콘 질화막의 적층막을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 반도체 기판 표면에 제 1의 절연막을 형성하는 공정과,
    상기 제 1의 절연막 상에 제 2의 절연막을 형성하는 공정과,
    상기 제 2의 절연막을 이방성 드라이 에칭 해서 패턴을 행하는 공정과,
    상기 패턴 시킨 제 2의 절연막을 마스크로 하고, 상기 제 1의 절연막을 에칭 할 수 있는 액체를 사용해서 제 1의 절연막을 습식 에칭 해서, 제 1의 절연막 상부의 폭이 하부의 폭 보다도 좁게 되도록 상기 제 1의 절연막을 테이퍼 형상으로 가공하는 공정과,
    상기 반도체 기판을 에칭 해서 트렌치를 형성하는 공정과,
    상기 트렌치에 절연재료를 매설하는 공정을 적어도 포함하는 소자 분리 영역을 가지는 반도체 장치의 제조방법.
  5. 제 4항에 있어서, 상기 제 1의 절연막이 실리콘 산화막이며, 상기 제 2의 절연막이 실리콘 질화막인 것을 특징으로 하는 반도체 장치의 제조방법.
KR1019980018993A 1997-06-04 1998-05-26 반도체장치의제조방법 KR100288507B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP09146480A JP3087685B2 (ja) 1997-06-04 1997-06-04 半導体装置の製造方法
JP9-146480 1997-06-04

Publications (2)

Publication Number Publication Date
KR19990006494A KR19990006494A (ko) 1999-01-25
KR100288507B1 true KR100288507B1 (ko) 2001-06-01

Family

ID=15408602

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980018993A KR100288507B1 (ko) 1997-06-04 1998-05-26 반도체장치의제조방법

Country Status (4)

Country Link
US (1) US6177331B1 (ko)
JP (1) JP3087685B2 (ko)
KR (1) KR100288507B1 (ko)
CN (1) CN1106038C (ko)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6372601B1 (en) * 1998-09-03 2002-04-16 Micron Technology, Inc. Isolation region forming methods
US6274498B1 (en) * 1998-09-03 2001-08-14 Micron Technology, Inc. Methods of forming materials within openings, and method of forming isolation regions
US6204187B1 (en) * 1999-01-06 2001-03-20 Infineon Technologies North America, Corp. Contact and deep trench patterning
JP2006245602A (ja) * 1999-03-03 2006-09-14 Hitachi Ltd 半導体集積回路装置の製造方法
JP2006339669A (ja) * 1999-03-03 2006-12-14 Elpida Memory Inc 半導体集積回路装置
TW417165B (en) * 1999-06-23 2001-01-01 Taiwan Semiconductor Mfg Manufacturing method for reducing the critical dimension of the wire and gap
US6534379B1 (en) * 2001-03-26 2003-03-18 Advanced Micro Devices, Inc. Linerless shallow trench isolation method
US6660642B2 (en) 2001-07-25 2003-12-09 Chartered Semiconductor Manufacturing Ltd. Toxic residual gas removal by non-reactive ion sputtering
TW506105B (en) * 2001-10-26 2002-10-11 Nanya Technology Corp Method for forming interconnect
US6727158B2 (en) * 2001-11-08 2004-04-27 Micron Technology, Inc. Structure and method for forming a faceted opening and a layer filling therein
KR100458120B1 (ko) * 2001-12-07 2004-11-20 동부전자 주식회사 셀로우 트렌치 소자분리 방법
US8691099B2 (en) * 2001-12-13 2014-04-08 John Gritters Process for fabricating MEMS devices
DE10163346A1 (de) 2001-12-21 2003-07-10 Infineon Technologies Ag Resistloses Lithographieverfahren zur Herstellung feiner Strukturen
US6620715B1 (en) 2002-03-29 2003-09-16 Cypress Semiconductor Corp. Method for forming sub-critical dimension structures in an integrated circuit
DE10345398B3 (de) * 2003-09-30 2005-08-11 Infineon Technologies Ag Hartmaske und Verfahren zur Herstellung einer Hartmaske auf einem Substrat
US6924199B2 (en) * 2003-11-21 2005-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method to form flash memory with very narrow polysilicon spacing
JP4969871B2 (ja) * 2006-02-28 2012-07-04 オンセミコンダクター・トレーディング・リミテッド 集積回路製造方法
KR100761466B1 (ko) 2006-06-12 2007-09-27 삼성전자주식회사 반도체장치의 소자분리구조 형성방법
CN102361011B (zh) * 2008-06-11 2016-06-22 美格纳半导体有限会社 形成半导体器件的栅极的方法
CN102254913A (zh) * 2010-05-20 2011-11-23 上海华虹Nec电子有限公司 射频ldmos器件结构及其制备方法
CN104051346B (zh) * 2013-03-11 2018-01-30 中芯国际集成电路制造(上海)有限公司 一种闪存存储器的制备方法
CN104425354A (zh) * 2013-08-20 2015-03-18 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离结构的制造方法
US9076804B2 (en) * 2013-08-23 2015-07-07 Taiwan Semiconductor Manufacturing Co., Ltd. Systems and methods to enhance passivation integrity
KR20220016516A (ko) * 2019-07-05 2022-02-09 후지필름 가부시키가이샤 조성물, 키트, 기판의 처리 방법
KR102543708B1 (ko) 2021-05-20 2023-06-16 (주)진평 퍼그 믹서

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56103446A (en) 1980-01-22 1981-08-18 Fujitsu Ltd Semiconductor device
JPS63232349A (ja) 1987-03-19 1988-09-28 Fujitsu Ltd 半導体装置の製造方法
JPH04196488A (ja) * 1990-11-28 1992-07-16 Seiko Epson Corp 半導体装置の製造方法
JPH05129179A (ja) 1991-10-31 1993-05-25 Sony Corp 半導体装置の製造方法
JP3288211B2 (ja) 1994-12-20 2002-06-04 松下電器産業株式会社 半導体装置の製造方法
US5811315A (en) * 1997-03-13 1998-09-22 National Semiconductor Corporation Method of forming and planarizing deep isolation trenches in a silicon-on-insulator (SOI) structure
TW434802B (en) * 1997-10-09 2001-05-16 United Microelectronics Corp Method of manufacturing shallow trench isolation
US5933749A (en) * 1997-10-27 1999-08-03 United Microelectronics Corp. Method for removing a top corner of a trench

Also Published As

Publication number Publication date
JP3087685B2 (ja) 2000-09-11
US6177331B1 (en) 2001-01-23
CN1201251A (zh) 1998-12-09
CN1106038C (zh) 2003-04-16
KR19990006494A (ko) 1999-01-25
JPH10335444A (ja) 1998-12-18

Similar Documents

Publication Publication Date Title
KR100288507B1 (ko) 반도체장치의제조방법
JPS6115344A (ja) 半導体構造体の形成方法
KR19980064673A (ko) 반응성 이온 에칭을 사용하여 ｔｅｏｓ 마스크를 제거하기 위해폴리실리콘 에치 정지물을 가진 패드 스택
KR100538810B1 (ko) 반도체소자의 소자분리 방법
JP4057083B2 (ja) 半導体集積回路の製造方法
US20020048897A1 (en) Method of forming a self-aligned shallow trench isolation
US5294296A (en) Method for manufacturing a contact hole of a semiconductor device
KR19990006860A (ko) 반도체 장치의 제조방법
KR100226736B1 (ko) 격리영역 형성방법
US6566236B1 (en) Gate structures with increased etch margin for self-aligned contact and the method of forming the same
KR100680948B1 (ko) 반도체 소자의 스토리지 노드 콘택 형성방법
KR100756774B1 (ko) 반도체소자의 제조방법
KR20010043405A (ko) 반도체 디바이스 제조 방법
JP3104666B2 (ja) 半導体素子及びその製造方法
KR101003489B1 (ko) 리세스 게이트를 갖는 매몰 채널형 트랜지스터의 제조 방법
KR100470161B1 (ko) 트렌치를 이용한 반도체 소자분리막 제조 방법
KR0120568B1 (ko) 반도체 소자의 접속장치 및 그 제조방법
KR100691484B1 (ko) 반도체소자의 플러그 제조 방법
KR100478488B1 (ko) 반도체 소자 및 그 제조 방법
KR100312987B1 (ko) 반도체소자의소자분리막제조방법
KR100973130B1 (ko) 반도체 소자의 듀얼 다마신 패턴 형성 방법
KR100504949B1 (ko) 커패시터의 저장 전극 형성 방법
KR100607762B1 (ko) 반도체 소자의 셀로우 트렌치 분리막 형성 방법
KR20040060197A (ko) 반도체 소자의 듀얼 다마신 콘택홀 제조 방법
KR100429373B1 (ko) 반도체소자의 커패시터 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee